JP2017533684A - 電車のためのトラクション制御システム - Google Patents

Abstract

本出願は、鉄道の電子フィールドに関し、より詳細には、電車のためのトラクション制御システムに関する。電車のためのトラクション制御システムのホストプロセッサは、ＣＰＣＩバスを介して下位のコンピュータボードに接続されている。電車のためのトラクション制御システムは、高速計算ボード、ネットワークモジュール、およびデバッグモジュールを備えている。ＣＰＣＩバスを介して指示が下側コンピュータボードに渡され、一方、下位のコンピュータボードが、ＣＰＣＩバスを介してホストプロセッサにステータス情報を渡して、電車のためのトラクション制御システムの内側の全体の制御を実現する。信号サンプリングボードと高速計算ボードとの間の両方向通信が、インバータ・パワー・モジュールおよび４象限パワーモジュール上での素早い制御を実現するために、高速差動ＬｉｎｋＰｏｒｔバスによって実現される。ネットワークカードとＩ／Ｏモジュールのボードとの間の両方向通信が、ＣＡＮバスによって実現され、Ｉ／Ｏモジュールのボードによって送信されたデジタル信号およびアナログ信号は、電車のためのトラクション制御システムの情報伝達の安定性および信頼性を確実にするために、ＣＰＣＩバスを介してホストプロセッサに伝達される。

Description

本出願は、鉄道の電子フィールド（電気分野）に関し、より詳細には、電車のためのトラクション制御システムに関する。

電車（電気的な複数のユニット）のためのトラクション制御システムは、電車の重要な電力制御装置である。電車のためのトラクション制御システムは、電車のトラクション／ブレーキ性能の要請を満たす制御を提供するために、４象限整流器、ブレーキチョッパ、およびトラクションインバータのＩＧＢＴスイッチを制御する。

電車のための既存のトラクション制御システムのメイン回路構造の図が、図１に示されている。パントグラフによって受領された単一相の高電圧電流は、４象限ユニットへ、整流のための変換器の二次側を介して出力され、整流された高電圧の直流電流は、中間ＤＣバスを通してインバータ・パワー・モジュールへ出力される。高電圧の直流電流は、インバータ・パワー・モジュールによって反転された後に、トラクションモータの動作を制御するために、トラクションモータに出力される。

現在、電車のためのトラクション・ドライブ・システムの制御ユニットは、３２ビットのホストプロセッサである。たとえば、Ｓｉｅｍｅｎｓは、ＡＭＤ社からの、卓越振動数が１３３ＭＨｚのＥｌａｎＳＣ５２０を採用しており、Ｂｏｍｂａｒｄｉｅｒは、Ｆｒｅｅｓｃａｌｅ社からの、卓越振動数が２５ＭＨｚのＭＣ６８３６０を採用しており、ＡＬＳＴＯＭは、ＳＴ社からの、卓越振動数が１３３ＭＨｚのＳＴＰＣを採用しており、Ｚｈｕｚｈｏｕ Ｉｎｓｔｉｔｕｔｅは、卓越振動数が５３３ＭＨｚのＭＰＣ５２００Ｄを採用している。

制御アルゴリズムプロセッサを選択することに関しては、Ｓｉｅｍｅｎｓは、卓越振動数が１００ＭＨｚのＤＳＰ５６００２を採用しており、Ｂｏｍｂａｒｄｉｅｒは、卓越振動数が１００ＭＨｚのＤＳＰ５６３０２を採用しており、Ａｌｓｔｏｎは、卓越振動数が１６０ＭＨｚのＡＤＩ２１０６２を採用しており、Ｚｈｕｚｈｏｕ Ｉｎｓｔｉｔｕｔｅは、卓越振動数が２００ＭＨｚのＴＭＳ３２０Ｃ６７１３を採用している。

現在では、様々な会社によって使用されているプロセッサチップは、チップモデルが比較的旧式で、システムの反応の遅い、比較的早期の製品である。多くのチップは製造ラインから離れており、さらに、チップが製造ラインから離れているために、製造コストが結果的に高くなる。

本出願の目的は、２つのグループの４象限パワーモジュールと、２つのグループのインバータ・パワー・モジュールとの両方を制御することができる、電車のためのトラクション制御システムを提供することである。

本出願は、以下の技術的解決策を採用する。電力供給モジュールと、インバータ／４象限モジュールと、Ｉ／Ｏモジュールと、ネットワークモジュールと、デバッグモジュールとを主に備えた、電車のためのトラクション制御システムが、電車のためのトラクション（ｔｒａｃｔｉｏｎ）のコンバータのインバータ／４象限パワーモジュールの動作を制御するために提供される。

インバータ／４象限モジュールは各々が、主に、高速計算ボードと、信号サンプリングボードと、パルス・インターフェース・ボードとで構成されている。

信号サンプリングボードは主に、外部センサからの信号、パルス・インターフェース・ボードによって送信されるパルスフィードバック信号、および高速計算ボードによって送信される制御信号を受信し、また、パルス・インターフェース・ボードにパルス信号を、高速計算ボードに処理された取得信号を、そしてＩ／Ｏモジュールにリレー制御信号を送信するように構成されている。

高速計算ボードは主に、信号サンプリングボードによって取得および処理されたアナログ信号およびデジタル信号、ならびに、ホストプロセッサによって送信された制御信号を受信し、信号サンプリングボードに制御信号を、そしてネットワークモジュールに処理信号を送信するように構成されている。

トラクション制御ユニットは、パルス・インターフェース・ボードにより、２つのグループのインバータ・パワー・モジュールと、２つのグループの４象限パワーモジュールとを制御することができる。

パルス・インターフェース・ボードは主に、インバータ／４象限パワーモジュールによって送信されたＩＧＢＴステータス信号、および、信号サンプリングボードによって送信されたＩＧＢＴ制御信号を受信するとともに、ＩＧＢＴステータス信号を信号サンプリングボードに送信し、ＩＧＢＴ制御信号をインバータ／４象限パワーモジュールに送信するように構成されている。

信号サンプリングボードと高速計算ボードとの間の両方向通信は、高速差動ＬｉｎｋＰｏｒｔバスによって実現される。

信号サンプリングボードとＩ／Ｏモジュールとの間の両方向通信は、高速バスによって実現される。

高速計算ボードとホストプロセッサとの間、ネットワークモジュールとホストプロセッサとの間、および、デバッグモジュールとホストプロセッサとの間の両方向通信は、ＣＰＣＩバスによって実現される。

Ｉ／Ｏモジュールとインバータ／４象限モジュールとの間の両方向通信は、高速バスによって実現される。

Ｉ／Ｏモジュールとネットワークモジュールとの間、および、Ｉ／Ｏモジュールとデバッグモジュールとの間の両方向通信は、ＣＡＮバスによって実現される。

ネットワークモジュールは、ネットワークボードを備えている。ネットワークモジュールは、Ｉ／Ｏモジュールによって送信されたデジタル信号およびアナログ信号を受信するとともに、デジタル信号およびアナログ信号をホストプロセッサにＣＰＣＩバスを介して伝達し、コマンド信号をホストプロセッサからＣＰＣＩバスを介して受信するとともに、アナログ信号およびアナログ信号を出力するようにＩ／Ｏモジュールを制御するために、Ｉ／Ｏモジュールにコマンドを送信し、ＭＶＢインターフェースユニットと外部のＭＶＢバスとの間のデータ相互作用を制御し、ＭＶＢデータをホストプロセッサにＣＰＣＩバスを介して送信し、ホストプロセッサによってＭＶＢインターフェースユニットに、ＣＰＣＩバスを介して送信されたデータを送信する。

デバッグモジュールは、デバッグボードを備えている。デバッグモジュールは、ホストプロセッサによってＣＰＣＩバスを介して送信されたデバッグコマンドおよびデバッグ信号を受信する。デバッグモジュールは、信号サンプリングボードによって高速バスを介して送信されたデバッグ信号を受信する。また、デバッグモジュールは、３２パスのアナログ出力回路によってアナログデバッグ信号を出力する。

電力供給モジュールは、インバータ／４象限モジュール、Ｉ／Ｏモジュール、ネットワークモジュール、およびデバッグモジュールに電力を供給する。一方、電力供給モジュールは、インバータ／４象限パワーモジュールに電力を供給する。一方、電力供給モジュールは、トラクションコンバータの内部センサに電力を供給する。

さらに、センサによって得られる信号に電流と電圧との両方が存在することに起因して、信号サンプリングボードは、電流／電圧取得ユニットおよびクロック管理ユニットを備えている。電流／電圧取得ユニットは、信号調和回路およびＡＤＣサンプリング回路で構成されている。信号調和回路とＡＤＣサンプリング回路とは相互に接続されている。

電流／電圧取得ユニットは複数のパスを有し、それらパスはすべて、信号サンプリングボードに接続されている。クロック管理ユニットは、信号サンプリングボードと高速計算ボードとのそれぞれ接続されている。信号調和回路は、第１のレジスタ、第２のレジスタ、フィルタキャパシタ、およびオペアンプを備えている。信号調和回路の入力端子は、サンプリング・センサ・ターミナルに接続されている。信号調和回路の入力端子は、第１のレジスタの第１の端子に接続されている。第１のレジスタの第２の端子は、第２のレジスタの第１の端子と、オペアンプの正の入力端子とにそれぞれ接続されている。第２のレジスタの第２の端子は接地されている。オペアンプの逆入力端子は、基準電圧端子に接続されている。オペアンプの出力端子は、ＡＤＣサンプリング回路に接続されている。信号調和回路の入力端子は、フィルタキャパシタを介して接地されている。

さらに、パルス・インターフェース・ボードは、光電変換の機能を達成することができる。パルス・インターフェース・ボードは、ＰＷＭレベル変換回路、光−電気変換ユニット、電気−光変換ユニット、およびバックプレーン・インターフェース・ユニットを備えている。ＰＷＭレベル変換回路は、バックプレーン・インターフェース・ユニットによって信号サンプリングボードに接続されている。パルス・インターフェース・ボードはさらに、自己診断ユニットを備えている。

自己診断ユニットは、入力診断ユニットおよび出力診断ユニットを備えている。

光−電気変換ユニットと電気−光変換ユニットとの複数のグループが存在する。光−電気変換ユニットは各々が多重チャネル、バッファ、および光−電気変換回路を備えている。バックプレーン・インターフェース・ユニットは、バッファＩによって多重チャネルに接続されている。多重チャネルは、バッファＩＩによって光−電気変換回路に接続されている。電気−光変換ユニットは多重チャネル、バッファ、および電気−光変換回路を備えている。電気−光変換回路は、バッファＩＩＩによって多重チャネルに接続されている。多重チャネルは、バッファＩＶによってバックプレーン・インターフェース・ユニットに接続されている。

出力診断ユニットは、多重チャネルおよび出力自己診断回路を備えている。光−電気変換ユニットの各グループのバッファＩＩの出力端子は、出力自己診断ユニットの多重チャネルの入力端子に接続されている。出力自己診断回路の入力端子は、バッファＩＩの出力端子に接続されている。多重チャネルの出力端子は、バックプレーン・インターフェース・ユニットに接続されている。入力診断ユニットは、多重チャネルおよび入力自己診断回路を備えている。多重チャネルの入力端子は、バックプレーン・インターフェース・ユニットに接続されている。多重チャネルの出力端子は、電気−光変換ユニットの各グループのバッファＩＩＩの入力端子にそれぞれ接続された複数のパスに分割されている。

制御ボード上のホストプロセッサＣＰＵデバイスとＭＶＢデバイスとの間のＩＳＡバスインターフェースを介しての直接的通信を達成するために、ＣＰＣＩバスとＩＳＡバスとの間のプロトコルコンバータは、両方向通信のためにネットワークモジュールとホストプロセッサとの間に設計されている。プロトコルコンバータは、ＣＰＣＩローカル・バス・インターフェース拡張タイミングモジュール、ＩＳＡバス・インターフェース・タイミング・モジュール、ＣＰＣＩバスマッチングＩＳＡバス・タイミング・インターフェース・モジュール、およびクロック管理モジュールを備えている。ＣＰＣＩローカル・バス・インターフェース拡張タイミングモジュールは、ローカルＣＰＣＩバスと、アドレス／データ信号ＡＤ［３１：０］、コマンド／バイトイネーブル信号Ｃ／ＢＥ［３：０］、スレーブデバイス準備信号ＴＲＤＹ、データ伝達停止信号ＳＴＯＰ、フレーム周期信号ＦＲＡＭＥ、およびマスタデバイス準備信号ＩＲＤＹによって通信する。ＩＳＡバス・インターフェース・タイミング・モジュールは、ＣＰＣＩローカル・バス・インターフェース拡張タイミングモジュールと、データイネーブル信号Ｓ＿ＤＡＴＡ＿ＶＬＤ、アドレスイネーブル信号ＡＤＤＲ＿ＶＬＤ、読込イネーブル信号ｂａｒｘ＿ｒｄ、書込イネーブル信号ｂａｒｘ＿ｗｒ、バイトイネーブル信号Ｓ＿ＣＢＥ、データ信号Ｄ［３１：０］、およびアドレス信号Ａ［３１：０］によって通信する。ＩＳＡバス・インターフェース・タイミング・モジュールは、ローカルＩＳＡバスと、データ信号ＳＤ、アドレス信号ＳＡ、読込／書込ＩＯデバイス信号ＩＯＷ／ＩＯＲ、読込／書込ＭＥＭＯＲＹデバイス信号ＭＥＭＲ／ＭＥＭＷ、アドレスラッチ信号ＢＡＬＥによって通信する。ＣＰＣＩバスマッチングＩＳＡバス・タイミング・インターフェース・モジュールは、ＣＰＣＩローカル・バス・インターフェース拡張タイミングモジュールと、切断および再接続信号ＵＳＥＲ＿ＳＴＯＰによって通信する。クロック管理モジュールは、動作クロックをＣＰＣＩローカル・バス・インターフェース拡張タイミングモジュール、ＩＳＡバス・インターフェース・タイミング・モジュール、およびＣＰＣＩバスマッチングＩＳＡバス・タイミング・インターフェース・モジュールに提供する。

標準的なトラクション制御フレームと比較すると、電車のためのトラクション制御システムのメインケースは、補強された高強度ケースであり、補強されたケースの２つのサイドのケースパネルは、補強されたパネルである。

ダブル・プラグイン・ユニットが、電車のためのトラクション制御システムのボードと、メイン・ケース・ボード・スロットとの間の連結部に設けられている。ダブル・プラグイン・ユニットの各々は主として、ベースプレート、ピン、およびスイッチングボードで構成されている。ベースプレートの上側部分は、スイッチングボードに接続されている。スイッチングボードは、Ｌ状ボードであり、Ｌ状ボードの底部左部分は、ヒンジ部分でベースプレートにヒンジによって接続し、ヒンジ部分に沿って一定の角度だけ回転することができる。スイッチングボードのための位置決め溝がベースプレートに設けられており、この位置決め溝は、Ｌ状ボードの下側部分にマッチしている。２つの列のピンは、ベースプレートの下側部分に固定されており、これらピンは、ボードスロットを接続するのに使用される。ボードに据付けられたボルト穴は、ベースプレートの一方側に設けられている。

従来技術と比較すると、本出願には、以下の有利な効果がある。

（１）電車のためのトラクション制御システムのホストプロセッサは、ＣＰＣＩバスによって下側コンピュータボードに接続されており、トラクション制御システムは、高速計算ボード、ネットワークモジュール、およびデバッグモジュールを備えている。ＣＰＣＩバスによって指示が下側コンピュータボードに渡され、一方、下側コンピュータボードがＣＰＣＩバスによってホストプロセッサにステータス情報を渡して、電車のためのトラクション制御システムの内側の全体の制御を達成する。

（２）信号サンプリングボードと高速計算ボードとの間の両方向通信が、インバータ・パワー・モジュールおよび４象限パワーモジュール上での素早い制御を達成するために、高速差動ＬｉｎｋＰｏｒｔバスによって実現される。

（３）ネットワークカードとＩ／Ｏモジュールの各ボードとの間の２方向通信が、ＣＡＮバスによって実現され、Ｉ／Ｏモジュールの各ボードによって送信されたデジタル信号およびアナログ信号は、電車のためのトラクション制御システムの情報伝達の安定性および信頼性を確実にするために、ＣＰＣＩバスによってホストプロセッサに伝達される。

（４）共通のデータ通信プロトコルは、ＣＡＮなどである。ＬｉｎｋＰｏｒｔと比較すると、これらプロトコルは、データ取得と伝達の量が少ない。本出願に関して、信号サンプリングボードと高速計算ボードとの間のＬｉｎｋＰｏｒｔの伝達が達成される。一種の低電圧差動信号（ＬＶＤＳ）である、ＬｉｎｋＰｏｒｔは、速度が速く、消費電力、ノイズ、およびコストが極めて低いなど、優れた特性を達成している。ＬｉｎｋＰｏｒｔを介してのデータの伝達により、かなりの程度、データの伝達速度が向上される。この速度は、４００Ｍｂｉｔ／ｓに達する場合がある。この方式で、トラクション制御ユニット上での素早い制御が実現され得る。

（５）電車のためのトラクション制御システムは、主流制御チップと、アドバンスドデザインの知能を採用しており、また、ＱＮＸ埋込型およびリアルタイム・オペレーション・システムをも採用している。オペレーションシステムは、システムリソースの利用率が低く、また、高度に専門的であり、したがって、特定の分野に適用可能である。簡潔であり、安全レベルが高く、コードの実行において即時的かつ効率的であるシステムにより、複数のタスクをサポートすることができる。

（６）電車のためのトラクション制御システムのケース構造は向上されている。電車のためのトラクション制御システムのメインケースは、補強された高強度ケースである。ダブル・プラグイン・ユニットが、すべての種類のボードと、メイン・ケース・ボード・スロットとの間の連結部に設けられている。

図１は、従来の、電車のためのトラクション制御システムのメイン回路構造図である。 図２は、本出願の、電車のためのトラクション制御システムの構造図である。 図３は、信号サンプリングボードおよび高速計算ボードの概略構造図である。 図４は、信号サンプリングボードの信号調和回路の概略構造図である。 図５は、ＬｉｎｋＰｏｒｔ通信の概略図である。 図６は、信号サンプリングボードのＬｉｎｋＰｏｒｔによるデータの受信のフローチャートである。 図７は、信号サンプリングボードのＬｉｎｋＰｏｒｔによるデータの送信のフローチャートである。 図８は、パルス・インターフェース・ボードの概略構造図である。 図９は、パルス・インターフェース・ボードのリモート制御ユニット回路の概略構造図である。 図１０は、パルス・インターフェース・ボードの入力自己診断回路の概略構造図である。 図１１は、パルス・インターフェース・ボードの出力自己診断回路の概略構造図である。 図１２は、ダブル・プラグイン・ユニットの概略構造図である。 図１３は、プロトコルコンバータの概略構造図である。 図１４は、ＴＲＤＹ、ＳＴＯＰ、ＦＲＡＭＥ、およびＩＲＤＹの特定のタイミングチャートである。 図１５は、プロトコルコンバータによるＩＯの形態での読込アクセスの部分的タイミングチャートである。 図１６は、プロトコルコンバータによるアクセスのフローチャートである。 図１７は、電車のためのトラクション制御システムのソフトウェア構造図である。 図１８は、電車のためのトラクション制御システムのフローチャートである。

本出願の実施形態の目的、技術的解決策、および利点をより明確にするために、本出願の実施形態において、添付図面を参照しつつ、本出願の実施形態の技術的解決策を明確かつ完全に記載する。明らかに、記載の実施形態は、本出願の実施形態のいくつかに過ぎず、すべてではない。本出願の実施形態をもとに、あらゆる創造的尽力を要することなく当業者によって得られるすべての他の実施形態は、本出願の保護の範囲内にあるものとする。
実施形態１

２つのグループの４象限パワーモジュールと、２つのグループのインバータ・パワー・モジュールとを同時に制御することができる、電車のためのトラクション制御システムが提供される。図２を参照すると、電車のためのトラクション制御システムは主として、電力供給モジュール、インバータ／４象限モジュール、Ｉ／Ｏモジュール、ネットワークモジュール、およびデバッグモジュールを備えている。

電力供給モジュールは、１１０Ｖから２４Ｖへの電力供給ボード、１１０Ｖから５Ｖへの電力供給ボード、１１０Ｖから３．３Ｖへの電力供給ボード、および、１１０Ｖから１５Ｖへの電力供給ボードを含む、複数の電力供給ボードで構成されている。電力供給モジュールの主な機能は、インバータ／４象限モジュール、Ｉ／Ｏモジュール、ネットワークモジュール、およびデバッグモジュールに電力を供給することと、インバータ／４象限パワーモジュールに電力を供給することと、トラクションコンバータ（トラクション用のコンバータ）の内部センサに電力を供給することと、である。

Ｉ／Ｏモジュールは、主としてステータスの収集および出力制御のために使用される、外部のＩ／Ｏ制御を提供する。Ｉ／Ｏモジュールは主として、デジタル入力ボード、デジタル出力ボード、およびアナログ入力／出力ボードを備えている。Ｉ／Ｏモジュールとインバータ／４象限モジュールとの間の両方向通信は、高速バスによって実現される。Ｉ／Ｏモジュールと、ネットワークモジュールおよびデバッグモジュールとの間の両方向通信は、ＣＡＮバスによって実現される。

インバータ／４象限モジュールの機能は、トラクションコンバータ上、および、４象限上での制御を達成することであり、主に高速計算ボードと、信号サンプリングボードと、パルス・インターフェース・ボードとで構成されている。高速計算ボードは、インバータ高速計算ボードおよび４象限高速計算ボードを備えている。信号サンプリングボードは、インバータ信号サンプリングボードおよび４象限信号サンプリングボードを備えている。パルス・インターフェース・ボードは、インバータ・パルス・インターフェース・ボードおよび４象限パルス・インターフェース・ボードを備えている。

インバータ信号サンプリングボードは主に、外部センサからの信号、インバータパルス・インターフェース・ボードによって送信されるパルスフィードバック信号、およびインバータ高速計算ボードによって送信される制御信号を受信し、また、インバータ・パルス・インターフェース・ボードにパルス信号を、インバータ高速計算ボードに処理された取得信号を、そしてＩ／Ｏモジュールにリレー制御信号を送信するように構成されている。

インバータ高速計算ボードは主に、インバータ信号サンプリングボードによって取得および処理されたアナログ信号およびデジタル信号、ならびに、ホストプロセッサによって送信された制御信号を受信し、インバータ信号サンプリングボードに制御信号を、そしてネットワークモジュールに処理信号を送信するように構成されている。

インバータ・パルス・インターフェース・ボードは、２つのグループのインバータ・パワー・モジュールの最大のものに接続されている。

インバータ・パルス・インターフェース・ボードは主に、インバータ・パワー・モジュールによって送信されたＩＧＢＴステータス信号、および、インバータ信号サンプリングボードによって送信されたＩＧＢＴ制御信号を受信するとともに、ＩＧＢＴステータス信号をインバータ信号サンプリングボードに送信し、ＩＧＢＴ制御信号をインバータ・パワー・モジュールに送信するように構成されている。

インバータ信号サンプリングボードとインバータ高速計算ボードとの間の両方向通信は、高速差動ＬｉｎｋＰｏｒｔバスによって実現される。インバータ信号サンプリングボードとＩ／Ｏモジュールとの間の両方向通信は、高速バスによって実現される。インバータ高速計算ボードと、ネットワークモジュールおよびデバッグモジュールとの間の両方向通信は、ＣＰＣＩバスによって実現される。

４象限信号サンプリングボードは主に、外部センサからの信号、４象限パルス・インターフェース・ボードによって送信されるパルスフィードバック信号、および４象限高速計算ボードによって送信される制御信号を受信し、また、４象限パルス・インターフェース・ボードにパルス信号を、４象限高速計算ボードに処理された取得信号を、そしてＩ／Ｏモジュールにリレー制御信号を送信するように構成されている。

４象限高速計算ボードは主に、４象限信号サンプリングボードによって取得および処理されたアナログ信号およびデジタル信号、ならびに、ホストプロセッサによって送信された制御信号を受信し、４象限信号サンプリングボードに制御信号を、そしてネットワークモジュールに処理信号を送信するように構成されている。

４象限パルス・インターフェース・ボードは、２つのグループの４象限パワーモジュールの最大のものに接続されている。

４象限パルス・インターフェース・ボードは主に、４象限パワーモジュールによって送信されたＩＧＢＴステータス信号、および、４象限信号サンプリングボードによって送信されたＩＧＢＴ制御信号を受信するとともに、ＩＧＢＴステータス信号を４象限信号サンプリングボードに送信し、ＩＧＢＴ制御信号を４象限パワーモジュールに送信するように構成されている。

４象限信号サンプリングボードと４象限高速計算ボードとの間の両方向通信は、高速差動ＬｉｎｋＰｏｒｔバスによって実現される。４象限信号サンプリングボードとＩ／Ｏモジュールとの間の両方向通信は、高速バスによって実現される。４象限高速計算ボードと、ネットワークモジュールおよびデバッグモジュールとの間の両方向通信は、ＣＰＣＩバスによって実現される。

ネットワークモジュールは、ネットワークボードを備えている。ネットワークモジュールは、Ｉ／Ｏモジュールによって送信されたデジタル信号およびアナログ信号を受信するとともに、デジタル信号およびアナログ信号をホストプロセッサにＣＰＣＩバスを介して伝達し、コマンド信号をホストプロセッサからＣＰＣＩバスを介して受信するとともに、アナログ信号およびアナログ信号を出力するようにＩ／Ｏモジュールを制御するために、Ｉ／Ｏモジュールにコマンドを送信し、ＭＶＢインターフェースユニットと外部のＭＶＢバスとの間のデータ相互作用を制御し、ＭＶＢデータをホストプロセッサにＣＰＣＩバスを介して送信し、ホストプロセッサによってＭＶＢインターフェースユニットにＣＰＣＩバスを介して送信されるデータを送信する。

デバッグモジュールは主として、ネットワーク内の他のボードと協同して、リアルタイムのデバッグプロセスを実施するように構成されている。デバッグモジュールは、デバッグボードを備えている。デバッグモジュールは、ホストプロセッサによってＣＰＣＩバスを介して送信されたデバッグコマンドおよびデバッグ信号を受信する。デバッグモジュールは、信号サンプリングボードによって高速バスを介して送信されたデバッグ信号を受信する。また、デバッグモジュールは、３２パスのアナログ出力回路を介してアナログデバッグ信号を出力する。

図３に示すように、トラクション制御システムの目的は、ＡＣからＤＣへの変換、および、ふたたびＤＣからＡＣへの変換を実現するために、コンバータ内のＩＧＢＴスイッチを制御することである。動作の間、回路上のセンサにより、トラクションコンバータの回路の電流信号および電圧信号が取得され、信号サンプリングボードを介して高速計算ボードに信号をフィードバックし、信号を分析および計算し、そして、計算結果を考慮した制御信号を提供する。サンプリング信号が電流信号および電圧信号を含んでいるため、電流および電圧の再使用取得ユニットが、本出願において設計されている。その中では、信号サンプリングボードは、電流／電圧取得ユニットおよびクロック管理ユニットを備えている。電流／電圧取得ユニットは、信号調和回路およびＡＤＣサンプリング回路で構成されている。信号調和回路とＡＤＣサンプリング回路とは相互に接続されている。

電流／電圧取得ユニットは複数のパスを有し、これらパスはすべて信号サンプリングボードに接続されている。クロック管理ユニットは、信号サンプリングボードと高速計算ボードとにそれぞれ接続されている。図４は、信号調和回路の概略構造図である。信号調和回路は、第１のレジスタＲ１、第２のレジスタＲ２、フィルタキャパシタＣ、およびオペアンプＯＰを備えている。信号調和回路の入力端子ＩＮは、信号取得端子に接続されている。信号調和回路の入力端子ＩＮは、第１のレジスタＲ１の第１の端子に接続されている。第１のレジスタＲ１の第２の端子は、第２のレジスタＲ２の第１の端子と、オペアンプＯＰの正の入力端子とにそれぞれ接続されている。第２のレジスタＲ２の第２の端子は接地されている。オペアンプＯＰの逆入力端子は、基準電圧端子Ｖに接続されている。オペアンプの出力端子ＯＵＴは、ＡＤＣサンプリング回路に接続されている。信号調和回路の入力端子ＩＮは、フィルタキャパシタＣを介して接地されている。

信号調和回路の信号取得端子は、電車上のネットワーク電圧、ネットワーク電流、インバータ電流などのデータ、および他のデータを取得するための、電圧信号取得端子または電流信号取得端子である。信号調和回路の入力端子が電圧信号取得端子に接続されている場合、第１のレジスタＲ１と第２のレジスタＲ２との両方は、低電力かつ高抵抗の明確なレジスタである。信号調和回路の入力端子が電流信号取得端子に接続されている場合、第１のレジスタＲ１は、高電力かつ低抵抗の電流制限レジスタであり、第２のレジスタＲ２は、高電力かつ低抵抗のサンプリングレジスタである。最後に、オペアンプＯＰを使用して、レジスタＲ３、Ｒ４、およびＲ５の構成によって比例オペアンプ回路の増幅係数を柔軟に設計することにより、任意のサイズの入力電流または電圧の測定の目的が達成される。

信号調和回路により、電流信号または電圧信号が取得される。サンプリングされた信号は、ＡＤＣサンプリング回路によってアナログ−デジタル変換が行われる。変換の後に、データが信号サンプリングボードに伝達される。

信号サンプリングボードは、データ処理のために、高速計算ボードにＬｉｎｋＰｏｒｔを介してデータを送信する。そして、高速計算ボードは、信号サンプリングボード側にＬｉｎｋＰｏｒｔを介して、処理されたデータを伝達する。

図５は、ＬｉｎｋＰｏｒｔ通信の概略図を示している。図５から、ＬｉｎｋＰｏｒｔ通信には、クロックの立上りエッジと立下りエッジとの両方のチップユニットにより、データの取得および送信が実行されることが必要であることを見て取ることができ、各時点で取得および送信されたデータは、４ビットの差動信号である。本出願の信号サンプリングボードの送信ＬｉｎｋＰｏｒｔおよび受信ＬｉｎｋＰｏｒｔの原理は、クロックの立上りエッジと立下りエッジとの両方において、信号サンプリングボードによりデータが送受信されることである。

図６と図７とは、信号サンプリングボードのＬｉｎｋＰｏｒｔによるデータの受信のフローチャートと、信号サンプリングボードのＬｉｎｋＰｏｒｔによるデータの送信のフローチャートとをそれぞれ示している。データは、信号サンプリングボード内のＦＰＧＡによって送受信される。高速計算ボードのＤＳＰは、ＦＰＧＡによるデータ相互作用およびデータ計算を実施するユニットである。ＦＰＧＡは、デュアルポートＲＡＭを有する。ＦＰＧＡにより、ＬｉｎｋＰｏｒｔを介してＤＳＰにデータを送信するプロセスでは、デュアルポートＲＡＭのデータ記憶ラインがＦＰＧＡデータ処理モジュールとしての役割を果たす。アクセスされることになるデータのデータラインは、ＬｉｎｋＰｏｒｔ通信モジュールとしての役割を果たす。図７から、以下のように、ＦＰＧＡがＬｉｎｋＰｏｒｔを介してＤＳＰにデータを送信することを見て取ることができる。

（ａ）ＦＰＧＡにより、ＡＤＣサンプリング回路から受信したサンプリング信号をデュアルポートＲＡＭのデータ記憶ライン、すなわちＦＰＧＡデータ処理モジュールに送信する。

（ｂ）ＦＰＧＡにより、デュアルポートＲＡＭのアクセスされることになるデータのデータラインから、すなわち、ＬｉｎｋＰｏｒｔ通信モジュールからのグループの内の隣接するシングルエンド型信号の４ビットのデータをパッケージングする。

（ｃ）ＦＰＧＡにより、パッケージングされたデータをシングルエンド型信号から差動信号に変換する。

（ｄ）ＦＰＧＡにより、クロックの立上りエッジと立下りエッジとにおけるデータ伝達信号を与え、ＤＳＰに変換されたデータを送信する。

ＦＰＧＡにより、ＬｉｎｋＰｏｒｔを介してＤＳＰからデータを受信するプロセスでは、デュアルポートＲＡＭのデータ記憶ラインが、ＬｉｎｋＰｏｒｔ通信モジュールとしての役割を果たす。アクセスされることになるデータのデータラインは、ＦＰＧＡデータ処理モジュールとしての役割を果たす。図６から、以下のように、ＦＰＧＡがＬｉｎｋＰｏｒｔを介してＤＳＰからデータを受信することを見て取ることができる。

（ｅ）ＦＰＧＡにより、クロックの立上りエッジと立下りエッジとのそれぞれにおいてＤＳＰによって送信されたデータを受信する。

（ｆ）ＦＰＧＡにより、受信されたデータを差動信号からシングルエンド型信号に変換する。

（ｇ）ＦＰＧＡにより、グループ内の４ビットでパッケージングされたデータをユニットデータにパースするために、変換されたデータに対してデータのパースを行う。

（ｈ）ＦＰＧＡにより、パースされたデータをデュアルポートＲＡＭのデータ記憶ライン、すなわちＬｉｎｋＰｏｒｔ通信モジュールに送信する。

（ｉ）ＦＰＧＡにより、デュアルポートＲＡＭのアクセスされることになるデータのデータライン、すなわちＦＰＧＡデータ処理モジュールからのデータにアクセスし、データを実行する。

パルス・インターフェース・ボードは主として、トラクション制御システムにおける信号伝達の機能を達成する。パルス・インターフェース・ボードは、トラクションコンバータのインバータ／４象限パワーモジュールによって送信されたＩＧＢＴステータス信号、および、信号サンプリングボードからトラクションコンバータのインバータ／４象限パワーモジュールへのＩＧＢＴ制御信号を受信し、トラクションコンバータのインバータ／４象限パワーモジュールのＩＧＢＴステータス信号を信号サンプリングボードに送信し、ＩＧＢＴ制御信号をトラクションコンバータのインバータ／４象限パワーモジュールに送信するように構成されている。

計算制御信号を高速計算ボードから受信すると、信号サンプリングボードは、計算制御信号をパルス・インターフェース・ボードに伝達する。パルス・インターフェース・ボードによって受信されるのは電気信号である。強力な電気による干渉、および、ＩＧＢＴ駆動信号による複雑な電磁環境を避けるために、パルス・インターフェース・ボードは、光電変換ボードとして設計されている。図８に示すように、パルス・インターフェース・ボードは以下の構造を有する。

パルス・インターフェース・ボードは、ＰＷＭレベル変換回路、光−電気変換ユニット、電気−光変換ユニット、およびバックプレーン・インターフェース・ユニットを備えている。ＰＷＭレベル変換回路は、バックプレーン・インターフェース・ユニットに接続されている。パルス・インターフェース・ボードはさらに、自己診断ユニットを備えている。自己診断ユニットは、入力診断ユニットおよび出力診断ユニットを備えている。本実施形態の図１に示す図では、光−電気変換ユニットのグループおよび電気−光変換ユニットのグループが示されている。バックプレーン・インターフェース・ユニットが拡張可能であるため、光−電気変換ユニットと、電気−光変換ユニットとの両方のグループが複数存在する。光−電気変換ユニットは各々が多重チャネル１０、各バッファ、および光−電気変換回路３を備えている。バックプレーン・インターフェース・ユニットは、バッファＤ１を介して多重チャネル１０に接続されている。多重チャネル１０は、バッファＤ２を介して光−電気変換回路３に接続されている。光−電気変換回路の出力端子は、電車のためのトラクション制御ユニットの駆動モジュールに接続されている。電気−光変換ユニットは各々が、多重チャネル２、各バッファ、および電気−光変換回路４を備えている。電気−光変換回路４の入力端子は、電車のためのトラクション制御ユニットの駆動モジュールに接続されている。電気−光変換回路４の出力端子は、バッファＤ３を介して多重チャネル２に接続されている。そして、多重チャネル２は、バッファＤ４を介してバックプレーン・インターフェース・ユニットに接続されている。出力診断ユニットは、多重チャネルおよび出力自己診断回路を備えている。光−電気変換ユニットの各グループのバッファＤ２の出力端子は、出力自己診断ユニットの多重チャネル６の入力端子に接続されている。出力自己診断回路の入力端子は、バッファＤ２の出力端子に接続されている。多重チャネル６の出力端子は、バックプレーン・インターフェース・ユニットに接続されている。入力診断ユニットは、多重チャネル１および入力自己診断回路を備えている。多重チャネル１の入力端子は、バックプレーン・インターフェース・ユニットに接続されている。多重チャネル１の出力端子は、電気−光変換ユニットの各グループのバッファＤ３の入力端子にそれぞれ接続されている複数のパスに分割されている。

図１０と図１１とは、入力自己診断回路と出力自己診断回路との概略的構造図をそれぞれ示している。

図１０に示すように、入力自己診断回路は、入力端子およびテスト信号端子を備えている。テスト信号端子は、多重チャネル１からのテスト信号を受信する。入力端子は、電気−光変換モジュールの出力端子に接続されている。テスト信号と、入力端子の２つの信号とは、排他的論理和ゲート５を通過した後に、バッファＤ３の入力としての役割を果たす。電気−光変換ユニットの各パスは、個別の自己診断回路を有している。そのテスト信号端子はすべて、多重チャネル１に接続されている。

図１１に示すように、出力自己診断回路の出力信号端子は、バッファＤ２の出力端子に接続されている。光−電気変換ユニットの各パスのバッファＤ２の出力端子のすべては、個別の出力診断回路に接続されている。出力診断回路の各パスの出力端子は、多重チャネル６に接続されている。

電車のためのトラクション駆動ユニットは通常、独立した外部電源を必要としているため、電力出力回路は、便宜的に、パルス・インターフェース・ボード内に設計されている。電力出力ユニット７の入力端子は、バックプレーン・インターフェース・ユニットに接続されており、入力電圧はバックプレーン供給電圧から来ている。電力出力ユニット７の出力端子は、トラクション駆動ユニットに接続されている。本実施形態の電力出力回路は、４つの出力パスを有し、それにより、１５Ｖの電圧が、トラクション駆動ユニットによって使用されるように、出力され得る。電力検出回路９も、バックプレーン電力供給のステータスを検出するために設けられている。

パルス・インターフェース・ボードは、リモート制御ユニット８をも備えており、その出力端子は、光−電気変換ユニット上の多重チャネルのＥＮＡＢＬＥ端子、および、電気−光変換ユニット上の多重チャネルのＥＮＡＢＬＥ端子に接続されている。図２は、リモート制御ユニット８の一実施形態の概略構造図である。リモート制御回路は、リモート入力端子およびボード出力端子を備えている。図中のＥＮＡＢＬＥ端子は、多重チャネルのＥＮＡＢＬＥ端子に接続されており、多重チャネルのイネーブルのレベルは低い。リモート制御が実施されるかどうかは、必要に応じて決められ得る。リモート制御ユニット８が必要とされる場合、レジスタＲ１は回路に接続されていない。２４Ｖの電圧のオプトカプラがリモート入力端子ＩＮ＋とリモート入力端子ＩＮ−との間に適用されている。回路はオンにされる。リモート入力端子は、オプトカプラを介してボード出力端子に接続されている。オプトカプラのエミッタは、接地されている。そして、オプトカプラのコレクタは、レジスタＲ２を介して電源に接続されている。Ｒ２の出力端子は、ＥＮＡＢＬＥ端子である。出力は低レベルである。したがって、光電ボードの動作のリモート制御機能が実現される。リモート制御ユニット８が動作する必要がない場合、リモート入力端子ＩＮ＋とリモート入力端子ＩＮ−との間の電圧の入力は切断される。そして、リモート制御ユニットのボード出力端子が動作する。ＲＩは、回路に接続される。Ｒ１の入力端子は、Ｒ２に接続されている。そして、その出力端子は接地されている。そして、ＥＮＡＢＬＥ端子は、継続的に低いレベルで出力する。

ステータス表示回路は、ボードの動作ステータスを明確に示すために、必要に応じてパルス・インターフェース・ボードにも設けられ得る。ステータス表示ユニットは、出力ステータス表示ユニットおよび入力ステータス表示ユニットを備えている。出力ステータス表示ユニットの入力端子は、光−電気変換回路の入力端子に接続されている。入力ステータス表示ユニットの入力端子は、電気−光変換回路の出力端子に接続されている。ステータス表示ユニットは、複数のＬＥＤランプで構成されており、ＬＥＤランプの各パスは、対応する多重チャネルの出力端子に接続されている。

バックプレーン・インターフェース・ユニットは、信号サンプリングボードからの電気信号を受信する。３．３ＶのＴＴＬ信号は、ＰＷＭレベル変換回路を介して５ＶのＴＴＬ信号に変換され、５ＶのＴＴＬ信号は光−電気変換回路に伝達される。電気信号は光信号に変換され、この光信号は、光ファイバを介して、電車のためのトラクション駆動ユニットに伝達される。トラクション駆動ユニットからの電気信号は、電気−光変換ユニットを介して電気信号から光信号に変換され、信号サンプリングボードにフィードバックされる。作動時には、各信号に関して、多重チャネル１０と多重チャネル２とによってそれぞれによってパスが選択される。光−電気変換ユニットまたは電気−光変換ユニットの特定のパスは、多重チャネル６および多重チャネル１０によって自己診断のために選択される。

電車のためのトラクション制御システムのメインケースは、補強された高強度ケースである。補強されたケースの２つのサイドのケースパネルは、補強されたパネルである。慣習的な標準的ケースと比較すると、補強されたケースは、よりよい安定性、対ショックおよび対衝撃性能を有している。

ダブル・プラグイン・ユニットが、電車のためのトラクション制御システムのボードと、メイン・ケース・ボード・スロットとの間の連結部に設けられている。１つのダブル・プラグイン・ユニットの構造が図１２に示されている。

ダブル・プラグイン・ユニットは主として、ベースプレート１１、ピン１２、およびスイッチングボード１３で構成されている。ベースプレート１１の上側部分は、スイッチングボード１３に接続されている。スイッチングボード１３はＬ状ボードであり、Ｌ状ボードの底部左部分は、ヒンジ部分でベースプレート１１にヒンジによって接続され、ヒンジ部分に沿って一定の角度だけ回転することができる。スイッチングボード１３のための位置決め溝は、ベースプレート１１上に設けられている。位置決め溝は、Ｌ状ボードの下側部分とマッチしている。ピン１２の２つの列が、ベースプレート１１の下側部分に固定されている。ピン１２は、ボードスロットを接続するのに使用されている。ボードに据え付けられたボルト穴は、ベースプレート１１の一方側に設けられている。スイッチングボードがヒンジ部分に沿って位置決め溝に向かって回転し、位置決め溝とマッチするようになると、スイッチングボード１３の底部分は、ボードスロットの上側部分に対して阻まれ、ボードが引き抜かれる。

上述のネットワークボードは、デジタル信号およびアナログ信号をＩ／ＯモジュールからＣＡＮバスを介して受信し、ＣＰＣＩバスにより、ホストプロセッサとの情報の相互作用を実施する。ＭＶＢネットワークカードが電車のためのトラクション制御システムのネットワークボードに設置されているため、ＭＶＢボードとネットワークボードとの間の通信がＩＳＡバスによって実現され、一方、ネットワークボードがホストプロセッサに、Ｃｏｍｐａｃｔ ＰＣＩによって接続され、これら２つの間の両方向通信がＣＰＣＩバスによって実現される。ＣＰＵ上のＣＰＣＩバスとＭＶＢデバイス上のＩＳＡバスとの間の直接通信がないことの問題を解決するために、ＣＰＣＩバスとＩＳＡバスとの間のプロトコルコンバータが設計されている。

プロトコルコンバータは主として、４つのモジュールでそれぞれ構成されている。４つのモジュールは、ＣＰＣＩローカル・バス・インターフェース拡張タイミングモジュール、ＩＳＡバス・インターフェース・タイミング・モジュール、ＣＰＣＩバスマッチングＩＳＡバスタイミング・インターフェース・モジュール、およびクロック管理モジュールである。

ＣＰＣＩローカル・バス・インターフェース拡張タイミングモジュールは主として、ＣＰＣＩバスのアクセススペースＩＯ／ＭＥＭＯＲＹを構成することと、ＣＰＣＩバスの読込／書込アクセスを制御することと、アドレスのデコードと、コマンドのデコードとに使用される。ローカルＣＰＣＩバスとＣＰＣＩローカル・バス・インターフェース拡張タイミングモジュールとの間のインターフェース接続は、図１３に示すようになっている。これら２つの間のメイン信号は、アドレス／データ信号ＡＤ［３１：０］、コマンド／バイトイネーブル信号Ｃ／ＢＥ［３：０］、スレーブデバイス準備信号ＴＲＤＹ、データ伝達停止信号ＳＴＯＰ、フレーム周期信号ＦＲＡＭＥ、およびマスタデバイス準備信号ＩＲＤＹを含んでいる。

データ伝達停止信号ＳＴＯＰに関して、ＣＰＣＩバスが高速デバイスであり、一方、ＩＳＡバスが低速デバイスであるため、また、ＣＰＣＩバスと直接通信しているＭＶＢデバイスが反応することが困難であり得るように、ＣＰＣＩバスが読込／書込動作において素早いため、高いデータパケットのロスが生じる。ＣＰＣＩバスがＩＯの形態でアクセスする場合、待機信号Ｓ＿ＷＡＩＴが、ＣＰＣＩバスのスレーブデバイス準備信号ＴＲＤＹを制御するために、ＣＰＣＩバスの読込／書込動作に挿入される。ＣＰＣＩバスがＭＥＭＯＲＹの形態でアクセスする場合、データ伝達停止信号ＳＴＯＰが、ＣＰＣＩバスの読込／書込動作に挿入される。ＭＥＭＯＲＹデバイスの現行の動作が終わる前に、ＣＰＣＩバスは、すべての時点において切断および再接続状態にあり、それにより、ＣＰＣＩバスがすべての時点において現状の読込／書込動作を要求するようになっている。ＣＰＣＩバスは、データ伝達停止信号ＳＴＯＰが前の動作に挿入されなくなるまで、次の読込／書込アクセスを開始することになる。データ伝達停止信号ＳＴＯＰは、スレーブデバイスによって送信される。データ伝達停止信号ＳＴＯＰが有効である場合、スレーブデバイスがマスタデバイスに、マスタデバイスが現状のデータの伝達を終了することを要求することを示している。図１４は、スレーブデバイス準備信号ＴＲＤＹ、データ伝達停止信号ＳＴＯＰ、フレーム周期信号ＦＲＡＭＥ、およびマスタデバイス準備信号ＩＲＤＹの特定のタイミングの図である。

ＣＰＣＩローカル・バス・インターフェース拡張タイミングモジュールとＩＳＡバス・インターフェース・タイミング・モジュールとの間のインターフェース接続は、図１３に示すようになっている。これら２つの間の主信号は、データイネーブル信号Ｓ＿ＤＡＴＡ＿ＶＬＤ、アドレスイネーブル信号ＡＤＤＲ＿ＶＬＤ、読込イネーブル信号ｂａｒｘ＿ｒｄ、書込イネーブル信号ｂａｒｘ＿ｗｒ、バイトイネーブル信号Ｓ＿ＣＢＥ、データ信号Ｄ［３１：０］、およびアドレス信号Ａ［３１：０］を含んでいる。

ＣＰＣＩバスからの動作コマンドは、読込／書込イネーブル信号Ｓ＿ＷＲＤＮ、アドレスイネーブル信号ＡＤＤＲ＿ＶＬＤ、データイネーブル信号Ｓ＿ＤＡＴＡ＿ＶＬＤ、バイトイネーブル信号Ｓ＿ＣＢＥ、およびスペースデコード信号ＢＡＳＥ＿ＨＩＴを生成するために、ＸＩＬＩＮＸ社からのＩＰ ＣＯＲＥモジュールによって確認される。

データイネーブル信号Ｓ＿ＤＡＴＡ−ＶＬＤに関して、ＣＰＣＩバスとＩＳＡバスとが読込／書込速度において相反しているため、中間データバッファ領域ＢＵＦＦＥＲが確立されることになる。すなわち、ＣＰＣＩバスの書込動作が生じることになる場合、ＣＰＣＩバスデータがデータバッファ領域ＢＵＦＦＥＲに書き込まれ、次いで、ＩＳＡバスに伝達される。ＣＰＣＩバスの読込動作が生じることになる場合、ＩＳＡバスデータはデータバッファ領域ＢＵＦＦＥＲに送られ、次いで、ＣＰＣＩバスに送られる。

読込イネーブル信号ｂａｒｘ＿ｒｄおよび書込イネーブル信号ｂａｒｘ＿ｗｒは、以下の方式で得られる。異なる製造者からのＭＶＢデバイスによってサポートされるＩＳＡバスの動作方法が異なるため、現行のトラクションコントローラでは、ＩＳＡバスに基づくＭＶＢデバイスは、ＩＯデバイスもしくはＭＥＭＯＲＹデバイス、またはそれら両方とすることができ、ＣＰＣＩバスのアクセススペースは、実際の要求に従って構成されるものとする。次いで、ＭＶＢデバイスのチップ選択信号が、ＣＰＣＩバスによって提供されたアドレス信号およびアドレスイネーブル信号ＡＤＤＲ＿ＶＬＤに従って判定される。次いで、現行の動作のスペースＩＯ／ＭＥＭＯＲＹは、読込／書込イネーブル信号Ｓ＿ＷＲＤＮおよびスペースデコード信号ＢＡＳＥ＿ＨＩＴをさらに考慮することによって判定される。そして最終的に、実際に使用された読込イネーブル信号ｂａｒｘ＿ｒｄおよび書込イネーブル信号ｂａｒｘ＿ｗｒが得られる。ここで、読込イネーブル信号ｂａｒｘ＿ｒｄのｘは選択されたスペース、ｘ＝０、１、または２を示しており、書込イネーブル信号ｂａｒｘ＿ｗｒのｘは選択されたスペース、ｘ＝０、１、または２を示している。

ＣＰＣＩバスマッチングＩＳＡバス・タイミング・インターフェース・モジュールと、ＣＰＣＩローカル・バス・インターフェース拡張タイミングモジュールとの間のインターフェース接続は、図１３に示すようになっている。これら２つの間の信号は、主にデータ伝達停止信号ＳＴＯＰを切断するのに使用される、切断および再接続信号ＵＳＥＲ＿ＳＴＯＰである。ＣＰＣＩバスデバイスは、ＩＳＡバスデバイスへのアクセスを開始し、ＭＥＭＯＲＹの形態でアクセスする場合、ＣＰＣＩバスマッチングＩＳＡバス・タイミング・インターフェース・モジュールは、ＩＳＡバスデバイスが読込／書込アクセスを完了するのに十分な時間を残すために、切断および再接続信号ＵＳＥＲ＿ＳＴＯＰをリアルタイムで送信して、データ伝達停止信号ＳＴＯＰを切断する。したがって、ＣＰＣＩバスとＩＳＡバスとが読込／書込動作の速度において相反することの問題が解決される。

ＩＳＡバス・インターフェース・タイミング・モジュールとローカルＩＳＡバスとの間のインターフェース接続は、図１３に示すようになっている。これら２つの間の主な信号は、データ信号ＳＤ、アドレス信号ＳＡ、読込／書込ＩＯデバイス信号ＩＯＷ／ＩＯＲ、読込／書込ＭＥＭＭＯＲＹデバイス信号ＭＥＭＲ／ＭＥＭＷ、およびアドレスラッチ信号ＢＡＬＥを含んでいる。

クロック管理モジュールは、ＦＰＧＡ内部クロックネットワークおよびフェイズロックループにより、ＣＰＣＩローカルインターフェース拡張タイミングモジュール、ＩＳＡバス・インターフェース・タイミング・モジュール、およびＣＰＣＩバスマッチングＩＳＡバス・タイミング・インターフェース・モジュールのための動作クロックを提供する。図１５は、プロトコルコンバータによるＩＯの形態での読込アクセスの部分的タイミングチャートである。

図１６は、プロトコルコンバータによるアクセスのフローチャートである。メイン制御ＣＰＵデバイスは、ＩＳＡバスインターフェースを伴い、ＣＰＣＩバスを介して、以下のようにＭＶＢデバイスにアクセスする。

１）ＣＰＣＩバスのアクセススペースＩＯ／ＭＥＭＯＲＹが判定される。ＣＰＣＩバスがＭＥＭＯＲＹの形態でアクセスする場合、データ伝達停止信号ＳＴＯＰが挿入される。そして、待機信号Ｓ＿ＷＡＩＴが、ＣＰＣＩバスがＩＯの形態でアクセスする場合、ＩＳＡバスデバイスが準備されるのを待つために挿入される。

２）実際のアドレス信号ＳＡと、ＣＰＣＩバスがＩＳＡバスにアクセスするためのアクセスモードとは、アドレスイネーブル信号ＡＤＤＲ＿ＶＬＤ、読込イネーブル信号ｂａｒｘ＿ｒｄ、書込イネーブル信号ｂａｒｘ＿ｗｒ、およびバイトイネーブル信号Ｓ＿ＣＢＥによって判定される。アクセスモードには、書込動作と読込動作とが含まれる。

３）ＩＳＡバスのアドレスラッチ信号ＢＡＬＥが判定される。

４）３２ビットのデータにおいてイネーブルされたバイトデータがバイトイネーブル信号Ｓ＿ＣＢＥに従って規定される。そして、対応する８ビットデータまたは１６ビットデータが、ＭＶＢデバイスとのデータ相互作用のために、中間データバッファ領域ＢＵＦＦＥＲから遮断される。

５）読込／書込ＩＯデバイス信号ＩＯＷ／ＩＯＲまたは読込／書込ＭＥＭＯＲＹデバイス信号ＭＥＭＲ／ＭＥＭＷは、ＩＳＡバスによって特定された読込／書込信号パルス幅に従って判定される。したがって、メイン制御ＣＰＵデバイスがＩＳＡバスインターフェースを伴ってＣＰＣＩバスにより、リアルタイムでＭＶＢデバイスにアクセスする。

電車のためのトラクション制御システムは、トラクションコンバータの重要な構成要素であり、主として、トラクションコンバータが、Ｉ／Ｏ制御、アナログ信号およびパルス信号の取得、コンバータ制御、４象限制御、パルスインターフェース制御、ネットワーク通信制御、およびロジックスケジューリング制御などをすべて実現するのに使用される。電車のためのトラクション制御システムの機能モジュールまたはボードのための制御ソフトウェアは、比較的独立している。さらに、モジュール間またはボード間の厳格な信号インターフェース定義が存在する。データ相互作用が、データの適時性および有効性を確実にするために、スタンダードバスによって実施される。

電車のためのトラクション制御システムのソフトウェア構造図が図１７に示されている。ロジック・スケジューリング・ソフトウェア、コンバータ制御ソフトウェア、４象限制御ソフトウェア、信号取得／ＰＷＭ生成ソフトウェア、パルスインターフェース制御ソフトウェアの自己検出がテストソフトウェアによって完了する。ＭＶＢネットワークとロジックスケジューリング制御ソフトウェアとの間の通信が、ネットワーク通信制御ソフトウェアによって完了する。４象限パルス・インターフェース・ボードと、４象限信号サンプリングボードと、４象限高速計算ボードと、の間の通信、および、これらボードと他のモジュールとの間の通信は、４象限制御ソフトウェアによって完了する。インバータ・インパルス・インターフェース・ボードと、インバータ信号サンプリングボードと、インバータ高速計算ボードとの間の通信、および、これらボードと他のモジュールとの間の通信は、インバータ制御ソフトウェアによって完了する。

電車のためのトラクション制御システムの動作フローが図１８に示されている。

１）電車のためのトラクション制御システムを初期化する。

２）システムの初期化が成功したかどうかを検出し、システムの初期化が失敗している場合、エラーを表示し、システムの初期化が成功している場合、システムの自己検出プロシージャを始動する。

３）システムの自己検出が成功したかどうかを検出し、システムの自己検出が失敗している場合、エラーを表示し、システムの自己検出が成功している場合、ネットワーク通信制御ソフトウェアを始動する。

４）ネットワーク通信が成功したかどうかを検出し、ネットワーク通信が失敗している場合、ステップ３）に戻り、ネットワーク通信が成功している場合、４象限制御ソフトウェアを始動する。

５）４象限制御プロシージャが始動しているかどうかを検出し、４象限制御プロシージャが始動に失敗している場合、４象限保護プロシージャを始動し、失敗を記録するとともにエラーを表示し、４象限制御プロシージャがうまく始動した場合、インバータ制御プロシージャを始動する。

６）インバータ制御プロシージャが始動しているかどうかを検出し、インバータ制御プロシージャが始動に失敗している場合、インバータ保護プロシージャを始動し、失敗を記録するとともにエラーを表示し、インバータ制御プロシージャがうまく始動した場合、ステップ５）に戻る。

結論として、電車のためのトラクション制御システムは以下の機能を達成することができる。
１）２つのグループのトラクションコンバータを制御すること。
２）２つのグループの４象限を制御すること。
３）ロジック制御および保護制御を達成すること。
４）電車ネットワークシステムＭＶＢとの通信を実現すること。
５）電気的に制御された、電車ブレーキシステムとのブレーキングの協調を実現すること。
６）電気的トラクションおよびモータブレーキングを実現すること。
７）一時的局面の制御を実現すること。
８）反アイドリング制御を実現すること。
９）失敗を記録し、保守管理すること。

本出願に関して、現行の主流の制御チップおよび改良されたシステム構造が採用されており、電車および高速電車によるトラクション制御システムの機能の要求が満たされている。本出願のホストプロセッサは、１．３ＧＨｚから１．６ＧＨｚにも及ぶ卓越振動数の主流のＩｎｔｅｌ Ａｔｏｍプロセッサであり、制御アルゴリズムプロセッサは、卓越振動数が２５０ＭＨｚのＡＤＩ ＴＳ２０３Ｓである。主流のプロセッサチップが選択され、したがって、システムの性能が大きく向上され得る。ＣＰＣＩ／ＣＡＮバス技術と、埋込み式のリアルタイムのオペレーティングシステム（ＱＮＸ）と、ＤＳＰ技術との相互適用により、電車の改良された設計コンセプト（自己テスト、自己診断、リアルタイムの自己検出など）の導入に基づき、電車の電気システムの実際の適用からの経験および習得を要約すること、ならびに、ハードウェアおよびソフトウェアの設計に効果的に適用することにより、電車のためのトラクション制御システムのための高グレードのソフトウェアおよびハードウェアのプラットフォームが、完全に独立した個別の設計の尽力によって開発される。プラットフォームは、電車のネットワーク、トラクションおよび補助システム内、ならびに、都市鉄道、地下鉄、および他の機械製品で評価されており、中国と海外との両方において進歩したレベルが満たされていることが証明されている。

当業者には、図面が単に、好ましい一実施形態の概略図でしかなく、図面の動作フローは全体としては、本出願を実施するためには必要ではないことを理解されたい。

最後に、前述の実施形態は、本出願の技術的解決策を記載するために使用したに過ぎず、本出願を限定することは意図されていないことに留意されたい。本出願を前述の実施形態を参照して詳細に記載してきたが、当業者には、前述の実施形態に記録した技術的解決策に対して変更を行うことができること、または、いくつかの技術的特徴に対し、均等の代替を行うことができることを理解されたい。しかし、これら変更または代替は、各実施形態の技術的解決策の範囲を逸脱する、対応する技術的解決策の要素をなすものではないものとする。

１ ・・・多重チャネル
２ ・・・多重チャネル
３ ・・・光−電気変換回路
４ ・・・電気−光変換回路
５ ・・・排他的論理和ゲート
６ ・・・多重チャネル
７ ・・・電力出力ユニット
８ ・・・リモート制御ユニット
９ ・・・電力検出回路
１０ ・・・多重チャネル
Ｄ１ ・・・バッファ
Ｄ２ ・・・バッファ
Ｄ３ ・・・バッファ
Ｄ４ ・・・バッファ

Claims (7)

1. 電車のためのトラクションコンバータのインバータ／４象限パワーモジュールの動作を制御するために提供される、電車のためのトラクション制御システムであって、電力供給モジュールと、インバータ／４象限モジュールと、Ｉ／Ｏモジュールと、ネットワークモジュールと、デバッグモジュールとを主に備え、
   前記インバータ／４象限モジュールは各々が、主に、高速計算ボードと、信号サンプリングボードと、パルス・インターフェース・ボードとで構成され、
   前記信号サンプリングボードは主に、外部センサからの信号を受信し、前記パルス・インターフェース・ボードによって送信されるパルスフィードバック信号を受信し、前記高速計算ボードによって送信される制御信号を受信し、そして、前記パルス・インターフェース・ボードにパルス信号を送信し、前記高速計算ボードに処理された取得信号を送信し、前記Ｉ／Ｏモジュールにリレー制御信号を送信するように構成され、
   前記高速計算ボードは主に、前記信号サンプリングボードによって取得および処理されたアナログ信号およびデジタル信号を受信し、ホストプロセッサによって送信された制御信号を受信し、前記信号サンプリングボードに制御信号を送信し、前記ネットワークモジュールに処理信号を送信するように構成され、
   前記パルス・インターフェース・ボードは、最大で、２つのグループのインバータ・パワー・モジュールと、２つのグループの４象限パワーモジュールとに接続することができ、
   前記パルス・インターフェース・ボードは主に、前記インバータ／４象限パワーモジュールによって送信されたＩＧＢＴステータス信号を受信し、前記信号サンプリングボードによって送信されたＩＧＢＴ制御信号を受信するとともに、前記ＩＧＢＴステータス信号を前記信号サンプリングボードに送信し、前記ＩＧＢＴ制御信号を前記インバータ／４象限パワーモジュールに送信するように構成され、
   前記信号サンプリングボードと前記高速計算ボードとの間の両方向通信は、高速差動ＬｉｎｋＰｏｒｔバスによって実現され、
   前記信号サンプリングボードと前記Ｉ／Ｏモジュールとの間の両方向通信は、高速バスによって実現され、
   前記高速計算ボードと前記ホストプロセッサとの間、前記ネットワークモジュールと前記ホストプロセッサとの間、および、前記デバッグモジュールと前記ホストプロセッサとの間の両方向通信は、ＣＰＣＩバスによって実現され、
   前記Ｉ／Ｏモジュールと前記インバータ／４象限モジュールとの間の両方向通信は、高速バスによって実現され、
   前記Ｉ／Ｏモジュールと前記ネットワークモジュールとの間、および、前記Ｉ／Ｏモジュールと前記デバッグモジュールとの間の両方向通信は、ＣＡＮバスによって実現され、
   前記ネットワークモジュールはネットワークボードを備え、前記ネットワークモジュールは、前記Ｉ／Ｏモジュールによって送信されたデジタル信号およびアナログ信号を受信するとともに、前記デジタル信号および前記アナログ信号を前記ホストプロセッサに前記ＣＰＣＩバスを介して伝達し、コマンド信号を前記ホストプロセッサから前記ＣＰＣＩバスを介して受信するとともに、デジタル信号およびアナログ信号を出力するように前記Ｉ／Ｏモジュールを制御するために、前記Ｉ／Ｏモジュールにコマンドを送信し、ＭＶＢインターフェースユニットと外部のＭＶＢバスとの間のデータ相互作用を制御し、ＭＶＢデータを前記ホストプロセッサに前記ＣＰＣＩバスを介して送信し、前記ホストプロセッサによって前記ＭＶＢインターフェースユニットに、前記ＣＰＣＩバスを介して送信されることになるデータを送信し、
   前記デバッグモジュールは、デバッグボードを備え、前記デバッグモジュールは、前記ホストプロセッサによって前記ＣＰＣＩバスを介して送信されたデバッグコマンドおよびデバッグ信号を受信し、前記デバッグモジュールは、前記信号サンプリングボードによって高速バスを介して送信されたデバッグ信号を受信し、
   前記電力供給モジュールは、前記インバータ／４象限モジュール、前記Ｉ／Ｏモジュール、前記ネットワークモジュール、および前記デバッグモジュールに電力を供給する、電車のためのトラクション制御システム。
2. 前記信号サンプリングボードは、電流／電圧取得ユニットおよびクロック管理ユニットを備え、前記電流／電圧取得ユニットは、信号調和回路と、前記信号調和回路に接続されたＡＤＣサンプリング回路とで構成され、前記電流／電圧取得ユニットは、すべて前記信号サンプリングボードに接続された複数のパスを有し、前記信号調和回路は、第１のレジスタ、第２のレジスタ、フィルタキャパシタ、およびオペアンプを備え、前記信号調和回路の入力端子は、サンプリング・センサ・ターミナルに接続されており、前記信号調和回路の前記入力端子は、前記第１のレジスタの第１の端子に接続されており、前記第１のレジスタの第２の端子は、前記第２のレジスタの第１の端子と、前記オペアンプの正の入力端子とにそれぞれ接続されており、前記第２のレジスタの第２の端子は接地されており、前記オペアンプの逆入力端子は、基準電圧端子に接続されており、前記オペアンプの出力端子は、前記ＡＤＣサンプリング回路に接続されており、前記信号調和回路の前記入力端子は、前記フィルタキャパシタを介して接地されている、請求項１に記載の電車のためのトラクション制御システム。
3. 前記パルス・インターフェース・ボードは、ＰＷＭレベル変換回路、光−電気変換ユニット、電気−光変換ユニット、およびバックプレーン・インターフェース・ユニットを備え、前記ＰＷＭレベル変換回路は、前記バックプレーン・インターフェース・ユニットによって前記信号サンプリングボードに接続されており、前記パルス・インターフェース・ボードはさらに、自己診断ユニットを備えており、
   前記自己診断ユニットは、入力診断ユニットおよび出力診断ユニットを備えており、
   前記光−電気変換ユニットは、多重チャネル、バッファ、および光−電気変換回路を備え、前記バックプレーン・インターフェース・ユニットは、バッファＤ１によって前記多重チャネルに接続されており、前記多重チャネルは、バッファＤ２によって前記光−電気変換回路に接続されており、前記電気−光変換ユニットは、多重チャネル、バッファ、および電気−光変換回路を備え、前記電気−光変換回路は、バッファＤ３によって前記多重チャネルに接続されており、前記多重チャネルは、バッファＤ４によって前記バックプレーン・インターフェース・ユニットに接続されており、
   前記出力診断ユニットは、多重チャネルおよび出力自己診断回路を備え、光−電気変換ユニットの各グループの前記バッファＤ２の出力端子は、前記出力自己診断ユニットの前記多重チャネルの入力端子に接続されており、前記出力自己診断回路の入力端子は、前記バッファＤ２の出力端子に接続されており、前記多重チャネルの出力端子は、前記バックプレーン・インターフェース・ユニットに接続されており、前記入力診断ユニットは、多重チャネルおよび入力自己診断回路を備え、前記多重チャネルの入力端子は、前記バックプレーン・インターフェース・ユニットに接続されており、前記多重チャネルの出力端子は、電気−光変換ユニットの各グループの前記バッファＤ３の前記入力端子にそれぞれ接続された複数のパスに分割されている、請求項１に記載の電車のためのトラクション制御システム。
4. 前記ネットワークモジュールと前記ホストプロセッサとの間の両方向通信は、ＣＰＣＩバスおよびＩＳＡバスのプロトコルコンバータによって実現され、前記プロトコルコンバータは、ＣＰＣＩローカル・バス・インターフェース拡張タイミングモジュール、ＩＳＡバス・インターフェース・タイミング・モジュール、ＣＰＣＩバスマッチングＩＳＡバス・タイミング・インターフェース・モジュール、およびクロック管理モジュールを備え、
   前記ＣＰＣＩローカル・バス・インターフェース拡張タイミングモジュールは、アドレス／データ信号ＡＤ［３１：０］、コマンド／バイトイネーブル信号Ｃ／ＢＥ［３：０］、スレーブデバイス準備信号ＴＲＤＹ、データ伝達停止信号ＳＴＯＰ、フレーム周期信号ＦＲＡＭＥ、およびマスタデバイス準備信号ＩＲＤＹによって前記ローカルＣＰＣＩバスと通信し、
   前記ＩＳＡバス・インターフェース・タイミング・モジュールは、データイネーブル信号Ｓ＿ＤＡＴＡ＿ＶＬＤ、アドレスイネーブル信号ＡＤＤＲ＿ＶＬＤ、読込イネーブル信号ｂａｒｘ＿ｒｄ、書込イネーブル信号ｂａｒｘ＿ｗｒ、バイトイネーブル信号Ｓ＿ＣＢＥ、データ信号Ｄ［３１：０］、およびアドレス信号Ａ［３１：０］により、前記ＣＰＣＩローカル・バス・インターフェース拡張タイミングモジュールと通信し、
   前記ＩＳＡバス・インターフェース・タイミング・モジュールは、データ信号ＳＤ、アドレス信号ＳＡ、読込／書込ＩＯデバイス信号ＩＯＷ／ＩＯＲ、読込／書込ＭＥＭＯＲＹデバイス信号ＭＥＭＲ／ＭＥＭＷ、およびアドレスラッチ信号ＢＡＬＥにより、前記ローカルＩＳＡバスと通信し、
   前記ＣＰＣＩバスマッチングＩＳＡバス・タイミング・インターフェース・モジュールは、切断および再接続信号ＵＳＥＲ＿ＳＴＯＰにより、前記ＣＰＣＩローカル・バス・インターフェース拡張タイミングモジュールと通信し、
   前記クロック管理モジュールは、前記ＣＰＣＩローカル・バス・インターフェース拡張タイミングモジュール、前記ＩＳＡバス・インターフェース・タイミング・モジュール、および前記ＣＰＣＩバスマッチングＩＳＡバス・タイミング・インターフェース・モジュールのための動作クロックを提供する、請求項１に記載の電車のためのトラクション制御システム。
5. 前記Ｉ／Ｏモジュールは主として、デジタル入力ボード、デジタル出力ボード、およびアナログ入力／出力ボードを備えている、請求項１に記載の電車のためのトラクション制御システム。
6. 電車のための前記トラクション制御システムのメインケースは、補強された高強度ケースであり、前記補強されたケースの２つのサイドのケースパネルは、補強されたパネルである、請求項１に記載の電車のためのトラクション制御システム。
7. ダブル・プラグイン・ユニットが、電車のための前記トラクション制御システムのボードと、メイン・ケース・ボード・スロットとの間の連結部に設けられ、前記ダブル・プラグイン・ユニットの各々は主として、ベースプレート、ピン、およびスイッチングボードで構成され、前記ベースプレートの上側部分は、前記スイッチングボードに接続されており、前記スイッチングボードは、Ｌ状ボードであり、前記Ｌ状ボードの底部左部分は、ヒンジ部分で前記ベースプレートにヒンジによって接続し、前記ヒンジ部分に沿って一定の角度だけ回転することができ、前記スイッチングボードのための位置決め溝が前記ベースプレートに設けられており、前記位置決め溝は、前記Ｌ状ボードの下側部分にマッチしており、２つの列のピンは、前記ベースプレートの下側部分に固定されており、前記ピンは、前記ボードスロットを接続するのに使用され、前記ボードに据付けられたボルト穴は、前記ベースプレートの一方側に設けられている、請求項１に記載の電車のためのトラクション制御システム。