KR940018944A - 자동 메모리 테스터용 리던던시 분석기 - Google Patents

자동 메모리 테스터용 리던던시 분석기 Download PDF

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Abstract

본 발명의 메모리 테스트 장치는 리던던시 분석기를 구비하는데 이 리던던시 분석기에는 캐치 RAM 전송 인터페이스 회로가 포함되어 있다. 캐치 RAM 전송 인터페이스 회로는 테스트하에 있는 메모리의 복수의 영역에 대한 결함 정보를 병렬로 동시에 수신하고, 영역 입력 회로, 영역 폴트 RAM 및 이 영역 폴트 RAM에 액세스하도록 접속된 마이크로프로세서를 각각 포함하는 복수의 영역 모듈중 각각의 모듈에 각 영역에 대한 정보를 전송한다. 상기 영역 폴트 RAM은 테스트하에 있는 메모리에서의 결함 위치츨 표시하는 결함 어드레스를 저장한다.

Description

자동 메모리 테스터용 리던던시 분석기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 호스트 검퓨터 및 메모리 테스터에 접속된 본 발명의 리던던시 분석기를 도시한 블록도, 제2도는 제1도의 리던던시 분석기의 소정 소자를 도시하는 블록도, 제3도는 제1도의 리던던시 분석기의 폴트 RAM에 저장된 발생 및 기록 MUT 결합 어드레스 데이타에 대한 타이밍도.

Claims (30)

  1. MUT의 결함 정보를 분석하기 위한 메모리 테스트 장치에 있어서, 단일 영역의 영역 결함 정보를 동시에 각각 제공하는 복수의 입력라인에 결쳐 상기 MUT의 복수의 영역에 대한 결함 정보를 동시에 병렬로 수신하는 수단과, 상기 영역 결함 정보를 수신하도록 접속된 영역 입력 회로, 상기 영역 입력 회로에 접속되어 상기 영역 결함 정보를 기억하는 영역 폴트 RAM 및 상기 영역 폴트 RAM에 액세스하도록 접속된 영역 마이크로프로세서를 구비한 상기 입력 라인으로부터 각 영역의 결함 정보를 수신하도록 접속된 복수의 영역 모듈을 포함하고, 상기 MUT의 상이한 영역의 결합 정보가 상기 영역 폴트 RAM으로 동시에 입력될 수 있고, 상기 영역 마이크로프로세서에 의해 상기 영역 모듈 각각에서 동시에 분석될 수 있는 것을 특징으로 하는 메모리 테스트 장치.
  2. 제1항에 있어서, 상기 수신 수단은 상기 입력 라인에 접속된 복수의 입력 및 단일 영역의 영역 결함 정보를 동시에 각각 제공하는 복수의 전송 인터페이스 출력을 갖는 캐치 RAM 전송 인터페이스 회로를 포함하는 것을 특징으로 하는 메모리 테스트 장치
  3. 제1항에 있어서, 상기 캐치 RAM 전송 인터페이스 회로는 상기 입력 라인을 각각의 전송 인터페이스 출력에 선택적으로 접속시키는 수단을 포함하는 것을 특징으로 하는 메모리 테스트 장치.
  4. 제3항에 있어서, 상기 선택적으로 접속시키는 수단은 하나이상의 상기 입력 라인을 전송 인터페이스 출력에 결합시키기 위해 OR 게이트 포함하는 것을 특징으로 하는 메모리 테스트 장치.
  5. 제4항에 있어서, 상기 선택적으로 접속시키는 수단은 멀티플렉서를 포함하는 것을 특징으로 하는 메모리 테스트 장치.
  6. 제2항에 있어서, 상기 캐치 RAM 전송 인터페이스 회로는 모든 상기 영역 모듈에 전송 클록을 출력시키는 것을 특징으로 하는 메모리 테스트 장치.
  7. 제2항에 있어서, 상기 입력 라인에 접속된 각각의 데이타 출력 노드를 갖는 캐치 RAM을 추가로 포함하는 것을 특징으로 하는 메모리 테스트 장치.
  8. 제1항에 있어서, 상기 입력 라인이 접속되어 비교기로 부터 결함 정보를 수신하는 것을 특징으로 하는 메모리 테스트 장치.
  9. 제1항에 있어서, 상기 영역 입력 회로는 논리 어레이인 것을 특징으로 하는 메모리 테스트 장치.
  10. 제1항에 있어서, 각각의 상기 영역 모듈은 프로그램 RAM을 포함하는 것을 특징으로 하는 메모리 테스트 장치.
  11. 제10항에 있어서, 상기 영역 입력 회로를 통하여 상기 프로그램 RAM 및 상기 폴트 RAM에 액세스하는 호스트 컴퓨터를 모든 상기 영역 모듈에 접속시키는 데이타 버스 인터페이스 회로를 추가로 포함하는 것을 특징으로 하는 메모리 테스트 장치.
  12. 제1항에 있어서, 각각의 상기 영역 입력 회로는 상기 MUT의 결함 위치를 식별하는 MUT 결함 어드레스 데이타를 발생시키는 결함 입력 수단을 포함하고, 상기 영역 폴트 RAM이 접속되어 상기 MUT 결함 어드레스 데이타를 기억하는 것을 특징으로 하는 메모리 테스트 장치.
  13. 제12항에 있어서, 상기 결함 입력 수단은, 상기 MUT 결함 어드레스 데이타를 상기 폴트 RAM에 기억시키기 위해 상기 결함 정보의 에러를 카운트함으로써 폴트 RAM 어드레스를 발생시키는 에러 카운터 회로를 포함하는 것을 특징으로 하는 메모리 테스트 장치.
  14. 제13항에 있어서, 상기 결함 입력 수단은 상기 결함 정보와 동기하는 전송 클록 펄스를 카운트함으로써 상기 폴트 RAM에 기억된 상기 MUT 결함 어드레스 데이타를 발생시키는 데이타 카운터 회로를 포함하는 것을 특징으로 하는 메모리 테스트 장치.
  15. 제14항에 있어서, 상기 결함 입력 수단은 상기 결함 정보의 에러를 검출하고 상기 에러 카운터 회로가 상기 결함 정보의 에러에 대응하는 전송 클록 펄스를 카운트하게 하는 에러 검출기를 포함하는 것을 특징으로 하는 메모리 테스트 장치.
  16. MT의 결함 정보를 분석하기 위한 메모리 테스트 장치에 있어서, 상기 MUT의 결함 정보를 수신하고 상기 MUT의 결함 위치를 식별하는 MUT 결함 어드레스 데이타를 발생시키는 결함 입력 수단과, 상기 결함 입력 수단에 접속되어 상기 MUT 결함 어드레스 데이타를 기억하는 폴트 RAM과, 상기 폴트 RAM에 액세스하도록 접속되어 상기 MUT 결함 어드레스 데이타를 분석하는 마이크로프로세서를 포함하는 것을 특징으로 하는 메모리 테스트 장치.
  17. 제16항에 있어서, 상기 결함 입력 수단은, 상기 MUT결함 어드레스 데이타를 상기 폴트 RAM에 기억시키기 위해 상기 결함 정보의 에러를 카운트함으로써 폴트 RAM 어드레스를 발생시키는 에러 카운터 회로를 포함하는 것을 특징으로 하는 메모리 테스트 장치.
  18. 제17항에 있어서, 상기 결함 입력 수단은 상기 결함 정보와 동기하는 전송 클록 펄스를 카운트함으로써 상기 폴트 RAM에 기억된 상기 MUT 결함 어드레스 데이타를 발생시키는 데이타 카운터 회로를 포함하는 것을 특징으로 하는 메모리 테스트 장치.
  19. 제18항에 있어서, 상기 결함 입력 수단은 상기 결함 정보의 에러를 검출하고 상기 에러 카운터 회로가 상기 결함 정보의 에러에 대응하는 전송 클록 펄스를 카운트하게 하는 에러 검출기를 포함하는 것을 특징으로 하는 메모리 테스트 장치.
  20. 제19항에 있어서, 상기 결합 입력 수단은 상기 전송 클록 펄스를 카운트하고, 카운트된 전송 클록 펄스가 시작 카운트치를 초과할 경우 상기 데이타 카운터 회로에 제1인에이블 신호를 제공하는 사이클 카운터 회로를 포함하는 것을 특징으로 하는 메모리 테스트 장치.
  21. 제20항에 있어서, 상기 상기 제1인에이블 신호는 카운트된 전송 클록 펄스가 정지 카운트치를 초과할 경우 불연속적인 것을 특징으로 하는 메모리 테스트 장치.
  22. 제21항에 있어서, 상기 사이클 카운터 회로는 ISE 입력을 포함하고, 상기 ISE 입력에 의해 디세이블되는 경우 상기 제1인에이블 신호를 출력시키지 않은 것을 특징으로 하는 메모리 테스트 장치.
  23. 제20항에 있어서, 상기 사이클 카운터 회로는 상기 에러 검출기를 포함하고, 카운트된 전송 클록 펄스가 시작 카운트치를 초과하고 에러가 상기 결함 정보에서 검출된 경우 상기 에러 카운터 회로에 제2인에이블 신호를 제공하며, 상기 에러 카운터 회로는 상기 제2인에이블 신호에 의해 인에이블 되는 경우 상기 전송 클록 펄스를 카운트하는 것을 특징으로 하는 메모리 테스트 장치.
  24. 제23항에 있어서, 상기 제2인에이블 신호는 카운트된 전송 클록 펄스가 정지 카운트치를 초과할 경우 불연속적인 것을 특징으로 하는 메모리 테스트 장치.
  25. 제19항에 있어서, 상기 결함 입력 수단은 상기 결함 RAM에 칩인에이블 신호를 출력하는 RAM 기록 논리부를 포함하고, 상기 칩 인에이블 신호는 상기 폴트 RAM을 인에이블하여 상기 양 카운터 회로가 전송 클럭 펄스만큼 증분된 이후에 상기 에러 카운터 사이클에서 출력된 새로운 폴트 RAM 어드레스에 상기 데이타 카운터 회로에 의해 출력된 새로운 MUT 결함 어드레스 데이타를 기억하도록 하는 것을 특징으로 하는 메모리 테스트 장치.
  26. 제25항에 있어서, 지연된 전송 클록 펄스를 상기 RAM기록 논리부에 제공하는 지연회로를 추가로 포함하고, 상기 지연된 전송 클록 펄스로 인해 상기 칩 인에이블 신호는 상기 폴트 RAM을 에이블하여 기록하도록 하는 것을 특징으로 하는 메모리 테스트 장치.
  27. 제26항에 있어서, 상기 RAM기록 논리부는 상기 칩 인에이블 신호로 하여금 상기 데이타 카운터 및 상기 에러 카운터에 의해 전송 클록 펄스를 카운트하기 전에 상기 폴트 RAM을 디세이블하도록 하는 것을 특징으로 하는 메모리 테스트 장치.
  28. 제27항에 있어서, 상기 데이타 카운터 회로 및 상기 에러 카운터 회로에 의해 카운트된 전송 클록 펄스를 지연시키는 또다른 지연회로를 추가로 포함하고, 상기 제1 지연 회로는 상기 또다른 지연회로에 의해 출력된 지연된 전송 클록 펄스를 지연시키는 것을 특징으로 하는 메모리 테스트 장치.
  29. 제28항에 있어서, 지연되지 않은 전송 클록 펄스는 상기 RAM기록 논리부로 하여금 상기 폴트RAM을 디세이블하도록 하는 것을 특징으로 하는 메모리 테스트 장치.
  30. 제16항에 있어서, 상기 MUT의 결함정보를 출력하도록 상기 결함 입력 수단에 접속된 각각의 데이타 출력 노드를 갖는 캐치 RAM을 추가로 포함하는 것을 특징으로 하는 메모리 테스트 장치.
    참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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