DE10145717A1

DE10145717A1 - Verfahren zum Testen integrierter Halbleiterspeichereinrichtungen

Info

Publication number: DE10145717A1
Application number: DE10145717A
Authority: DE
Inventors: Wolfgang Spirkl; Paul Schmoelz
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2001-09-17
Filing date: 2001-09-17
Publication date: 2003-04-10
Also published as: US6751140B2; US20030053353A1

Abstract

Um das Testen integrierter Halbleiterspeichereinrichtungen (1) besonders schnell durchführen zu können, wird vorgeschlagen, die im Bereich der Halbleiterspeichereinrichtung (1) anfallenden Testergebnisdaten des jeweiligen Speicherbereichs (10, 10r) jeweils als Mehrzahl blockweiser Testergebnislisten (FM(k, j)) auszubilden, zu übertragen und/oder extern zu speichern.

Description

Die Erfindung betrifft ein Verfahren zum Testen integrierter Halbleiterspeichereinrichtungen gemäß dem Oberbegriff von Anspruch 1.
Zur Erzielung wirtschaftlicher Ausbeuten müssen bei integrierten Halbleiterspeichereinrichtungen Reparaturspeicherblöcke mit entsprechenden Reparaturspeicherzellen oder Ersatzspeicherzellen vorgesehen werden.
Diese Speicherzellen der Reparaturspeicherblöcke sollen auftretende defekte Speicherzellen ersetzen. Dazu muss für jeden Speicherbaustein, insbesondere für jeden DRAM-Baustein oder dergleichen, ein entsprechendes Ersetzungsschema, Red- undanzschema oder Reparaturschema ermittelt werden. Zur Ermittlung eines derartigen Ersetzungsschemas werden bestimmte Tests an der integrierten Halbleiterspeichereinrichtung, insbesondere also am DRAM-Speicher oder dergleichen, durchgeführt.
Bei bekannten Verfahren zum Testen integrierter Halbleiterspeichereinrichtungen, insbesondere von DRAM-Speichern, oder dergleichen, wird mindestens ein Test an einem Speicherbereich der Halbleiterspeichereinrichtung durchgeführt. Für jeden durchgeführten Test und/oder bei jedem durchgeführten Test werden Testergebnisdaten für den Speicherbereich erzeugt. Die Testergebnisdaten des Speicherbereichs werden zur Bewertung und/oder für weitere Prozessschritte nach einem jeweils durchgeführten Test außerhalb der zu testenden Halbleiterspeichereinrichtung zumindest temporär extern zwischengespeichert.
Diese bekannten Verfahren zum Testen integrierter Halbleiterspeichereinrichtungen sind dahingehend nachteilig, daß bei ständig steigender Speichergröße, das heißt mit zunehmender Integrationsdichte der Halbleiterspeichereinrichtungen die vorhandene Bandbreite zum Datenaustausch im Hinblick auf das Ausgeben der Testergebnisdaten nicht ausreicht, um die jeweiligen Übertragungszeiten zum Transfer der Ergebnisdaten kurz zu halten. Auch kann die jeweilige Bandbreite im Übertragungskanal nicht ohne weiteres erhöht werden.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Testen integrierter Halbleiterspeichereinrichtungen anzugeben, bei welchem der zeitliche Aufwand für die Übertragung der Testergebnisdaten besonders gering ist.
Die Aufgabe wird bei einem Verfahren zum Testen integrierter Halbleiterspeichereinrichtungen der eingangs erwähnten Art erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Vorteilhafte Weiterbildungen des erfindungsgemäßen Verfahrens zum Testen integrierter Halbleiterspeichereinrichtungen sind Gegenstand der abhängigen Unteransprüche.
Das erfindungsgemäße Verfahren zum Testen integrierter Halbleiterspeichereinrichtungen, insbesondere von DRAM-Speichern oder dergleichen ist dadurch gekennzeichnet, dass die Testergebnisdaten des Speicherbereichs der Halbleiterspeichereinrichtung jeweils als Mehrzahl blockweiser Testergebnislisten ausgebildet, übertragen und/oder gespeichert werden.
Es ist somit eine grundliegende Idee der vorliegenden Erfindung, die Organisation und die Übertragung der Testergebnisdaten nicht in einem einzigen Datenblock, welcher gerade mit dem gesamten Speicherbereich korrespondierte, zu gestalten, sondern die Datenorganisation und Übertragung blockweise in Form sogenannter Testergebnislisten durchzuführen. Dies hat den Vorteil, dass zu einem bestimmten Zeitpunkt immer nur die für einen jeweiligen Block repräsentative Datenmenge anfällt und somit der Speicher- und Verwaltungsaufwand zeitlich portioniert anfallen, wodurch schaltungstechnische Notwendigkeiten, wie flächenintensive Speicherschaltkreise oder dergleichen, entfallen oder reduziert werden können und wodurch auch die bisherigen Kanalbandbreiten zur Datenübertragung ausreichend bleibt.
Obwohl sich dieses Vorgehen bereits bei der Ausbildung eines Testschemas mit nur einem einzigen Test vorteilhaft ist, bietet sich das erfindungsgemäße Vorgehen aber gerade beim Durchführen einer Mehrzahl von Tests, insbesondere in aufeinanderfolgender Art und Weise, an.
Dabei ist es von besonderem Vorteil, wenn jeder der durchzuführenden Tests jeweils im Speicherbereich blockweise durchgeführt wird. Das bedeutet, dass jeweils immer nur ein Bereich des insgesamt vorgesehenen und zu testenden Speicherbereichs getestet wird und dass dadurch auch immer nur Testergebnisdaten im Hinblick auf diesen jeweils getesteten Block anfallen, verwaltet und übertragen werden müssen.
Obwohl dies nicht zwingend ist, ist es zu bevorzugen, dass der blockweisen Zuordnung der Testergebnisdaten zu den Testergebnislisten und/oder zu dem Ausführen der Tests dieselbe Blockstruktur zugrundegelegt wird.
Dabei ist weiter zu bevorzugen, dass jeweils eine Blockstruktur zugrundegelegt wird, welche mit derjenigen Blockstruktur einer blockweisen Anordnung, Verschaltung und/oder Organisation des Speicherbereichs der Halbleiterspeichereinrichtung in einer Mehrzahl von Speicherblöcken korrespondiert, insbesondere jeweils in Matrixform.
Die blockweisen Testergebnislisten, die insbesondere in Matrixform ausgebildet werden können, können jeweils nach einer bestimmten Anzahl oder nach bestimmten Anzahlen durchgeführter Tests ausgebildet, übertragen und/oder gespeichert werden. Vorteilhafterweise geschieht dies nach jedem einzelnen durchgeführten Test. Dadurch lässt sich in besonders vorteilhafter Art und Weise die Fehlerentwicklung des gesamten Speicherbereichs für die einzelnen Tests verfolgen.
Besonders übersichtlich gestalten sich die Testergebnislisten, wenn diese als akkumulierte blockweise Fehlerlisten, insbesondere als akkumulierte blockweise Fehlermatrizen oder dergleichen ausgebildet werden, insbesondere als sogenannte Fail Maps oder dergleichen.
Unter dem Begriff des Akkumulierens oder der Akkumulation ist dabei insbesondere das sogenannte "Aufsummieren" von Fehlern über eine Spanne nacheinander auszuführender Tests zu verstehen. Dabei gibt die akkumulierte Fehlerliste oder Fail Map nach einem Test Tj, welcher der j-te Test in der Reihe aller Tests sein soll, an, welche Speicherzellen des jeweiligen Blocks des Speicherbereichs in den vorangehenden j durchgeführten Tests zumindest einen Fehler gezeigt haben. Gegebenenfalls kann der Begriff der Akkumulation auch dahingehend verstanden werden, dass für jede Zelle eines jeweiligen Blocks des Speicherbereichs festgehalten wird, ob und welchen Fehler für jeden der vorangehend durchgeführten j Tests sie gezeigt hat, obwohl diese Detailinformation in der Regel nicht notwendig sein wird.
Besonders bevorzugt wird, dass für jeden durchgeführten einzelnen Test und nach jedem durchgeführten Test jeweils eine blockweise akkumulierte Fehlerliste gebildet, übertragen und/oder extern gespeichert wird, so dass insbesondere nach Durchführung aller Tests an allen Blöcken für jeden der getesteten Blöcke akkumulierende oder akkumulierte Fehlerlisten für alle durchgeführten einzelnen Tests vorliegen.
Das Akkumulieren der Testergebnisliste kann außerhalb des Bereichs der Halbleiterspeichereinrichtung, also extern erfolgen, insbesondere in einer gegebenenfalls vorgesehenen externen Testeinrichtung.
Es ist aber insbesondere bevorzugt, dass das Akkumulieren der Testergebnislisten innerhalb des Bereichs der Halbleiterspeichereinrichtung erfolgt. Dabei ist es dann vorgesehen, dass für jeden Block einzeln jeweils zunächst die jeweilige blockweise akkumulierte Fehlerliste aus einer vorangehenden Gruppe durchgeführter Tests oder einem vorangehend durchgeführten einzelnen Test für den jeweiligen Block in die Halbleiterspeichereinrichtung von extern übertragen und/oder eingelesen wird, insbesondere von der oder aus der gegebenenfalls vorgesehenen externen Testeinrichtung, dann die Testergebnisdaten oder Testergebnislisten der Gruppe aktuell durchgeführter Tests oder des aktuell durchgeführten einzelnen Tests für den jeweiligen Block zu einer aktuellen blockweisen akkumulierten Fehlerliste akkumuliert werden und dann die jeweilige aktuelle blockweise akkumulierte Fehlerliste für den jeweiligen Block nach außerhalb der Halbleiterspeichereinrichtung übertragen und/oder extern gespeichert, insbesondere im Bereich der gegebenenfalls vorgesehenen externen Testeinrichtung oder dergleichen.
Zur weiteren Verkürzung der Zeiten zum Transfer der Testergebnislisten oder Testergebnisdaten ist es vorgesehen, dass die Testergebnislisten und insbesondere die akkumulierten Fehlerlisten, zum Beispiel die Fehlermatrizen oder dergleichen, komprimiert ausgebildet, übertragen und/oder gespeichert werden.
Bevorzugt wird dabei, dass zum Komprimieren der Testergebnislisten und insbesondere der akkumulierten Fehlerlisten höchstens Zellenadressen in Bezug auf bei mindestens einem durchgeführten Test fehlerhafter Speicherzellen eines jeweiligen Speicherblocks in der jeweiligen Testergebnisliste und insbesondere in der jeweiligen akkumulierten Fehlerliste als Einzelfehler aufgenommen werden.
Ferner ist es besonders vorteilhaft, dass bei matrixartig in Spalten und Zeilen angeordneten Speicherblöcken Spaltenadressen und/oder Zeilenadressen als Zellenadressen verwendet werden zur Angabe von Einzelfehlern in den Testergebnislisten und insbesondere in den akkumulierten Fehlerlisten.
Es hat sich gezeigt, dass beim Auftreten bestimmter Anzahlen fehlerhafter Speicherzellen in einem Bereich eines Speicherblocks des Speicherbereichs eine Einzelfehlerkorrektur nicht mehr sinnvoll ist. Insbesondere sind die Speicherbereiche häufig matrixartig angeordnet und ausgebildet, und es hat sich ferner gezeigt, dass in diesen matrixartigen Speicherbereichen mit entsprechenden Spalten und Zeilen durch bestimmte Fehler ganze Spalten und/oder ganze Zeilen von Speicherzellen eines Speicherblocks des Speicherbereichs ausfallen oder fehlerhaft sind, so dass diese insgesamt zu ersetzen wären.
Entsprechend ist es von besonderem Vorteil, wenn beim Überschreiten einer Fehlerhöchstzahl in einer Spalte oder einer Zeile eines jeweiligen Speicherblocks des Speicherbereichs diese Spalte bzw. Zeile als sogenannter Must-Repair in die Testergebnisliste und insbesondere in die akkumulierte Fehlerliste aufgenommen wird. Dies geschieht insbesondere dadurch, dass ein Must-Repair durch ausschließliches Angeben der fehlerbehafteten Spalte bzw. Zeile angegeben wird, wobei Zellenadressen etwaiger Einzelfehler in der jeweiligen Spalte bzw. Zeile, die vorher bereits notiert wurden und/oder später zu notieren sind, aus der Testergebnisliste und insbesondere akkumulierten Fehlerliste entfernt werden bzw. nicht in diese aufgenommen werden.
Zur Reparatur fehlerhafter Speicherbereiche sind - oft auch blockweise - entsprechende Ersatzspeicherblöcke vorgesehen. Diese können natürlich ebenfalls fehlerbehaftet sein. Deshalb wird bevorzugt, dass bei der Aufteilung und/oder Zuordnung der Speicherblöcke und/oder der Testergebnislisten und akkumulierten Fehlerlisten etwaig vorgesehene Ersatz-/Reparaturspeicherblöcke mit berücksichtigt und entsprechend mit getestet werden.
Das Ausbilden, Zusammenstellen, Durchführen und/oder Auswerten der Tests kann gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens im Wesentlichen im Bereich der Halbleiterspeichereinrichtung, also On-Chip erfolgen. Es ist jedoch besonders vorteilhaft, wenn das Ausbilden, Zusammenstellen, Durchführen und/oder Auswerten der Tests im Wesentlichen in einem Bereich außerhalb der Halbleiterspeichereinrichtung erfolgt, insbesondere im Bereich einer gegebenenfalls vorgesehenen externen Testeinrichtung. Dabei können speziell ausgebildete automatische Tester, zum Beispiel in Form von PC-Einsteckkarten, vorgesehen sein, und der jeweilige Speicherchip bietet mehr Platz für den eigentlichen Speicherbereich.
Ferner ist es vorgesehen, dass auf der Grundlage der Testergebnislisten und insbesondere der akkumulierten Fehlerlisten, Redundanz-, Reparatur- und/oder Ersetzungsschemata erzeugt werden, insbesondere zum Ersetzen fehlerhafter Einzelzellen, ganzer Spalten und/oder Zeilen durch gegebenenfalls vorgesehene Reparatur-/Ersatzspeicherblöcke oder durch Teile davon.
Oft werden diese Redundanz-, Reparatur- und/oder Ersetzungsschemata nach dem Testzyklus, welcher in einem Pre-Fused- Stadium der Produktion stattfindet, durchgeführt. Dies erfolgt dann oft in finaler Form durch einen sogenannten Fusing-Prozess, bei welchem das Ersetzungsschema und das damit in Zusammenhang stehende Schaltungslayout fest in dem Speicherchip eingebrannt werden. In einem Post-Fusing-Schritt wird dann der Speicherbaustein abschließend getestet und dann, weil er nicht mehr korrigierbar oder reparierbar ist, beim Auftreten bereits eines einzigen Fehlers verworfen.
Ökonomisch sinnvoll ist daher gemäß einer besonders bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens, dass die Redundanz-, Reparatur- und/oder Ersetzungsschemata inkrementell erzeugt und/oder ausgeführt werden, insbesondere nach bestimmten Gruppen durchgeführter Tests und/oder nach einzelnen durchgeführten Tests.
Dabei ist es weiter von Vorteil, dass nach jedem erzeugten und/oder durchgeführten inkrementellen Redundanz-, Reparatur- und/oder Ersetzungsschema vorangehende Tests oder Gruppen davon erneut im Speicherbereich blockweise durchgeführt werden, insbesondere um die Qualität und das Ergebnis der auf Grundlage des jeweils angewandten Redundanz-, Reparatur- und/oder Ersetzungsschema durchgeführten Korrektur zu begutachten.
Diese Maßnahme kann zusätzlich ergriffen werden zu der Maßnahme, dass nach jedem erzeugten und/oder durchgeführten inkrementellen Redundanz-, Reparatur- und/oder Ersetzungsschema mit nachfolgenden Tests oder Gruppen davon im Speicherbereich fortgefahren wird.
Gemäß einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass die Redundanz-, Reparatur- und/oder Ersetzungsschemata zunächst provisorisch ausgeführt werden, insbesondere in einer Pre-Fusingphase der Herstellung der Halbleiterspeichereinrichtung.
Das Ausbilden und/oder Durchführen inkrementeller Ersetzungsschemata ermöglicht auch die weitere Datenreduktion bei den akkumulierten Fehlerresten. So ist es denkbar, wenn sich die korrekte Ausgestaltung eines erzeugten und/oder durchgeführten Ersetzungsschemas gezeigt hat, die jeweilige Fehlerliste eines Speicherblocks des Speicherbereichs auf Null zurückzusetzen, so dass fortan nur noch neu hinzutretende Fehler in der akkumulierenden Fehlerliste verfolgt werden. Dieses Vorgehen ist aber nicht zwingend, sondern stellt ausschließlich eine weitere Alternative des erfindungsgemäßen Vorgehens dar.
In vorteilhafter Weise erfolgt das Ausbilden, das Zusammenstellen, das gegebenenfalls auch provisorische Durchführen und/oder das Testen der Redundanz-, Reparatur- und/oder Ersetzungsschemata im Wesentlichen im Bereich der Halbleiterspeichereinrichtung, also On-Chip.
Alternativ dazu kann das Ausbilden, das Zusammenstellen, das gegebenenfalls auch provisorische Durchführen und/oder das Testen der Redundanz-, Reparatur-, und/oder Ersetzungsschemata auch im Bereich einer vorgesehenen externen Testeinrichtung durchgeführt werden.
Nachfolgend werden der Erfindungsgegenstand sowie seine Vorteile gegenüber dem Stand der Technik durch die nachfolgenden Erklärungen weiter erläutert:
Zur Erzielung wirtschaftlicher Ausbeuten müssen in DRAM- Bausteinen Reparaturzellen vorgesehen werden, die defekte Speicherzellen ersetzen können. Dazu muss für jeden Chip ein Ersetzungsschema ermittelt werden, das in der Regel von einem externen Speichertester (ATE: Automatic Test Equipment) berechnet wird. Zur Berechnung muss für jeden Testschritt die Fehlerinformation vom Chip in den ATE eingelesen werden.
Aufgrund der bekannten Entwicklung, dass die Speichergröße von Jahr zu Jahr deutlich stärker als die Bandbreite auf dem Kanal zwischen Chip und ATE steigt, erweist es sich, dass die Übertragungszeit für den Fehlertransfer zunehmend zum Kostenfaktor wird.
Es gibt nun Vorschläge, die Fehlerinformation stark zu komprimieren, indem anstelle der Pass/Fail-Information je Zelle nur noch die Fehleradressen und/oder bei Überschreiten einer bestimmten Fehleranzahl je Wort- oder Bitleitung die entsprechende Leitung als nicht reparierbar gekennzeichnet wird.
Weitergehende Vorschläge sehen vor, das Ersetzungsschema vollständig auf dem Chip zu berechnen. Hier stellt sich schnell das Problem, dass - auch bei hoher Kompression - die auf dem Chip zu speichernde Information zu viel Chipfläche verlangt. Man kann nun den Test auf kleinere Blöcke beschränken, in den die Ersetzung jeweils separat berechnet wird. Dies führt allerdings zu erheblichen Verlängerung der Testzeit, da die testinhärenten Wartezeiten sequentiell für alle Blöcke anfallen.
In der vorliegenden Erfindung wird vorgesehen, durch blockweise Übertragung ggf. geeignet komprimierter Fehlermatrizen zwei Ziele gleichzeitig zu erreichen: (a) Durchführung der Tests mit Testern niedriger Bandbreite in höchster Geschwindigkeit ohne Verlust der Fehlerinformation und (b) Auslagerung der flächenintensiven Schaltkreise (je nach Konzept Zwischenspeicher, Redundanzprozessor) auf einen externen Tester.
Vorteile der beschriebenen Erfindung sind:

- Reduktion des Flächenbedarfs für BISR (Built-in-selfrepair),
- sehr hohe Datenkompression zur Übertragung der Fehlerinformation,
- Möglichkeit der Verwendung von sehr preiswerten externen Testern (z. B. PC mit Einsteckkarte), und
- Möglichkeit der Verwendung hocheffizienter Algorithmen von externen Testern.

Eine besondere Idee ist der Ansatz, dass die zu akkumulierende Fehlerinformation blockweise zwischen dem Chip und externem Speicher transferiert werden kann. Insbesondere wird auch die Möglichkeit abgedeckt, die Fehlerinformation für einen Speicherblock vom externen Tester wieder in den Chip zurückzuladen.
Unter anderem ergeben sich folgende Ausführungsformen des erfindungsgemäßen Verfahrens:

a) Akkumulation der Fehlerinformation und externe Redundanzberechnung

Auf dem Chip befindet sich der Zwischenspeicher für die Fehleradressen eines Blockes und eine Logik zur Aufnahme neuer Fehler in den Zwischenspeicher. Es wird Gebrauch gemacht von der Forderung, dass je Wort- bzw. Bitleitung höchstens maximal NRBL/NRWL Fehleradressen vorkommen sollen. Falls mehr Fehler gefunden werden, ist die jeweilige Leitung vollständig zu ersetzen, es genügt dann die Speicherung der Adresse der entsprechenden Wort- bzw. Bitleitung oder Zeile bzw. Spalte.
Für jeden Lesevorgang wird wie folgt vorgegangen: Für jeden Block wird:

1. die Fehlerinformation vom ATE zum Chip transferiert,
2. der Lesevorgang ausgeführt, wobei on-chip die hinzukommenden Fehler akkumuliert werden und
3. die Fehlerinformation on-chip, die jetzt die Fehler in diesem Block kumuliert für alle bisher stattgefundenen Tests enthält, zum ATE zurücktransferiert.

Nach Abschluss aller Tests liegt für jeden Block die kumulierte Fehlerinformation im ATE vor. Der Redundanzprozessor des ATE kann dann die verbleibenden Einzelzellfehler auf die verbleibenden Reparaturleitungen verteilten.

b) Verbindung mit on-chip-Testmustergenerator und externem Zwischenspeicher

Wenn die Testmustererzeugung on-chip erfolgt, wäre es vorteilhaft, wenn je Chip ein Zwischenspeicher extern zur Verfügung steht, der vom Chip selbständig beschrieben und ausgelesen werden kann. Dieser Zwischenspeicher könnte z. B. direkt auf der Nadelkarte aufgebracht werden. Anstelle des ATE wäre dann nur noch eine einfache Testablaufsteuerung erforderlich, die die Reihenfolge der Tests vorgibt und das Endresultat ausliest. Die letztliche Redundanzberechnung könnte dann on-chip, zusammen mit dem Zwischenspeicher oder im externen ATE implementiert werden.
Nachfolgend wird die Erfindung anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsformen näher erläutert.
Fig. 1 zeigt schematisch eine Anordnung, bei welcher eine Ausführungsform des erfindungsgemäßen Verfahrens Anwendung finden kann.
Fig. 2 zeigt in schematischer Form eines Blockdiagramms einen möglichen einzelnen Test, wie er bei einer Ausführungsform des erfindungsgemäßen Verfahrens durchgeführt werden kann.
Fig. 3 zeigt in Form eines Blockdiagramms den Datenaustausch bei einer Ausführungsform des erfindungsgemäßen Verfahrens.
Fig. 4A, 4B zeigen in größerem Detail eine Ausführungsform des erfindungsgemäßen Verfahrens beim Testen eines Speicherblocks einer Halbleiterspeichereinrichtung.
Das erfindungsgemäße Verfahren kann bei einer Anordnung mit einer Halbleiterspeichereinrichtung 1 angewandt werden, wie sie in Fig. 1 in Form eines schematischen Blockdiagramms dargestellt ist.
Über einen Kommunikationskanal 2 ist die zu testende Halbleiterspeichereinrichtung 1 mit einer externen Testeinrichtung 3, ATE verbunden. Über den Verbindungskanal 2 werden zwischen der externen Testeinrichtung 3, ATE und der zu testenden Halbleiterspeichereinrichtung 1 entsprechende Fehlerlisten FM(k, j) im Handshakeverfahren blockweise ausgetauscht.
Die Halbleiterspeichereinrichtung 1 besteht aus einem eigentlichen Speicherbereich 10 mit in diesem Fall vier Speicherblöcken B1, B2, B3 und B4. Des Weiteren ist für jeden der Speicherblöcke B1, B2, B3 und B4 jeweils ein Ersatzspeicherblock EB1, EB2, EB3 bzw. EB4 vorgesehen, welche zusammen den Ersatz-, Reparatur- oder Redundanzspeicherbereich 10r des Speicherbereichs 10 der Halbleiterspeichereinrichtung 1 bilden.
Die Ersatzspeicherblöcke EB1, EB2, EB3 und EB4 werden nach den im Speicherbereich 10 durchgeführten Tests und auf der Grundlage der dann vorliegenden akkumulierten Fehlerlisten FM(k, j) eingesetzt und entsprechend verschaltet, um fehlerhafte Teilbereiche der Speicherblöcke B1, B2, B3 und B4 zu ersetzen.
In der in Fig. 1 gezeigten Anordnung wird das entsprechende Ersetzungsschema mit der entsprechenden Redundanzverschaltung durch den vorgesehenen Redundanzprozessor 20 erzeugt, welcher auf dem Speicherchip der Halbleiterspeichereinrichtung 1 vorgesehen ist.
Die Indizes k und j bei der Benennung der akkumulierten Fehlerlisten FM(k, j) bezeichnen für k die Numerierung der Blöcke - k läuft dann also von 1 bis 4 - bzw. die Numerierung der durchzuführenden Einzeltests Tj - j läuft dann also von 1 bis N, wenn N Einzeltests T1, . . ., Tj, . . ., TN durchzuführen sind.
Fig. 2 zeigt in Form eines schematischen Blockdiagramms ein Ausführungsbeispiel für einen durchzuführenden Einzeltest Tj. Der Einzeltest Tj ist in drei Funktionsblöcke unterteilt, nämlich einem Schreibblock Wrj, einem Warte-/Beeinflussungsblock Wtj sowie einen Leseblock Rdj.
Bei der in Fig. 2 gezeigten Ausführungsform eines möglichen Einzeltests Tj wird davon ausgegangen, dass der zu testende Speicherbereich 10, 10r der Halbleiterspeichereinrichtung n Speicherblöcke B1, . . ., Bk, . . ., Bn aufweist.
Im Schreibblock Wrj des Einzeltests Tj werden hier sämtliche Blöcke B1, . . ., Bk, . . ., Bn mit einem Speicherinhalt, hier einer 0, durch die Schreiboperation WRITE 0 beschrieben. Durch diese n-fache Wiederholung der Schreiboperation für die verschiedenen Speicherblöcke B1, . . ., Bk, . . ., Bn werden sämtliche n Speicherblöcke B1, . . ., Bk, . . ., Bn mit dem Speicherinhalt 0 beschrieben. Alternativ kann auch ein anderer Speicherinhalt, zum Beispiel eine binäre 1 eingeschrieben werden.
Im nachfolgenden Warte-/Beeinflussungsblock wtj wird dann eine entsprechende Zeitspanne gewartet (WAIT).
Danach werden bestimmte Störeinflüsse (PERTURB) auf die zu testenden Speicherblöcke B1, . . ., Bk, . . ., Bn ausgeführt. Dies kann zum Beispiel in einer Beaufschlagung mit einer erhöhten Temperatur bestehen. Im einfachsten Fall wird zum Beispiel einfach eine bestimmte Zeitspanne gewartet. Dieses Abwarten kann zum Beispiel dazu dienen, sicherzustellen, dass die hergestellten Speichereinrichtungen, welche in Verkehr gebracht werden können, gewissen Mindestanforderungen im Hinblick auf das Halten der Speicherinformationen ohne Refreshzyklus genügen. In der Regel wird dabei ein bestimmtes Vielfaches der zu garantierenden Informationshaltezeit gewartet.
Dann folgt das Auslesen der jeweiligen Speicherinformation durch den sogenannten Leseblock Rdj. Dieser Leseblock Rdj wird ebenfalls für alle n einzelnen Speicherblöcke B1, . . ., Bk, . . ., Bn durchgeführt. Innerhalb der Wiederholungsschleife (REPEAT; END REPEAT) werden dabei folgende Einzeloperationen durchgeführt: Zunächst wird von extern die entsprechende bisher vorliegende Fehlerliste oder Fail Map FM(k, j-1) geladen: LOAD(FM(k, j)). Dann wird der aktuelle Block Bk ausgelesen: READ(Bk). Nachfolgend wird das entsprechende Leseergebnis im Vergleich zur Schreiboperation in Bezug auf den aktuellen Block Bk ausgewertet: EVAL(Bk). Nachfolgend werden dann die in der Vergleichsoperation EVAL gefundenen Abweichungen in der vorliegenden Fehlerliste oder Fail Map FM(k, j - 1) akkumuliert: ACCUM(FM(k, j - 1)). Nachfolgend wird dann die aktualisierte Fehlerliste oder Fail Map FM(k, j - 1) als aktualisierte akkumulierte Fehlerliste oder Fail Map FM(k, j) extern gespeichert: SAVE(FM(k, j)).
Das Blockdiagramm der Fig. 3 zeigt den blockweisen Datenaustausch im Handshakeverfahren zwischen der Halbleiterspeichereinrichtung 1 auf der einen Seite und der externen Testeinrichtung 3, ATE auf der anderen Seite, welcher über den entsprechenden Verbindungs- oder Kommunikationskanal 2 realisiert wird. Auch hier ist wieder beispielhaft irgendein Einzeltest Tj der Abfolge von N zu absolvierenden Einzeltests exemplarisch angeführt, welcher wiederum aus einem Schreibblock Wrj, einem Warte-/Beeinflussungsblock Wtj und einem anschließenden Leseblock Rdj - zum Beispiel in der in Fig. 2 beschriebenen Art und Weise - besteht.
Über den Kommunikationskanal 2 zwischen der Halbleiterspeichereinrichtung 1 und der externen Testeinrichtung 3, ATE findet für jeden zu testenden Block B1, . . ., Bk, . . ., Bn einzeln ein blockweiser Datenaustausch statt. Zum Auswerten des durchgeführten Tests Tj im Rahmen des Leseblocks Rdj werden nämlich für jeden einzelnen der n Einzelblöcke B1, . . ., Bk, . . ., Bn zunächst die vorangehende Fehlerliste oder Fail Map FM(k, j - 1) in die Halbleiterspeichereinrichtung 1 eingeschrieben und mit den aktuell für den gerade durchgeführten Test Tj anfallenden Fehlerdaten akkumuliert. Das akkumulierte Ergebnis wird in Form einer blockweisen akkumulierten Fehlerliste oder Fail Map FM(k, j) für jeden der n Einzelblöcke B1, . . ., Bk, . . ., Bn einzeln an die externe Testeinrichtung 3, ATE zurückübertragen.
Insgesamt fallen somit temporär ausschließlich Daten im Umfang einer Fehlerliste für einen einzelnen Speicherblock B1, . . ., Bk, . . ., Bn an, nicht aber im Umfang aller Blöcke des gesamten Speicherbereichs 10, 10r, im Gegensatz zu Verfahren aus dem Stand der Technik.
Die Fig. 4A und 4B zeigen in schematischer Darstellung das erfindungsgemäße Vorgehen für einen Einzelblock Bk, welcher matrixartig mit sechs Spalten und sechs Zeilen angeordnet ist und einen Ersatzspeicherblock EBk aufweist.
Fig. 4A zeigt dabei in schematischer Form die Durchführung und das Ergebnis eines j-ten Einzeltests Tj, während Fig. 4B den darauffolgenden Einzeltest Tj + 1 illustriert.
Beim Test Tj wird zunächst die vorangehende Fehlerliste oder Fail Map FM(k, j - 1) für den Block Bk in Bezug auf den vorangehenden Test Tj - 1 in die Halbleiterspeichereinrichtung 1 eingelesen. Diese hat den Inhalt 0, das heißt es ist bisher kein Fehler in vorangehenden Tests beim aktuellen Speicherblock Bk aufgetreten.
Beim Test Tj nun werden bei der Auswertung folgende Zellen als fehlerhaft erkannt, wobei die jeweils erste Ziffer Z der Koordinatenpaare (Z, S) als Zeilenadresse Z dient und wobei die jeweils zweite Ziffer der Koordinatenpaare (Z, S) als Spaltenadresse S dient:
(2, 2), (2, 4), (3, 2), (4, 5).
Die entsprechende Fehlerliste oder Fail Map FM(k, j) hat nach dem j-ten Test Tj somit die Struktur:

FM(k, j) = {(2, 2), (2, 4), (3, 2), (4, 5)}.
In Fig. 4A sind die einzelnen Speicherzellen der Zeilen 1 bis 6 und der Spalten 1 bis 6 als entsprechende Kreuzungspunkte markiert, wobei die fehlerhaften Speicherzellen - gemäß der obigen Angaben - durch entsprechende gefüllte Kreise gekennzeichnet sind.
Bei der Durchführung des nachfolgenden Tests Tj + 1 gemäß der Darstellung der Fig. 4B wird zusätzlich die Zelle (4, 2) als fehlerhaft detektiert, so dass die entsprechende nachfolgende akkumulierte Fehlerliste oder Fall Map FM(k, j + 1) eigentlich folgende Struktur haben müsste:

FM(k, j + 1) = {(2, 2), (2, 4), (3, 2), (4, 2), (4, 5)}.
Stattdessen aber wird hier zur weiteren Datenkompression unter der Voraussetzung, dass bei drei und mehr Fehlern in einer Spalte S oder in einer Zeile Z ein Must-Repair vorliegt, eine entsprechende vollständige Ersetzung der Spalte 2 als Must-Repair notiert, so dass die gesamte Spalte 2 in der Form (0, 2) notiert wird, und im Gegenzug dazu sämtliche Einzelfehler (2, 2), (3, 2) und (4, 2) aus der aktuellen akkumulierten Fehlerliste oder Fail Map FM(k, j + 1) gestrichen werden, so dass diese die Struktur

FM(k, j + 1) = {(0, 2), (2, 4), (4, 5)}

erhält. Bezugszeichenliste 1 Halbleiterspeichereinrichtung
2 Kommunikationskanal
3 externe Testeinrichtung ATE
10 Speicherbereich
10r Ersatzspeicherbereich
20 Redundanzprozessor
ATE Automatische Testeinrichtung, externe Testeinrichtung
Bk einzelner Speicherblock k = 1, . . ., n
EBk Ersatzspeicherblock, k = 1, . . ., n
FM(k, j) Fehlerliste, File Map des Speicherblocks Bk nach dem Einzeltest Tj
Tj Einzeltest, j = 1, . . ., N
S Spaltenadresse, Spalte
Z Zeilenadresse, Zeile

Claims

1. Verfahren zum Testen integrierter Halbleiterspeichereinrichtungen, insbesondere von DRAM-Speichern, oder dergleichen,
bei welchem mindestens ein Test (T1, . . ., Tj, . . ., TN) an einem Speicherbereich (10, 10r) der Halbleiterspeichereinrichtung (1) durchgeführt wird,
bei welchem bei jedem und für jeden durchgeführten Test (T1, . . ., Tj, . . ., TN) Testergebnisdaten des Speicherbereichs (10, 10r) erzeugt werden,
bei welchem die Testergebnisdaten des Speicherbereichs (10, 10r) nach einem und/oder einer Gruppe durchgeführter Tests (T1, . . ., Tj, . . ., TN) außerhalb der zu testenden Halbleiterspeichereinrichtung (1) zumindest temporär extern zwischengespeichert werden,
dadurch gekennzeichnet,
dass die Testergebnisdaten des Speicherbereichs (10, 10r) jeweils als eine Mehrzahl blockweiser Testergebnislisten (FM(k, j)) ausgebildet, übertragen und/oder gespeichert werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass eine Mehrzahl von Tests (T1, . . ., Tj, . . ., TN) durchgeführt wird, insbesondere in aufeinanderfolgender Art und Weise.

3. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass jeder der Tests (T1, . . ., Tj, . . ., TN) im Speicherbereich (10, 10r) blockweise durchgeführt wird.

4. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der blockweisen Zuordnung der Testergebnisdaten zu den Testergebnislisten (FM(k, j)) und/oder dem Ausführen der Tests (T1, . . ., Tj, . . ., TN) dieselbe Blockstruktur zugrundegelegt wird.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass eine Blockstruktur zugrundegelegt wird, welche mit derjenigen einer blockweisen Anordnung, Verschaltung und/oder Organisation des Speicherbereichs (10, 10r) in einer Mehrzahl von Blöcken oder Speicherblöcken (B1, . . ., Bk, . . ., Bn) korrespondiert, insbesondere in Matrixform.

6. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die blockweisen Testergebnislisten (FM(k, j)) nach bestimmten Anzahlen durchgeführter Tests (T1, . . ., Tj, . . ., TN) ausgebildet, übertragen und/oder gespeichert werden, insbesondere nach jedem einzelnen durchgeführten Test (T1, . . ., Tj, . . ., TN).

7. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die blockweisen Testergebnislisten (FM(k, j) als akkumulierte blockweise Fehlerlisten (FM(k, j)), insbesondere als sogenannte Fail Maps oder dergleichen ausgebildet werden.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet,
dass für jeden und nach jedem einzelnen durchgeführten Test (T1, . . ., Tj, . . ., TN) jeweils die blockweise akkumulierte Fehlerliste (FM(k, j)) gebildet, übertragen und/oder extern gespeichert wird,
so dass insbesondere nach Durchführung aller Tests (T1, . . ., Tj, . . ., TN) an allen Blöcken (B1, . . ., Bk, . . ., Bn) für jeden der Blöcke (B1, . . ., Bk, . . ., Bn) alle akkumulierten Fehlerlisten (FM(k, j)) für alle durchgeführten einzelnen Tests (T1, . . ., Tj, . . ., TN) vorliegen.

9. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Akkumulieren der Testergebnislisten außerhalb des Bereichs der Halbleiterspeichereinrichtung (1) extern erfolgt, insbesondere in der vorgesehenen externen Testeinrichtung (ATE).

10. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet,
dass das Akkumulieren der Testergebnislisten im Bereich der Halbleiterspeichereinrichtung (1) erfolgt,
dass dazu für jeden Block (B1, . . ., Bk, . . ., Bn) einzeln jeweils:
zunächst die jeweilige blockweise akkumulierte Fehlerliste (FM(k, j - 1)) aus einer vorangehenden Gruppe durchgeführter Tests oder einem vorangehend durchgeführten einzelnen Test (Tj - 1) für den jeweiligen Block (Bk) in die Halbleiterspeichereinrichtung (1) von extern übertragen und/oder eingelesen wird, insbesondere von der gegebenenfalls vorgesehenen externen Testeinrichtung (ATE),
dann die Testergebnisdaten der Gruppe aktuell durchgeführter Tests oder des aktuell durchgeführten Tests (Tj) für den jeweiligen Block (Bk) zu einer aktuellen blockweisen akkumulierten Fehlerliste (FM(k, j)) für den jeweiligen Block (Bk) akkumuliert werden und
dann die jeweilige aktuelle blockweise akkumulierte Fehlerliste (FM(k, j)) für den jeweiligen Block (Bk) nach außerhalb der Halbleiterspeichereinrichtung (1) übertragen und/oder gespeichert wird, insbesondere im Bereich der gegebenenfalls vorgesehenen externen Testeinrichtung (ATE).

11. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Testergebnislisten und insbesondere die akkumulierten Fehlerlisten (FM(k, j)) komprimiert ausgebildet, übertragen und/oder gespeichert werden.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass zum Komprimieren der Testergebnislisten und insbesondere der akkumulierten Fehlerlisten (FM(k, j)) höchstens Zellenadressen in Bezug auf mindestens einen durchgeführten Test (T1, . . ., Tj, . . ., TN) fehlerhafter Speicherzellen eines jeweiligen Speicherblocks (B1, . . ., Bk, . . ., Bn) in die jeweilige Testergebnisliste und insbesondere in die jeweilige akkumulierte Fehlerliste (FM(k, j)) als Einzelfehler aufgenommen werden.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass bei matrixartig in Spalten und Zeilen angeordneten Speicherblöcken (B1, . . ., Bk, . . ., Bn) Spaltenadressen (S) und/oder Zeilenadressen (Z) als Zellenadressen verwendet werden in den Testergebnislisten und insbesondere in den akkumulierten Fehlerlisten (FM(k, j)).

14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass beim Überschreiten einer Höchstanzahl (NRBL, NRWL) von Fehlern in einer Spalte und/oder einer Zeile eines jeweiligen Speicherblocks (B1, . . ., Bk, . . ., Bn) die jeweilige Spalte oder Zeile mit ihrer Spaltenadresse (S) bzw. Zeilenadresse (Z) als sogenannter Must-Repair in die Testergebnisliste und insbesondere in die akkumulierte Fehlerliste (FM(k, j)) aufgenommen wird.

15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass ein Must-Repair durch ausschließliches Angeben der Spaltenadresse oder Zeilenadresse der fehlerbehafteten Spalte bzw. Zeile angegeben wird, wobei Zellenadressen etwaiger Einzelfehler in der jeweiligen Spalte bzw. Zeile aus der Testergebnisliste und insbesondere aus der akkumulierten Fehlerliste (FM(k, j)) entfernt werden.

16. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass bei der Aufteilung und/oder Zuordnung der Speicherblöcke (B1, . . ., Bk, . . ., Bn) und/oder der Testergebnislisten und insbesondere der akkumulierten Fehlerlisten (FM(k, j)) etwaig vorgesehene Ersatz- oder Reparaturspeicherblöcke (EB1, . . ., EBk, . . ., EBn) des Speicherbereichs (10, 10r) der Halbleiterspeichereinrichtung (1) berücksichtigt werden.

17. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Ausbilden, Zusammenstellen, Durchführen und/oder Auswerten der Tests (T1, . . ., Tj, . . ., TN) im Wesentlichen im Bereich der Halbleiterspeichereinrichtung, also On-Chip erfolgt.

18. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Ausbilden, Zusammenstellen, Durchführen und/oder Auswerten der Tests (T1, . . ., Tj, . . ., TN) im Wesentlichen durch eine externe Testeinrichtung (ATE) erfolgt.

19. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass auf der Grundlage der Testergebnislisten und insbesondere der akkumulierten Fehlerlisten (FM(k, j)) Redundanz-, Reparatur- und/oder Ersetzungsschemata erzeugt und/oder ausgeführt werden, insbesondere zum Ersetzen fehlerhafter Einzelzellen, fehlerhafter Spalten oder Zeilen durch gegebenenfalls vorgesehene Reparaturspeicherblöcke (EB1, . . ., EBk, . . ., EBn) oder Teile davon.

20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass die Redundanz-, Reparatur- und/oder Ersetzungsschemata inkrementell erzeugt und/oder ausgeführt werden, insbesondere nach bestimmten Gruppen durchgeführter Tests und/oder nach einzelnen durchgeführten Tests (T1, . . ., Tj, . . ., TN).

21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass nach jedem erzeugten und/oder durchgeführten inkrementellen Redundanz-, Reparatur- und/oder Ersetzungsschema vorangehende Tests (T1, . . ., Tj, . . ., TN) oder Gruppen davon erneut am Speicherbereich (10, 10r) blockweise durchgeführt werden.

22. Verfahren nach einem der Ansprüche 20 oder 21, dadurch gekennzeichnet, dass nach jedem erzeugten und/oder durchgeführten inkrementellen Redundanz-, Reparatur- und/oder Ersetzungsschema mit dem Durchführen nachfolgender Tests (T1, . . ., Tj, . . ., TN) oder Gruppen davon am Speicherbereich (10, 10r) fortgefahren wird.

23. Verfahren nach einem der Ansprüche 19 bis 22, dadurch gekennzeichnet, dass die Redundanz-, Reparatur- und/oder Ersatzschemata zunächst provisorisch ausgeführt werden, insbesondere in einer Pre-Fusing-Phase der Herstellung der Halbleiterspeichereinrichtung (1).

24. Verfahren nach einem der Ansprüche 19 bis 23, dadurch gekennzeichnet, dass die Ausbildung, Zusammenstellung, gegebenenfalls provisorische, Durchführung und/oder Testung der Redundanz-, Reparatur- und/oder Ersetzungsschemata im Wesentlichen im Bereich der Halbleiterspeichereinrichtung (1) also On-Chip erfolgt.

25. Verfahren nach einem der Ansprüche 19 bis 24, dadurch gekennzeichnet, dass das Ausbilden, Zusammenstellen, gegebenenfalls auch provisorische, Durchführen und/oder Testen der Redundanz-, Reparatur- und/oder Ersetzungsschemata im Wesentlichen durch einen externen Redundanzprozessor oder dergleichen, insbesondere im Bereich der externen Testeinrichtung (ATE), durchgeführt werden.