DE2619159A1

DE2619159A1 - Fehlererkennungs- und korrektureinrichtung

Info

Publication number: DE2619159A1
Application number: DE19762619159
Authority: DE
Inventors: Joseph Thomas West
Original assignee: Data General Corp
Current assignee: EMC Corp
Priority date: 1975-05-07
Filing date: 1976-04-30
Publication date: 1976-11-18
Also published as: US4005405A; FR2310593B1; CA1056952A; JPS5438028B2; FR2310593A1; DE2619159C2; GB1511806A; JPS51146144A

Description

Fehlererkennungs- und Korrektureinrichtung

Die Erfindung bezieht sich allgemein auf Techniken und Geräte zur Sicheratellung der Unversehrtheit von Daten in Datenverarbeitungaaystemen und spezieller auf der artige Techniken und Vorrichtungen zur Erkennung und Korrektur von auftretenden Datenbitfehlern_o Die Erfin dung betrifft eine Fehlererkennungs- und Korrektur einrichtung für Datenverarbeitungsgeräte mit mindestens einem Rechenwez'k und mindestens einer Speichereinheit·

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In Datenverarbeitungssystemen können Einzelbitfehler oder Mehrfachbitfehler auftreten, die die Richtigkeit der verarbeiteten Daten beeinträchtigen« Solche Datenfehler können im Speicher derartiger Datenverarbeitungsgeräte auftreten und es wurde gefunden daß sie speziell dann auftreten, wenn Halbleiterspeicher verwendet werden. In Systemen mit einer relativ kleinen Datenspeicherkapazität, beispielsweise in Datenverarbeitungssystemen, die oft als ^Minicomputer" bezeichnet werden, wobei derartige Systeme häufig Speicherkapazitäten von nur 32 K Wörtern oder weniger haben, wurden die Probleme der Unversehrtheit der Daten oft nicht als so wichtig angesehen wie Datenfehler, von denen es wahrscheinlich ist, daß sie in Systemen mit einer sehr viel größeren Speicherkapazität auftreten· Aber da Minicomputer immer größere Speicherkapazitäten verwenden, die sich manchmal bis zu einer Speicherkapazität von 128 K Wörtern oder mehr erstreckt, und da sie bei einer größeren Vielfalt von Anwendungen verwendet werden, hat das Problem der Datenfehler, speziell der Einzeldatenfehler, begonnen, die Aufmerksamkeit der Entwickler und Hersteller auf sich zu lenken·

In Systemen, die Einzelbitfehler erkennen, hängen die anwendbaren Fehlerkorrekturtechniken oft von der speziellen Anwendung ab, bei der das Datenverarbeitungssystem verwendet wird. Wo beispielsweise solche

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Rechner bei dor Kontrolle von Herstellungsprozessen auf einer Fertigungsstraße "benutzt werden und die Anwesenheit einen ttinzelbitfehlers äußerst schädlich sein kann, kann es oft sein, daß die gesamte Produktionsstraße vollständig abgeschaltet werden muß, während der Fehler in irgend einer geeigneten Weise korrigiert wird» Da solche Abschaltungen kostspielig und zeitraubend sind, ist es wünschenswert, daß man in der Lage ist, die Fehler nicht nur festzustellen, sondern sie auch im wesentlichen sofort zu korrigieren·

Bei anderen Anwendungen, wo ein Fehler während der Durchführung eines speziellen Softwareprogramms festgestellt wurde, war die Methode häufig die, daß man den Fehler korrigierte und das ganze Programm von Beginn an nocheinmal ablaufen ließ. Bei Anwendungsfällen, bei denen das Programm lang ist, beispielsweise wo das Programm einige Tage laufen kann, verbraucht ein derartiges Verfahrens mit einem erneuten Programmlauf beträchtlich Zeit, so daß es wünschenswert ist, in der Lage zu sein, Fehler prompt festzustellen und zu korrigieren, um sowohl den Zeitverlust als auch die Kosten, die durch den erneuten Programmablauf entstehen können, zu vermeiden.

Bei Rechnern mit relativ großer Kapazität wird die Fehlererkennung häufig durch die Benutzung von üblichen Paritätsprüfungen durchgeführte Solche übliche

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Paritätsprüfungsverfahren erkennen aber nicht alle Einzelbitfehler, die auftreten können, und selbst für diejenigen Einzelbitfehler, die erkannt wurden, sorgen die Techniken mit Paritätsprüfung nicht für eine Korrektur,, Bei der Benutzung von konventionellen Parität3prüfungsverfahren müssen weitere Techniken für die Fehlerkorrektur ersonnen werden, und hierzu wurde vorgeschlagen, Hamming-Codes zu verwenden in Verbindung mit Paritätsprüfungen, um eine direkte Adresse für den Fehlerort zu erhalten, so daß er korrigiert werden kann« Das hauptsächliche Problem bei der Verwendung von üblichen Hamming-Codes zur Erzeugung einer direkten Adressinformation liegt in der Tatsache, daß zu viele Hamming-Code-Glieder benötigt werden, um eine passende Adressidentifikation zu erhaltene Beispielsweise müssen bei der Benutzung einer normalen Hamming-Code-Technik mit einem 16-Bit-Datenwort bis zu 11 oder 12 Glieder, die tatsächlich 11 oder 12 Bits des Datenworts repräsentieren, durch ein einzelnes logisches Element (d.h. ein Exclusiv-ODKR-Element) bei der Verwirklichung von Verfahren mit Hamming-Code verarbeitet werden.- Beim gegenwärtigen ütand der Technik sind aber Logikelemente mit mehr als höchütens neun Eingängen nicht verfügbar, und um konventionelle Hamming-Code-Techniken zu verwirklichen, müssen speziell entwickelte Logikelemente für diesen Zweck hergestellt werden} diese Entwicklung erhöht in unerwünschter Weise die Herstellungskosten des Fehlererkennung- und Korrektursystems. Ein derartiger Koyfconanstieg ist besonders

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bei Minicorcjmuf?!"—'-¹ ;/stemen von F^droeil, wo derartige Kosten ein für 3.-Xn Wettbewerb wichtiger Umstand sind» Daher wurde die Verwendung von konventionellen Hamming-Codes zur Erzeugung direkter Adressinformation üblicherweise vermieden, ausgenommen in Systemen mit relativ großer Kapazität«

Der Erfindung liegt die Aufgabe zugrunde, diese Nachteile zu vermeiden.

Die Erfindung besteht darin, daß eine Fehlercodiereinrichtung bei jeder Speichereinheit vorgesehen ist zur Durchführung von Paritätsprüfungen während des Schreibteils eines Speicheroperationszyklus bei einer vorbestimmten Anzahl von verschiedenen ausgewählten Bitkombinationen in jedem Datenwort, dass jede Kombination die gleiche Oesamtanzahl von Bits aufweist, daß die Paritätsprüfungen eine Anzahl von Paritätsprüfbits liefern, von denen jedes einzelne einer der ausgewählten Kombinationen zugeordnet ist; daß eine Einrichtung zur Bildung eines erweiterten Datenworts, das die Datenbits des Datenworts und die Paritätsprüfbits umfaßt, und zum Speichern des erweiterten Datenworts in der Speichereinheit vorgesehen ist; daß die Fehlereodiereinrichtung derart ausgebildet ist, daß sie während des Leseteils eines Speicheroperationszyklus Paritätsprüfungen bei der gleichen vorbestimmten Anzahl ausgewählter Bitkombinationen des erweiterten Datenworts durchführt, wobei jede derartige ausgewählte Kombination die gleiche ausgewählte Kombination von Datenbits, wie sie während des Schreibteils ausgewählt wurde, und das ihr zugeordnete Paritätsprüfbit umfaßt, und daß durch die Paritätsprüfungen eine Anzahl von Fehlerbits erzeugt wird;

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daß das Rechenwerk eine Decodiereinrichtung aufweist, die auf die Fehlerbits anspricht und das Vorhandensein und den Ort eines Ein-Bit-Fehlers im Datenwort feststellt, und daß eine auf die Decodiereinrichtung ansprechende Korrekturvorrichtung zum Korrigieren des Ein-Bit-Fehlers im Datenwort vorgesehen ist.

Gemäß der Erfindung wurde eine Erkennungs- und Korrekturtechnik geschaffen, die eine spezifische Identifizierung aller Einzelbitfehler liefert, die in jedem Datenwort vorkommen können· Die Erfindung benutzt eine modifizierte Hamming-Code-Technik, die die Fähigkeit hat, Jeden Ort eines Einzelbitfehlers leicht zu identifizieren und einen solchen Fehler sofort zu korrigieren durch die Benutzung von standardisierten und leicht erhältlichen gegenwärtig verfügbaren Logikelementen mit nicht mehr als neun Eingängen. Daher ist die Erfindung, wie sie hier beschrieben ist, obwohl in Systemen jeder Kapazität nützlich, speziell von Vorteil für die Benutzung in Datenverarbeitungssystemen mit einer relativ kleinen Speicherkapazität, wie in Minicomputer-Systemen, und sie benötigt für ihre Verwirklichung nicht speziell entwickelte und relativ teure Logikelemente·

Weiterhin ist das System gemäß der Erfindung so entworfen, daß es nicht nur die Identifizierung aller Einzelbitfehler liefert, sondern auch die Identifizierung derjenigen Zustände, die einen wesentlichen

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Fehler einer Speichereinheit repräsentieren, wobei das während des Fehlererkennungsprozeeses ausgelesene Wort entweder überall Einsen oder überall Nullen enthält; diese Zustände können das Ergebnis solcher Fehler der Speichereinheit sein, daß ein Ersatz der ganzen Einheit erforderlich ist.

Gemäß einer speziellen Ausführungsform des Fehlererkennungs- und Korrektursystems gemäß der Erfindung für die Benutzung bei Dntenverarbeitungssystemen zur Feststellung von Fehlern in den Datenworten wird eine Anzahl von Paritatsprüfbits aus jedem Wort gebildet und dazu hinzugefügt, um ein erweitertes Datenwort zu erhalten, das in einer Speichereinheit zum Zweck der nachfolgenden Fehlererkennung und Korrektur gespeichert wird. Bei der Bildung dieser zusätzlichen Anzahl von Paritätsprüfbits wird ein einzigartiger Paritätsprüfprozeß verwendet, der tatsächlich einen modifizierten Hamming-Code-Codierprozeß darstellt»

Demgemäß werden während des Schreibteils des Speicheroperationszyklus Paritätsprüfungen bei einer vorbestimmten Anzahl von unterschiedlichen, und besonders ausgewählten Bitkombinationen eines Datenworts durchgeführt, um die Paritätsprüfbits zu erzeugen· So werden beispielsweise für ein 16-Bit-Datenwort fünf Paritätsprüfungen während des Schreibteils des Speicherzyklus bei fünf unterschiedlichen 8-Bit-Kombinationen der Datenwortbits durchgeführt, um die fünf Paritätsprüfbits zu bilden, die dann den ursprünglichen 16 Datenbits hinzugefügt werden, um ein erweitertes Datenwort

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mit 21 Bit zu bilden, das dann in geeigneter Weise geschriaben wird, d.h. in der Speichereinheit gespeichert wird.

Während des Leseteils des Speicherzyklus, wenn ein derartiges »/ort wieder hergestellt werden soll, d.h„ aus der Speichereinheit gelesen werden soll, wird eine weitere Anzahl von Paritätsprüfungen "bei derselben vorbestimmten Anzahl von unterschiedlichen und speziell ausgewählten Bitkombinationen in dem gespeicherten erweiterten Datenwort durchgeführt, um dieselbe vorbestimmte Anzahl von Paritätsprüffehlerbits zu erzeugen. Die ausgewählten Kombinationen von Bits des gespeicherten Worts umfassen dieselben ausgewählten Bitkombinationen, wie sie bei den Paritätsprüfungen des ursprünglichen Datenworts verwendet wurden zuzüglich ein Bit, das dem Paritätsprüfbit entspricht, das jeder Kombination während des Schreibteils des Speicherzyklus zugeordnet ist. So werden für ein gespeichertes 21-Bitwort, das die ursprünglichen 16 Datenbits und die 5 Paritätsprüfbits umfaßt, die Paritätsprüfungen während des Leseteils bei fünf ausgewählten Kombinationen von 9 Bits des 21-Bit-Worts durchgeführt, welche 9 Bits die gleichen 8-Bit-Kombinationen, die ursprünglich verwendet wurden, einschließt zuzüglich des Paritätsprüfbits, das in jedem einzelnen Fall diesen zugeordnet ist.

Die fünf Fehlerbits bilden ein "Fehlereodewort" das in geeigneter Weise decodiert werden kann, um festzustellen, ob ein Fehler aufgetreten ist₀ Das 5-Bit-

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Fehlerwort, das auf diese Weise gebildet worden ist, identifiziert alle Einzelbitfehler, die in dem 16-Bit-Datenwort aufgetreten sein können, und wird gleichfalls benutzt, um gewisse andere Bedingungen zu identifizieren, die einen im wesentlichen vollständigen Ausfall der üpeichereinheit darstellen Cd.h., wo das gespeicherte 21-Bit-Wort, wie es gelesen wird, nur Binsen oder nur Nullen enthält), und welches Zustände darstellt, in denen einige Mehrfach-Bitfehler auftreten.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung eines Ausführungsbeispiels der Erfindung anhand der Zeichnung, die erfindungswesentliche Einzelheiten zeigt, und aus den Ansprüchen. Die einzelnen Merkmale können je einzeln für sich oder zu mehreren in beliebiger Kombination bei einer Ausführungsform der Erfindung verwirklicht sein.

Fig. 1 zeigt eine Darstellung der Art, in der die Paritätsprüfbits entsprechend der Erfindung gebildet werden;

Figo 2 zeigt eine Darstellung der Art, in der die Fehlerbits entsprechend der Erfindung gebildet werden;

Fig. 5 zeigt ein Blockdiagramm der Fehlererkennungsund Korrektureinrichtung der Erfindung}

Fig_o 4· zeigt eine detailliertere Zeichnung des Bpeicherpufferregisters des Systems nach Fig. 3j

L INSPECTED

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Fig· 5 zeigt eine detailliertere Zeichnimg des Codeüenerators des Systems nach. Fig. 3;

Fig. 6 zeigt eine detailliertere Zeichnung der Zeitsteuerung des Systems nach Fig. 3»

Figo 7 zeigt eine detailliertere Zeichnung eines Teils des Korrekturdecoders des Systems nach Fig. 3}

Fig. 8 zeigt eine detailliertere Zeichnung eines Teils des KorrekturdecOders des Systems nach Fig. J>\

Fig. 9 zeigt eine detailliertere Zeichnung der Fehlerspeicherung des üyatems nach Fig. 3 und

Fig. 10 zeigt eine detailliertere Zeichnung der Logik für die steuerung der üperationsart des erfindungagemäßen Systems und die Logik zum Unterbrechen dea Datenverarbeitungsgeräts dafür (Interrupt-Logik).

Vor der Diskusaion der speziellen Fehlererkennungs- und Korrekturlogik einer bestimmten Ausführungsform der Erfindung im Detail ist es hilfreich, das Konzept in allgemeineren Begriffen zu verstehen. Das Fehlerkorrektursystem gestattet zusätzlich zu der Erkennung und Korrektur von Einzelbitfehlern in Worten, die aus dem Speicher gelesen wurden, auch die Erkennung von gewissen Zuständen, bei denen ein im wesentlichen vollständiger Ausfall einer üpeichereinheit auftritt. Weiterhin sieht das Üystem die Möglichkeit vor, Fehler aufzuzeichnen, indem es eine geeignete Adresse aufrechterhält, und es sieht Bitregister hierfür vor und weiterhin sorgt es für die Unterbrechung der Operation eines

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Rechenwerks, wenn Fehler auftreten, falls gewünscht. Das System ist so ausgelegt, daß es seine Fehlererkennung während der normalen Speicherzyklon ohne irgend eine Zeitverzögerung durchführt. Während jener Zyklen, innerhalb von denen Einzelbitfehler, die eine Korrektur erfordern, festgestellt worden sind, wird die Verarbeitung oder der Arbeitsablauf im Datenverarbeitungsgerät während des Wiedereinschreibteils des Speicherzeitzyklus verzögert, während der Fehler korrigiert wird· Jede der Speichereinheiten eines ganzen Datenverarbeitungssystems ist so ausgebildet, daß sie ihre eigene Fehlererkennungslogik enthält, während jedes Rechenwerk, das mit diesen Speichereinheiten zusammenarbeitet, so ausgebildet ist, daß es die Fehlerkorrekturlogik enthält, wie im einzelnen unten diskutiert wird·

Gemäß der Theorie der Arbeitsweise des Fehlerkorrektur- und Erkennungssystems der Erfindung, das in einem System verwendet wird, das 16-Bits-Datenworte benutzt, wie oben erwähnt, fügt das System zu jedem 16-Bit-Worfc ein 5-Bit-Paritätsprüffeld hinzu, während jedes Wort in den Speicher eingeschrieben wird. Wie in Fig· 1 gezeigt wird, hat ein Musterwort mit 16 Bits, die als Bits 0 bis 15 bezeichnet sind, zusätzlich fünf Paritäteprüfbits, die darin als Prüfbits 00, 01, 02, 03 und bezeichnet sind. Die Prüfbits in jedem Fall werden erzeugt durch Berechnung entweder einer ungeraden oder

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einer geraden Parität quer über das Datenwort, wobei jedes Prüfbit solch eine ungerade oder gerade Parität einer einmaligen Kombination von acht Datenbits des 16-Bit-Datenworts prüft. Solche Paritätaprüfungen stellen eine einzigartige Modifikation der üblichen Paritätsprüfungen dar, die in einem einfachen Hamining-Code-Prozeß, der bei Fehlererkennungssystemen zur Zeit verwendet wird, durchgeführt werden.

Wie im Diagramm der Fig. 1 gezeigt ist, prüft beispielsweise das erste Prüfbit GO die ungerade Parität der Datenbits 2, 5 und 10 bis 15; das Prüfbit C1 prüft die gerade Parität der Datenbits 4 bis 10 und 15» das Prüfbit C2 prüft die ungerade Parität der Datenbits 1 bis 3» 7 bis 9, 14 und 15; das Prüfbit 03 prüft die gerade Parität der Datenbits 0, 2, 3, 5, 6, 9, 12 und 13, und daa Prüfbit 04 prüft die ungerade Parität der Datenbits 0» 1i 3, 4, 6, 8, 11, 13o In Fig. 1 bedeuten die mit durchgezogener Linie dargestellten Paritätsprüfungen, die den Prüfbits CO, 02 und 04 zugeordnet sind, "ungerade" Paritätsprüfungen, während die gestrichelten Linien, die den Prüfbits C1 und 03 zugeordnet sind, "gerade" Paritätsprüfungen darstellen« So enthält das im Beispiel gezeigte 21-Bit-Wort, das auf diese Weise erzeugt worden ist, die Muster-Datenbits 0 bis 15 des ursprünglichen 16-Bit-Datenworts und die Muster-Prüfbits CO bis 04, die von diesen in spezifischer V/eise abgeleitet wurden. Das erweiterte 21-Bit-Wort wird dann in den Speicher während eines "Schreib"-Teils des Speieherzyklus geschrieben.

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Wenn das erweiterte 21-Bit-Wort, das auf diese V/eise geschrieben wurde, anschließend gelesen wird, wird eine einzigartige Paritätsprüfung davon wiederum berechnet, dieseamal für die gesamten 21 Bits, einschließlich der fünf zusätzlichen Paritätsprüfbits OO bis C4-. Die Paritätsprüfungen, die auf diese Weise gemacht werden, sind tatsächlich vergleichbar mit den Paritätsprüfungen, die vorher gemacht wurden, nur umfaßt in diesem Falle jede der Paritätsprüfungen das entsprechende Prüfbit, wie in Fig. 2 gezeigt ist, so daß die Paritätsprüfungen mit Bezug auf 9-Bit-Kombinationen des 21-Bit-Worts gemacht werden. Die wiederum berechneten Paritäten liefern ein neues 5-Bit-Fehlercodewort, das Fehlerbits EO bis E4 aufweist, wie man darin sieht_o So wird das Fehlercodebit EO erzeugt durch eine Paritätsprüfung derselben Bits die für die Paritätsprüfung, die das Prüfbit CO erzeugte, einbezogen waren, und zusätzlich enthält sie das CO-Bit selbst. Dasselbe gilt für jedes der folgenden Fehlercodebits m ^±₃ E^. Wie vorher, werden die Fehlercodebits EO, E2 und E4 erzeugt durch eine "ungerade" Paritätsprüfung, wie sie durch die ausgezogenen Linien angedeutet ist, während die Fehlercodebits E1 und E3 durch eine "gerade" Paritätsprüfung, wie durch die gestrichelten Linien angezeigt, erzeugt werden.

Für das spezielle in den Fig. 1 und 2 gezeigte Beispiel wurde angenommen, daß ein Fehler im Bit 14 aufgetreten ist, das im ursprünglichen 16-Bit-Wort, wie es eingeschrieben wurdö, eine "1" ist, während es in dem gelesenen

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Wort eine "O" ist. üolch ein Einzelbitfehler hat die Erzeugung eines einzigartigen oder eindeutig definierten Fehlercodeworts zur Folge, das in dem zur Diskussion stehenden Fall durch die 5-Bit-Fehlercodebits EO bis E4 als 10100 dargestellt wirdo Die Erzeugung eines 5-Bit-Fehlercodeworts erlaubt die Identifizierung von 32 unterschiedlichen Fehlerzuständen einschließlich eines, in welchem keine Fehler auftraten, 21, bei denen alle Einzelbitfehler des gespeicherten 21-Bit-Worts nach ihrem Ort identifiziert werden, 2, bei denen das 21-Bit-Wort, wie es an der betreffenden üpeicherstelle gelesen, wird, nur Einsen oder nur Nullen enthält (was einen im wesentlichen vollständigen Ausfall der Speichereinheit darstellt) und 8, bei denen die Anwesenheit von Mehrfachbitfehlern angezeigt wird, obwohl ihr Ort nicht speziell identifiziert wird. Eine beispielhafte Tabelle der 32 5-Bit-Fehlercodewörter und der Bedeutung von jeder ihrer einmaligen Codekombinationen ist in Tabelle 1 gezeigte

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Tabelle

Fehlercodewort Bedeutung

Kein Fehler

Fehler war im Prüfbit Fehler war im Prüfbit Fehler war im Datenbit Fehler war im Prüfbit Fehler war im Datenbit Fehler war in mehreren Bits Fehler war im Datenbit Fehler war im Prüfbit Fehler war im Datenbit Alle 21 Bits des Speichers sind Fehler war im Datenbit Fehler war im Datenbit Fehler war im Datenbit Fehler war im Datenbit Fehler war in mehreren Bits Fehler war im Prüfbit Fehler war im Datenbit Fehler war im Datenbit Fehler war im Datenbit Fehler war im Datenbit Alle 21 Bits des Speichers sind Fehler war im Datenbit Fehler war in mehreren Bits Fehler war im Datenbit Fehler war in mehreren Bits Fehler war im Datenbit Fehler war in mehreren Bits Fehler war im Datenbit Fehler war in mehreren Bits Fehler war in mehreren Bits Fehler war in mehreren Bits

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Das Fehlerwort, das auf diese Weise bei der Speichereinheit erzeugt worden ist, wird dann der Rechenwerkfehlerkorrekturlogik zugeführt, die eine Decodierlogik zum Becodieren des Fehlercodeworts zur Identifizierung des Orts des Einzelbitfehlers aufweist, Diese Logik sorgt dann in geeigneter Weise für die Korrektur des fehler^ haften Bits dadurch, daß sie in geeigneter Weise an die identifizierte Stelle ein komplementäres Bit liefert· Zur selben Zeit wird die physische Adresse des falschen Speicherworts beim Rechenwerk gespeichert» Die Fehlerkorrekturlogik sorgt auch für eine geeignete Unterbrechung der !Tätigkeit des Rechenwerks, bis dieser Korrekturpro«efl abgeschlossen ist. Das korrigierte Wort wird daraufhin in den speziellen Speichermodul an die korrekte Adresse zurüokübertragen und dort wieder eingeschrieben.

Mit Bezug auf die Verwirklichung der Fehlererkennungsund Korrekturlogik bei einer typischen Speichereinheit und bei einem Rechenwerk, zeigt Fig. 3 geeignete Abschnitt· des Fehlererkennungs- und Korrektursystems, die beide in einer typischen Speichereinheit 10, die beispielsweise eine Speicherebene 13 von 8K Kernspeichervorrichtungen aufweist, und in einem Abschnitt 11 eines Rechenwerks angeordnet sind, wobei die Speichereinheit und das Rechenwerk in geeigneter Weise über eine Speicherübertragungsleitung 12 (SUE) verbunden sind. Bei dem beschriebenen Ausführungebeispiel bringt die Rechenwerkfehlerlogik, die im einzelnen später beschrieben wird, die Möglichkeit der Fehlerkorrektur für jede von mehreren Speichereinheiten mit keiner Geschwindigkeit s- oder Leistungsverminderung während der nicht-korrigierenden Zyklen·

ORfQfNAL

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Die Kernebene 1OA der Speichereinheit 10 weist beispielsweise eine Kernebene mit 8K Wörtern jedes mit 21 Bits, auf. Geeignete Leseverstärker 14· liefern Lesebits 0 bis 20 von den Kernspeichervorrichtungen, wobei die letzteren Vorrichtungen durch geeignete X-Y-Treiber 15 angesteuert werden, wie dies bei bekannten Datenverarbeitungsspeichereinheiten üblich ist. Jedes aus den Speichervorrichtungen ausgelesene Wort wird in geeigneter Weise in ein 21-Bit-Speicherpufferregister 16 gebracht, zu dem auch ein 16-Bit-Datenwort von der Speicherübertragungsleitung geliefert werden kann, wie gezeigt. Das Speicherpufferregister speichert entweder ein Wort zum Einschreiben in eine Adressstelle in der Kernebene von der Speicherübertragungsleitung oder ein Wort, das von einer Adressteile in der Kernebene ausgelesen wurde, zur Eingabe in die Speicherübertragungsleitung 12 über die Speicherübertragungsleitungstreiber 17·

Ein Codegenerator 18, dem ebenfalls die Datenwortbits 0 bis 15 zugeführt werden, weist eine Logik zur Berechnung der Paritätsprüfung dieser Bits auf, wie oben diskutiert wurde, um die fünf Paritätsprüfwortbits 16 bis 20 (entsprechend den Prüfbits CO bis 04·) zu erzeugen. Wenn die Codegeneratorlogik ihre Paritätsprüfung der Bits 0 bis 15 während einer ursprünglichen Schreiboperation macht, werden die Prüfbits 16 bis 20 zum Speicherpufferregister 16 und hierauf zu der Kernebene 1OA zusammen mit den Speicherdatenbits 0 bis 15 über die Inhibitlogik 19 übertragen. Während einer Leseoperation macht der Codegenerator seine Paritätsprüfung von allen Bits 0 bis 20, die aus der Kernebene

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gelesen werden, einschließlich der Speicherdatenbits O bis 15 und der Prüfbits 16 bis 20. Eine derartige Paritätsprüfungsoperation erzeugt die Fehlercodebits EO bis EA-zur Lieferung an einen Korrekturdecoder 20 der Fehlerlogik des Rechenwerks.

Die Speichereinheit weist auch ein Speicheradressregister zur Speicherung von Adressen, wie sie von einer Adressübertragungsleitung 22 (AÜL) erhalten werden, auf. Der Korrekturdecoder 20 beim Rechenwerk decodiert die Fehlercodebits EO bis E4 und macht eine geeignete Korrektur an der identifizierten Bitstelle, wenn ein Einzelbitfehler aufgetreten ist, wie oben diskutiert, und anschließend liefert er ein korrigiertes Datenwort, bezeichnet als CORC0-15)» zur Lieferung zu den Datenverarbeitungselementen im Rechenwerk über ein Exclusiv-ODER-Gatter 23· Wenn keine Korrektur erforderlich ist, wird das Datenwort, wie es aus der Kernebene ausgelesen wird, zu den Datenverarbeitungselementen des Rechenwerks direkt von der Speicherübertragungsleitung über das Gatter 23 geleitet, wie gezeigt. Die Adresse des Orts des falschen Datenworts wird in geeigneter Weise in einem Speicherfehleradressregister 24 gespeichert, während das Fehlercodewort EO bis E4· aus dem Speicher ebenfalls in geeigneter Weise in einem Speicherfehlercoderegister 25 gespeichert wird, wie gezeigt, wobei diese Adress- und Fehlercodeinformation ebenfalls zu den geeigneten Datenverarbeitungselementen des Rechenwerks geleitet wird, wie näher unten beschrieben wird. Die Speichereinheit weist

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auch eine geeignete Fehlerkorrektursteuerlogik 27 auf, die im Detail weiter unten beschrieben wird, zur Steuerung der Operation der Elemente der Speichereinheit, die bei der Fehlerkorrekturoperation teilnehmen. Das Fehlerkorrekturladesignal (ECC LOAD), das Paritätsaktiviersignal (PAB ENAB) und das Schreibinhibitsignal (WINH) werden für diesen Zweck durch das Rechenwerk geliefert, wie im einzelnen unten beschrieben wird.

Die Fig. 4- bis 7 zeigen genauer die Logik, die in einer typisehen Speichereinheit verwendet wird. So sind in Fig. das Speicherpufferregister und der erweiterte Pufferregisterabschnitt davon für die Speicherbits 16 bis 20 gezeigt, die sechs 8-Bit-Register 30 bis 35 aufweisen. Jedem der Register 30 bis 33 werden vier MÜH - Bit-Eingangssignale des 16-Bit-Worts MEM 0-15 von der Speicherübertragung si ei tung und vier entsprechende Speicherortiesesignale (S0-S15) zugeführt zusammen mit einem Taktpulssignal, das bezeichnet wird als das Speicherpufferladesignal (.IiBLOAD; zum rechtzeitigen Aufladen der Register. Die Register haben die Eigenschaft, beim Beginn eines jeden Speicherzyklus mit einem geeigneten Speicherzyklussignal (MEM Glüliti) zurückgesetzt zu werden und ebenfalls mit einem geeigneten Signal zum Löschen des Registers vor einem Lesezyklus (MB !fRKbuT). Die Ausgangs signale der Register 30 bis 33 werden als Speicherpuffersignale MB0-MB15 bezeichnet, und jedes wird zu einem getrennten Speicherübertragungsleitungstreiber (ODER-Gatter) 36, wie gezeigt, geleitet.

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Jedes der UND-Gatter 36 wird aktiviert durch ein DATA ENABLE - Signal, das Daten auf die Übertragungsleitung bringt, mit der Ausnahme jedoch, wenn das Signal EGG LD die Treiber von der Übertragungsleitung abschaltet und hierdurch zeigt, daß ein Fehlerkorrekturzyklus im Rechenwerk ausgeführt werden muß.

Ebenfalls mit mehr Einzelheiten ist in Fig. 4- das erweiterte Speicherpufferregister gezeigt, das ein Paar von 8-Bit-Registern 34 und 35 aufweist, die mit dem Speicher durch Leseleitungen S16-S20 und fünf Leitungen vom Paritätsschaltkreis 50 (in Fig. 5 gezeigt) verbunden sind, wobei die Signale auf den letztgenannten fünf Leitern die fünf Paritätsprüfbits GO bis G4 darstellen, wie mehr im einzelnen unten mit Bezug auf Fig. 5 diskutiert wird. Das Signal MB PREoET wird benutzt, um aus den Registern 34 und 35 die Lesebits 316-S20 vor einem Lesezyklus zu löschen. Das Signal WIM wird für eine Software-Prüfung des Signals benutzt, und bewirkt, wenn es benutzt wird, daß alle Ausgangs-Bit s"Wi£=MB2Ö~ "1" sind, wenn das Signal WIM niedrig ist. Die Register 34· und 35 werden in einer Art ähnlich der oben mit Bezug auf die Register 30 bis 33 diskutierten ebenfalls durch das Signal MB LOAD getaktet, wenn das letztere Signal niedrig ist. Aber das Signal MB LOAD wird in Verbindung mit den erweiterten Pufferregistern 34· und 35 durch einen Verzögerungsschaltkreis 38 für eine Zeit verzögert, die ausreicht, um dem Paritätsschaltkreis 50 zu gestatten, die fünf Paritätsprüfbits aus den Signalen MBO-MBI5 zu erzeugen. Die Ausgangssignale der Register 34 und 35

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werden als Bits ΜΒ16-ΠΒ20 bezeichnet.

Fig. 5 zeigt die Paritätsschaltkreise 50, die in der Speichereinheit angeordnet sind, wie dies auch die in Fig. 4 gezeigte Speicherpufferregisterschaltung ist. Der Paritätsschaltungskreis 50 schließt fünf Exclusiv-ODEH-Gatter-Register 51 bis 55 ein, von denen jedes aus einem separaten Halbleiterplättchen mit neun Eingangsleitungsanschlüssen und zwei Ausgangsleitungsanschlüssen besteht. Diese Halbleiterplättchen können beispielsweise von dem Typ sein, der durch die Firma Texas Instruments Corporation als Modell-Nr. 74S280 verkauft wird und sind leicht als Elemente nach dem gegenwärtigen Stand der Technik für die Benutzung beim Erfindungsgegenstand erhältlich.

Wie noch klar werden wird, wirken diese Gattereinheiten nicht nur als Generatoren für Prüfbits mit ungerader/gerader Parität, sondern auch als PrüfSignalgeneratoren· Die Ausgangsleitungen, die die Bits OO - 05 von Jedem der Exclusiv-ODER-Gatter-Halbleiterplättchen 51 bis 55 darstellen, sind ssurtUsk zu den erweiterten Speicherpufferregistern 34· und 35 (siehe Fig. 4) verbunden und liefern die erzeugten Paritätsbits, wodurch in einer Schreiboperation diese Paritätsbits aus den letztgenannten Speicherpufferregistern durch Taktsignale herausgeholt werden zu einer Zeit, die durch das zeitverzögerte MB LOAD-Signal bestimmt ist, zur Erzeugung der Speicherpufferregistersignale MB16-hB20·

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Diese Paritäbsbits, die in dem erweiterten Speicherpuffer 16, wie in Fig. 1 gezeigt, gespeichert werden, werden wieder während eines Lesezyklus unmittelbar vor einer Datenübertragung geprüft. Wenn die Überprüfung der Paritätsbits abgeschlossen ist mit dem Ergebnis, daß sie richtig sind (d.h., es existieren keine Fehler), werden die Daten vom Speicherpufferregister 16 dann durch die aktivierten Speichertreiber 36 in die Kern- und Speichervorrichtungen der Speichereinheit geleitet. Die Verwendung von fünf üblichen und leicht verfügbaren Exclusiv-ODER-Gatter-Registern des Typs mit neun Eingängen, wie in Fig. 3 gezeigt, vermeidet das Erfordernis von speziell entwickelten und teueren Elementen, die mehr als neun Eingänge haben, was normalerweise bei der üblichen Verwirklichung einer Hamming-Code-Fehlerkorrektur erforderlich ist. Dieser Vorteil ist die Folge der Benutzung eines modifizierten Codes vom Hamming-Typ, bei dem die Paritätsprüfbits aus ausgewählten 8-Bit-Kombinationen des ursprünglichen 16-Bit-Datenworts erzeugt werden, und bei dem die Fehlercodewortbits erzeugt werden durch Paritätsprüfungen von ausgewählten 9-Bits-Kombinationen des erweiterten Worts mit 21 Bit, wie es gespeichert wird, wie oben beschrieben. Der modifizierte Code vom Hamming-Typ wird entsprechend durch die Exclusiv-ODER-Gatter mit den geeigneten Kombinationen der Eingangssignale, wie in Fig. 5 illustriert, verwirklicht.

Die fünf Exclusiv-ODER-Gatter-Halbleiterplättchen 51 bis sind ebenfalls mit den Ausgängen MB16-MB20 über NAND-Gatter 56 bis 60 verbunden, wobei zu jedem der NAND-Gatter weiterhin

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das Signal MB LOAD geführt wird, wodurch die Signale MB16-MB20 in dieser Weise geschaltet werden, wenn das Signal MB LOAD hoch ist. Wenn das Signal MB LOAD niedrig ist, haben die Paritätsbits MB16-MB20 keinen Einfluß auf die Erzeugung der neuen Paritätsbits E0-E4. Wie dargestellt ist, ist jedes der Exclusiv-ODER-Gatter 51 bis 55 mit einem entsprechenden NAND-Gatter 61 bis 65 verbunden, welche Gatter gemeinsam aktiviert werden durch ein invertiertes UND-Gatter 66, das als Eingangssignale das Signal ÜB LOAD und ein Signal INVALID DATA hat. Die Ausgangssignale der NAND-Gatter 61 bis 65 liefern die Paritätsfehlercodebits EO-E4-, wie oben diskutiert wurde.

Die Eingangssignale zu den NAND-Gattern 61 bis 65 werden auch zu einem NOR-Gatter 67 während der Leseoperation geleitet. Wenn der Speicher einen Fehler feststellt, muß die Operation des Rechenwerks gestoppt werden, bis eine Korrektur durchgeführt worden ist und die Korrektur muß am Speicher sofort erfolgen. Wenn ein Fehler festgestellt wird, wird eines der Eingangssignale zum ODER-Gatter 6? niedrig und das Eingangssignal zum Element 68 ist niedrig, um anzuzeigen, daß ein Lesevorgang im Gange ist. Das Ausgangssignal eines UND-Gatters 6°/A ist hoch und wenn das Signal PAR ENAB vom Rechenwerk ebenfalls hoch ist (das anzeigt, daß eine Paritätsprüfung gemacht werden sollte, um die Anwesenheit von Fehlern zu untersuchen), wird ein Signal MS1 am Ausgang eines Gatters 69B erzeugt, welches Signal zum Rechenwerk geleitet wird, um dessen Operation zu stoppen, während der Leseteil des Speicherzyklus

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im Gange ist, aber "bevor das Rechenwerk den Lesezyklus vollendet. Wenn die Korrektur durchgeführt worden ist und die korrigierten Daten in den Speicher wieder eingeschrieben worden sind (d.h., das Signal MBLOAD liegt am Gatter 66 vor), wird das Signal HsT entfernt, um dem Rechenwerk zu gestatten, seine Leseoperation fortzuführen und dann das korrigierte Wort zu lesen, wie dies gewünscht wird.

Die Fig. 6 bis 8 zeigen die Fehlerkorrekturlogik, die im Rechenwerk angeordnet ist, wie Fig. 3 zeigt. So wird in Fig. 6 einem Zeitgebergenerator 70 ein Eingangssignal über ein ODER-Gatter 71 zugeführt, und diesem letzteren Gatter werden als Eingangssignale jedes der Fehlerbits EO-E4 zugeführt. Venn kein Fehler aufgetaucht ist, ist das Ausgangssignal des ODER-Gatters 71 niedrig, so daß der Fehlerkorrekturzeitgebergenerator, der normalerweise fortlaufend durch den Zeitgeber des Systems getaktet ist, keine Fehlerkorrekturzeitsignale T1 und T2 erzeugt. Wenn jedoch ein Fehler vorgekommen ist, so daß irgendeines der Fehlerbits EO-Ek niedrig ist, nimmt das Ausgangssignal des ODER-Gatters 71 einen hohen Wert an, um die Anwesenheit eines solchen Fehlers anzuzeigen, und der Zeitgebergenerator wird derart aktiviert, daß er das Ausgangssignal T1 auf einen hohen Wert setzt. Dies zeigt den Beginn eines Fehlerkorrekturzyklus an, wie unten diskutiert wird, wobei T1 auch zurückgekoppelt wird über ein UND-Gatter 72, um das Zeitsignal T2 zu setzen, wobei das Ende des letzteren Signals das Ende des Fehlerkorrekturzyklus anzeigt. Wenn TT am ODER-Gatter in Fig. 7 einen niedrigen Wert annimmt, wobei das Ausgangssignal dieses ODER-Gatters die Korrekturregister 7^ bis 77

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taktet (Register 77 ist in Fig. 8 gezeigt), nimmt das Ausgangssignal des ODER-Gatters 73 einen hohen Wert an und jene Register werden getaktet, so daß der augenblickliche Zustand der Speicherübertragungsleitung, einschließ Id ch der Datenbits MM0-MEM15 und die Fehlerbits EO-E4-in ihre Register eingerastet werden.

Zur gleichen Zeit wird T1 zu einem UND-Gatter 78 geführt, um das Fehlerkorrektur lade signal ECG ¹LOAD zu erzeugen, das zurück zur Speichereinheit geleitet wird, um anzuzeigen, daß der Fehlerkorrekturzyklus begonnen hat.

Die Speichereinheit liefert anschließend ein geeignetes Signal zum Stoppen der Operation des Rechenwerks (d.h. eine andere als die Operation der Fehlerkorrekturschaltung darin) während des Fehlerkorrekturzyklus. Dieses Signal ist hier beispielsweise als das M81-Signal in der Speichereinheit bezeichnet, wie oben mit Bezug auf die Fig. 5 gezeigt und diskutiert wurde.

Wenn das Signal T1 einen hohen Wert annimmt, wird die Fehlerkorrekturschaltungsanordnung im Rechenwerk entsprechend aktiviert, um den Fehler zu korrigieren, der in dem in Frage stehenden Datenwort aufgetaucht ist, welches Datenwort in die Fehlerkorrekturregister 7^· his eingespeichert worden ist, wie in Fig. 8 gezeigt ist und unten näher diskutiert wird. Das Signal EOO LOAD schaltet die Speichertreiber in der Speichereinheit von der Speicherübertragungsleitung ab, wie in Fig. 4 gezeigt ist, zu der

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Znifc, zu der das Wort HEiIO-MEMI5, das den Fehler enthält, und die Fehlerbits E0-E4- in die Fehlerkorrekturregister eingerastet werden. Ein UND-Gatter 79 (siehe Fig. 8) setzt die Fehlerkorrekturschaltungsanordnung in Verbindung mit der Speicherübertragungsleitung, wenn das Zeitsignal T1 einen hohen Wert annimmt beim Beginn des Fehlerkorrekturzyklus, wenn einmal der Speicher von der Speicherüberbragungsleitung abgeschaltet worden ist. Eine derartige Verbindung findet statt über die Treiber 80 mit offenem Kollektor der Korrekturschaltungsanordnung.

Wenn einmal die Speicherbits in die Fehlerkorrekfcurregister eingerastet sind, arbeiten die Decoderlogikeinheiten 81 bis 85, wie in Fig. 8 gezeigt, um die modifizierten Hamming-Code-Bits, die durch die Bits E0-E4 dargestellt werden, zu decodieren, wie oben mit Bezug auf Tabelle 1 diskutiert wurde und um dadurch in geeigneter Weise zu identifizieren, welches der 16 Bits des Datenworts, das in die Register 74- "bis 76 eingerastet wurde, korrigiert werden muß. Eine derartige Korrektur erfolgt durch die geeignete Erzeugung der Korrekturbits CORO-C0R15 von den Logikeinheiten 84, 85 und 86. Die letzteren Korrekturbits werden zu ITOR-Gattern 87 (Fig. 8) an dem Ausgang der Korrekturregister 74- his 76 geliefert. Entsprechend dem Decodierprozeß nimmt das richtige Bit der Korrekturbits COKO-CORIi? einerLjniedrigen Wert an und der Ausgang seines entsprechenden Exclusiv-ODER-Gatters 87 liefert ein Bit, das das Komplementär des entsprechenden Bits ist, welches in das

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Korrektursystem beim Korrekturregister eingerastet worden war (d.h. eine "1" für eine "0" oder umgekehrt). Die korrigierten Daten werden dann auf die Speicherübertragungsleitung über die Ubertragungsleitungstreibereinheiten gegeben.

Die Speichereinheit wird dann in geeigneter Weise aktiviert, um, die von der Speicherübertragungsleitung empfangenen korrigierten Daten wieder einzuschreiben. Die Operation der Speichereinheit, dies sollte wiederholt werden, war angehalten worden wegen der Anwesenheit eines Fehlerkorrekturladesignals EGC LOAD, nachdem die Speichereinheit den "Lese"-Teil des Speicherzyklus vollendet hatte und vor dessen "Wiedereinschreib"-Teil. Bei der Reaktivierung der Speichereinheit, die der Korrektur des Fehlers folgt, werden die korrigierten Daten anschließend wieder in den Speicherkern eingeschrieben während des"Wiedereinschreib"-Teils des Speieherzyklus.

Das Ausgangssignal des ODER-Gatters 71 sm Zeitgebergenerator wird niedrig und der Zeitgebergenerator wird demgemäß zurückgesetzt. Zu dieser Zeit werden die korrigierten Daten zu der geeigneten Logik, wie erforderlich, im Rechenwerk übertragen und auch zum Speicher, worauf der Speicher die korrigierten Daten in dem Kern an der richtigen Stelle wieder einschreibt. Wenn ein Fehler entdeckt worden ist und der Wunsch besteht, eine permanente Aufzeichnung des Ortes des Worts, in dem der Fehler aufgetreten ist, verfügbar

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zu machen an geeigneten Eingabe-/Ausgabe- (IO)-Geräten außerhalb des Systems über geeignete IO-Datenverbindungen, kann die Adresse in .Registern 90, wie in Fig. 9 gezeigt, über ein geeignetes Taktsignal gespeichert werden. Nach geeigneter Aktivierung von IO-Treibern 91 kann die Adressinformation zu einer geeigneten IO-Ubertragungsleitung zur externen Benutzung, wenn gewünscht, geliefert werden.

Ein Paar von Flip-Flop-Registereinheiten 95 und 96, wie in Fig. 10 gezeigt, erlaubt die Operation des Fehlerkorrektursystems in einer von vier Betriebsarten. Bei der Betriebsart O ist keines der Flip-Flops gesetzt und die Fehlerkorrektur ist in einem nicht betriebsbereiten Zustand gehalten, in dem keine Korrektur stattfinden kann und keine Unterbrechung des Rechenwerks. In der Betriebsart 1 ist das Flip-Flop 95 nicht gesetzt, während das Flip-Flop 96 gesetzt ist. In dieser Betriebsart ist das Korrektursystem nicht betriebsbereit gehalten, aber es wird ein UntersuchungSr betrieb für einen Prüfvorgang des Fehlersystems ausgeführt. So wird bei einem Schreibteil des Speieherzyklus das System einen vorhersehbaren Satz von Prüfbits zur Simulation eines Fehlers lediglich für diagnostische Zwecke liefern.

In der Betriebsart 2 ist das Flip-Flop 95 gesetzt, während das Flip-Flop 96 nicht gesetzt ist. Dies bedeutet im Ergebnis eine Art der Inbetriebnahme, wobei das Fehlerkorrektursystem in einem betriebsfähigen Zustand ist, aber keine Unterbrechung des Rechenwerks erfolgen kann, wenn die Fehlerprüfung durchgeführt wird.

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Bei der Betriebsart 3 sind beide Flip-Flops gesetzt und das Fehlerkorrektursystem ist betriebsfähig und die Unterbrechungslogik 97 ist aktiviert, um es zu gestatten, daß die Tätigkeit des Rechenwerks für Fehlerprüfzwecke unterbrochen wird, obwohl seine Tätigkeit nicht vollständig angehalten wird, wie in dem Fall, wenn das Signal FR3T vorhanden ist für solch einen Zweck während eines vorliegenden Fehlerkorrekturprozesses.

Ein Vorteil der Erfindung ist noch darin zu sehen, daß sie es gestattet, eine parallele Signalverarbeitung vorzunehmen und dadurch eine große Geschwindigkeit bei der Fehlererkennung und Korrektur zu erreichen.

Die in den einzelnen Figuren gezeigten Schaltungen sind teilweise in der obigen Beschreibung nicht im einzelnen erläutert. In diesen Fällen müssen die Schaltungseinzelheiten den Zeichnungen entnommen werden. Die in den Zeichnungen und in der Beschreibung vorkommenden Signalbezeichnungen sind der aus dem Amerikanischen stammenden Rechnerfachsprache entnommen. Dies gilt auch für einige in der Beschreibung nicht erscheinende Bezeichnungen von Schaltkrei sen.

In der Darstellung der Fig. 6 ist das ODER-Gatter 71 durch mehrere zusammengezeichnete ODER-Gatter dargestellt, von denen in der Zeichnung lediglich ein Ausgang mit einem Eingang des Zeitgebergenerators 70 verbunden ist. Diese vereinfachte zeichnerische Darstellung ist in der Weise

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zu verstehen, daß die einzelnen Ausgänge der ODER-Gatter alle mit dem Eingang des Zeitgebergenerators 70 verbunden sind. Diese vereinfachte Darstellung wurde deswegen gewählt, weil die Gatter üblicherweise auf einem einzigen Halbleiterplättchen angeordnet sind und die geschilderten Verbindungen der Ausgänge mit den Eingängen einer nachfolgenden Schaltung intern vorgenommen sind.

In Pig· 7 werden die Bits eines Wortes, das korrigiert werden soll, zu den Gattern 87 gemeinsam mit entsprechenden Korrekturbits von den Logikeinheiten 83 bis 85 geleitet, so daß das Komplement des falschen Bits geliefert werden kann. Die zusammengezeichneten Gatter 80 und 87 in Fig. 7 und die zusammengezeichneben Gatter in Fig. 8 wirken als getrennte Gatter; sie sind deswegen zusammengezeichnet, weil sie auch auf einem gemeinsamen Halbleiterplättchen untergebracht werden können.

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Claims

Patentansprüche

My Fehlererkennungs- und Korrektureinrichtung für Datenverarbeitungsgeräte mit mindestens einem Rechenwerk und mindestens einer Speichereinheit, dadurch gekennzeichnet, daß eine Fehlercodiereinrichtung (16, 18) bei jeder Speichereinheit vorgesehen ist zur Durchführung von Paritatsprüfungen während des Schreibteils eines Speicheroperationszyklus bei einer vorbestimmten Anzahl von verschiedenen ausgewählten Bitkombinationen in jedem Datenwort, daß jede Kombination die gleiche Gesamtanzahl von Bits aufweist, daß die Paritätsprüfungen eine Anzahl von Paritätsprüfbits (GO bis C4) liefern, von denen jedes einzelne einer der ausgewählten Kombinationen zugeordnet ist; daß eine Einrichtung (16) zur Bildung eines erweiterten Datenworts, das die Datenbits des Datenworts und die Paritätsprüfbits (CO bis C4) umfaßt, und zum Speichern des erweiterten Datenworts in der Speichereinheit vorgesehen ist; daß die Fehlercodiereinrichtung derart ausgebildet ist, daß sie während des Leseteils eines Speicheroperationszyklus Paritätsprüfungen bei der gleichen vorbestimmten Anzahl ausgewählter Bitkombinationen des erweiterten Datenworts durchführt, wobei jede derartige ausgewählte Kombination die gleiche ausgewählte Kombination von Datenbits, wie sie während des Schreibteils ausgewählt wurde, und das ihr zugeordnete Paritätsprüfbit umfaßt, und daß durch die Paritatsprüfungen eine Anzahl von Fehlerbits (EO bis IXl-) erzeugt wird; daß das Rechenwerk eine Decodiereinrichtung (20) aufweist, die auf die Fehlerbits anspricht und das Vorhandensein und den Ort eines Ein-Bit-Fehlers im Datenwort feststellt, und daß eine auf die Decodiereinrichtung ansprechende Korrekturvorrichtung zum Korrigieren des Ein-Bit-Fehlers im Datenwort vorgesehen ist.

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2. Einrichtung nach Anspruch 1, bei der das Datenverarbeitungssystem Datenworte mit 16 Bit verwendet, dadurch gekennzeichnet, daß die Fehlercodiereinrichtung während des Schreibteils eines Speicherzyklus fünf Paritätsprüfungen bei fünf ausgewählten 8-Bit-Kombinationen der 16 Bits eines Datenworts ausführt, um fünf Paritätsprüfbits (CO bis 04) zu erzeugen; daß die Einrichtung (16) zur Bildung eines erweiterten Datenworts ein erweitertes Datenwort mit 21 Bit bildet, das die 16 Bits des Datenworts und die fünf Paritätsprüfbits aufweist; daß die Fehlercodiereinrichtung weiterhin während des Leseteils eines Speicherzyklus fünf Paritätsprüfungen bei fünf ausgewählten 9-Bit-Kombinationen des erweiterten Datenworts mit 21 Bit durchführt, wobei jede 9-Bit-Kombination acht Bits aufweist, die der 8-Bit-Kombination entsprechen, die während des Schreibteils des Speicherzyklus ausgewählt wurde und die weiterhin das dieser zugeordnete Paritätsprüfbit aufweist, wodurch fünf Fehlerbits (EO bis E4-) geliefert werden.

3. Einrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Fehlercodiereinrichtung fünf Exklusiv-ODER-Gatter-Hegister (51 bis 55) aufweist, von denen jedes neun Eingänge aufweist, und auf die fünf 8-Bit-Kbmbinationen, die während des Schreibteils des Speicherzyklus ausgewählt wurden, und auf die fünf 9-Bit-Kombinationen, die während des Leseteils des Speicherzyklus ausgewählt wurden, anspricht, um die fünf Paritätsprüfbits bzw. die fünf Fehlerbits zu liefern.

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4. Einrichtung nach einem der vorhergehenden Ansprüche, bei dem die Bits der 16-Bit-Datenwörter als Bits 0 "bis 15 bezeichnet sind, dadurch gekennzeichnet, daß die Fehlercodiereinrichtung Mittel zur Durchführung von Paritätsprüfungen bei den folgenden fünf ausgewählten Kombinationen von acht Bits des 16-Bit-Datenworts aufweist:

(1) Bits 1, 5, 10, 11, 12, 13, 14 und 15}

(2) Bits 4, 5, 6, 7, 8, 9, 10 und 15;

(3) Bits 1, 2, 3, 7, 8, 9, 14 und 15; (4) Bits 1, 2, 3, 5, 6, 9, 12 und 13; und (5) Bits O, 1, 3, 6, 8, 11 und 13.

Einrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Paritätsprüfungen bei den ausgewählten Kombinationen (1), (3) und (5) ungerade Paritätsprüfungen sind und die Paritätsprüfungen bei den ausgewählten Kombinationen (2) und (4) gerade Paritätsprüfungen sind.

Einrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Decodiereinrichtung auf die fünf Fehlerbits anspricht zur Bestimmung von 32 Zuständen in Bezug auf das erweiterte Datenwort mit 21 Bit, wobei diese Zustände einschließen: (a) einen Zustand, bei dem kein Fehler vorliegt; (b) 21 Zustände, bei denen ein Einzel-Bit-Fehler vorliegt; (c) zwei'Zustände, bei denen das erweiterte Datenwort mit 21 Bit nur Einsen und nur Nullen enthält; und (d) acht Zustände, bei denen Mehrfach-Bit-Fehler vorliegen.

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7. Einrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Decodiereinrichtung auf die fünf Fehlerbits anspricht zur Erzeugung eines Korrekturworts mit 16 Bit, wobei, wenn ein Einzel-Bit-Fehler in einem Datenwort aufgetreten war, ein Bit in einem ersten ausgewählten Zustand und alle anderen Bits in einem zweiten ausgewählten Zustand sind, und wobei das eine Bit sich an einem Ort befindet, der dem Ort des genannten Einzel-Bit-Fehlers entspricht; und daß die Korrekturvorrichtung auf das 16-Bit-Korrekturwort anspricht, um das Bit an der Stelle, die der Stelle eines Einzel-Bit-Fehlers entspricht, zu korrigieren.

8. Einrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Korrektureinrichtung die Korrektur durch Komplementärbildung des falschen Bits durchführt und weiterhin Mittel zum Wiedereinschreiben des korrigierten 16-Bit-Datenworts in die Speichereinheit aufweist.

ORiOiNAL INSPECTED

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