DE60306008T2

DE60306008T2 - Einrichtungen und Verfahren für die Hochgeschwindigkeitsprüfung von Schaltungen mit hoher Pinzahl und mehreren Gigabit

Info

Publication number: DE60306008T2
Application number: DE60306008T
Authority: DE
Inventors: Andrew C. Evans
Original assignee: Broadcom Corp
Current assignee: Broadcom Corp
Priority date: 2002-04-12
Filing date: 2003-04-09
Publication date: 2007-01-11
Anticipated expiration: 2023-04-10
Also published as: DE60306008D1; US7428679B2; US6996757B2; EP1353189A3; EP1353189B1; US20030208713A1; US20060020867A1; EP1353189A2; WO2003087858A1

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung betrifft automatische Testsysteme und Verfahren, die ein At-Speed-Testen von Vorrichtungen mit einer hohen Anzahl von seriellen Anschluss-Stiften durchführen, die serielle Daten bei Gigabit pro Sekunde Baudrate übertragen.
Stand der Technik
Herkömmliche Testsysteme für Halbleitervorrichtungen verwenden automatische Testsysteme (ATE). Heutzutage kann es sich bei Hochgeschwindigkeits-Halbleitern (z. B. Gigabit pro Sekunde (Gbps) Baudrate) um eigenständige Vorrichtungen der physikalischen Schicht (PHYs) mit vierfachem seriellem Anschluss für den Dateneingang/-ausgang (E/A) (mit 4 seriellen Datenanschluss-Stiften pro Anschluss, gekoppelt mit 4 Sende-/Empfangs-Differenzialpaaren) oder anwendungsspezifische integrierte Schaltkreise (ASICs), Schalter oder Rückwandplatinen-Transceiver mit hoher Anzahl von Anschlüssen handeln. Die meisten ATEs sind sofort wieder veraltet, was ihre Fähigkeit angeht, das At-Speed-Testen (Testen bei der angegebenen Geschwindigkeit der Halbleitervorrichtung) von Hochgeschwindigkeitsvorrichtungen mit einer hohen Anzahl von seriellen Anschluss-Stiften durchzuführen. Gegenwärtig sind die beiden hauptsächlichen ATEs, die Tests an Hochgeschwindigkeitsvorrichtungen mit einer hohen Anzahl von seriellen Anschluss-Stiften durchführen, die Testplattformen Teradyne Tiger und Agilent 93000, die 1,25 Gbps auf einpolig geerdeten Standardkanälen liefern können, wobei Teradyne Differenzialkanäle mit 1,6 Gbps liefern kann und Agilent Differenzialkanäle mit 2,5 Gbps liefern kann. Neben diesen ATEs können spezialisierte Hochgeschwindigkeits-Testoptionen Hunderttausende US-Dollar kosten und bieten oft nur eine sehr eingeschränkte Funktionalität.
Neben automatischen Testsystemen verwenden nichtautomatische Testsysteme Konfigurationen mit „seriellen externen Testschleifen" (der Sender der Vorrichtung ist direkt mit dem Empfänger der Vorrichtung verbunden) für das At-Speed-Testen (Testen bei der angegebenen Geschwindigkeit der Halbleitervorrichtung). Es gibt auch einige Einkanal-ATE-Instrumente, wie Analog/Digital-Umsetzer und Si nuswellenquellen, sowie Prüfstand-Messausrüstungen mit einer Tauglichkeit für einige Kanäle, wie Bitfehlermessplätze (BERTs), die zum Testen einiger Halbleitervorrichtungen verwendet werden können. Leider sind diese Testsysteme nur für Halbleitervorrichtungen mit einer sehr geringen Anzahl von seriellen Datenanschluss-Stiften und Kanälen wirksam. Dies liegt daran, dass es schwierig sein kann, viele Vorrichtungen mit einer hohen Anzahl von seriellen Datenanschluss-Stiften zu einer einzelnen ATE-Quelle oder einem einzelnen Erfassungsinstrument zu leiten, was am begrenzten Platz auf der Geräteschnittstellenplatine (DIB) liegt, der für Anwendungsschaltungen auf Testköpfen reserviert wird. Auch stellt die Prüfstand-Messausrüstung eine teure Nachrüstungslösung für ein ATE dar, und es lohnt sich in der Regel nicht, diese in Produktivsystemen einzusetzen. Ferner liegen die Testzeiten, die zu den Testkosten beitragen, bei Prüfstand-Messausrüstungen sehr hoch, weil sie nicht für automatische Produktionstests ausgelegt sind.
Zur Überwindung einiger dieser Probleme wurde bei anderen Systemen das „Golden-Device-Konzept" verwendet. Bei diesen Systemen wird eine gleichartige oder komplementär arbeitende Halbleitervorrichtung wie die zu testende Vorrichtung (DUT) als ein „Golden Device", d. h. als Referenzvorrichtung, für den Selbsttest verwendet. Wenn beispielsweise die Taktrate eines Parallel-Seriell-Umsetzers für ein ATE zu hoch ist, kann ein Seriell-Parallel-Umsetzer verwendet werden, um die Taktrate in einen Bereich zu senken, in dem das ATE testfähig ist. Die Verwendung des „Golden Device" wird jedoch bei steigender Anzahl von seriellen Anschluss-Stiften und Kanälen einer DUT sehr anspruchsvoll. Dies liegt daran, dass sich die Testkomplexität durch die Notwendigkeit von Verbindungen zum „Golden Device", externer Testschleifenvorrichtungen und Vorrichtungen mit analogen Instrumenten für die Signalweiterleitung auf einer Geräteschnittstellenplatine (DIB) erhöht, was die Auslegung der Signallieferung oder -weiterleitung bei einer hohen Anzahl von seriellen Anschluss-Stiften zu komplex werden lässt.
Folglich ist das Ergebnis all dieser Probleme ein drastischer Rückgang in der Abdeckung durch At-Speed-Produktionstests. Dies hat sowohl die Qualität der Halbleitervorrichtungen verringert als auch die Rate von Defekten und Ausfällen im Einsatz erhöht.
In der Schrift „Terabit-per-second automated digital testing" (Automatisches Testen von Digitalvorrichtungen im Terabit pro Sekunde-Bereich) von Keezer D.C. et al., Proceedings International Test Conference 2001, Baltimore, MD, USA, 30. Oktober bis 1. November 2001, Seiten 1143–1151, Piscataway, NJ, IEEE, ISBN: 0-7803-7169-0, wird eine Integration von Modulen für Hochgeschwindigkeits-Multiplexing und -Sampling innerhalb einer automatischen Testumgebung beschrieben. In der Gesamtsumme wurde eine Datenübertragungsgeschwindigkeit von einem Terabit pro Sekunde erreicht. Die Multiplexing- und Sampling-Module mit hoher Dichte ermöglichen eine Positionierung der kritischen Elektronik in nächster Nähe einer zu testenden Vorrichtung (DUT), wodurch die Signalqualität zwischen der DUT und dem Testsystem aufrechterhalten wird.
Daher wird ein ATE benötigt, das in der Lage ist, At-Speed-Testen an Halbleitervorrichtungen mit Baudraten von mehreren Gbps und höher mit einer hohen Anzahl von seriellen Anschluss-Stiften durchzuführen, das auf einfache Weise so angepasst werden kann, dass es mit den sich ständig ändernden Taktraten und Konfigurationen der Vorrichtungen Schritt hält, und das ausreichend klein ist, um auf dem begrenzten, auf einer Geräteschnittstellenplatine (DIB) tatsächlich verfügbaren Raum Platz zu finden. Es besteht auch eine Notwendigkeit, dass das ATE bei Nachrüstungen einen geringen Kapitalaufwand erfordert.
Die oben genannten und andere Probleme werden durch das Testsystem von Anspruch 1 und das entsprechende Verfahren von Anspruch 15 gelöst. Vorteilhafte Ausführungsbeispiele der Erfindung sind in den abhängigen Ansprüchen definiert.
Die Ausführungsbeispiele der vorliegenden Erfindung sehen ein Testsystem für das gleichzeitige automatische At-Speed-Testen einer Vielzahl von mit einer Geräteschnittstellenplatine (DIB) gekoppelten und mit Gerätesteckverbindern auf der DIB verbundenen Vorrichtungen vor, die serielle Datensignale mit Gigabit pro Sekunde Baudraten generieren. Das Testsystem umfasst eine Zusatzplatine mit Zusatzplatinen-Steckverbindern, die mit entsprechenden Steckverbindern an der Vorrichtung gekoppelt sind, einen jeweils mit den einzelnen Zusatzplatinen-Steckverbindern gekoppelten, einzelnen Satz von Multiplexern, ein mit jedem der Sätze von Multiplexern gekoppeltes Steuergerät und ein internes Testsystem mit einem Testgerät und Testsystem-Multiplexern, wobei das Testgerät über die Testsystem-Multiplexer mit jedem der Sätze von Multiplexern gekoppelt ist.
Ein Vorteil der Ausführungsbeispiele der vorliegenden Erfindung liegt darin, dass Testvorrichtungen mit einer hohen Anzahl von seriellen Anschluss-Stiften (beispielsweise 72 Kanäle, die mit 72 Anschluss-Stiften gekoppelt sind) einen geringen Kapitalaufwand erfordern, in der Regel weniger als 5.000,00 US-Dollar.
Ein weiterer Vorteil der Ausführungsbeispiele der vorliegenden Erfindung ist, dass die Zusatzplatine zum Erreichen des höchsten Testabdeckungsniveaus die Fähigkeit aufweist, serielle DUT-Hochgeschwindigkeitssignale (beispielsweise mit einer Gigabit pro Sekunde Baudrate) mit ausreichender Signalintegrität an wichtige Testressourcen zu leiten. Somit kann ein Testsystem das At-Speed-Testen auf 72 Kanälen durchführen, was sogar die am höchsten integrierten Halbleiter, die bis zum heutigen Tag hergestellt wurden, mit einbezieht. Auch gibt es hinsichtlich der Testabdeckung keinen Kompromiss, weil auch die Zusatzplatine eine Weiterleitung für jeglichen seriellen Anschluss-Stift an folgende Elemente erlaubt: weitere Anschluss-Stifte der Vorrichtung für externe Testschleifen oder Schlängelverfahren (Snaking), BERT-Maschinen, ATE-Digitalanschluss-Stifte und ATE-Analoganschluss-Stifte.
Ein noch weiterer Vorteil der Ausführungsbeispiele der vorliegenden Erfindung ist, dass das Testsystem für das At-Speed- oder Hochgeschwindigkeitstesten geeignet ist. Dies bezieht das At-Speed-Testen von zu testenden Vorrichtungen mit zufälligen Datenfolgen und spezifikationsgetreuen Datenpaketen mit ein. Außerdem testet eine BERT-Maschine die Vorrichtungen in Echtzeit und führt kein Sub- bzw. Unter-Sampling durch. Die BERT-Kanäle auf der Zusatzplatine funktionieren auf Grundlage der Takt- und Datenwiederherstellung (CDR) und hängen nicht von der Phase oder der Frequenz der DUT-Signale und -Zeittaktung ab.
Ein noch weiterer Vorteil der Ausführungsbeispiele der vorliegenden Erfindung ist, dass aufgrund der Tatsache, dass die Zusatzplatine als „Tochterplatine" der DIB eingebaut ist, die Zusatzplatine nicht stört und auch nicht die Entfernung einer ATE-Anschluss-Stift-Elektronik erfordert. Dies steht in deutlichem Gegensatz zum Stand der Technik, bei dem die Entfernung von Standard-Digitalanschluss-Stiften des ATE-Testgeräts von dem ATE-Testgerät erforderlich war, wenn neue Zusatzeinrichtungen in die ATE-Testgeräte eingebaut wurden. Die Systeme und Verfahren des Stands der Technik bewirkten, dass das ATE-Testsystem weniger wirkungsvoll und für weitere Vorrichtungen mit einer hohen Anzahl von Anschluss-Stiften nicht ordnungsgemäß konfiguriert war.
Ein noch weiterer Vorteil der Ausführungsbeispiele der vorliegenden Erfindung liegt darin, dass die Zusatzplatine bei steigenden Taktraten der getesteten Vorrichtungen mühelos und ohne großen Kostenaufwand aufgerüstet werden kann. Beispielshalber können die Systeme und Verfahren gemäß den Ausführungsbeispielen der vorliegenden Erfindung wenigstens Geräte mit 5 Gbps und 6,25 Gbps testen.
Ein noch weiterer Vorteil der Ausführungsbeispiele der vorliegenden Erfindung liegt darin, dass die RF-Verbindungen der Zusatzplatine zum Testgerät generisch sind, was bedeutet, dass die Zusatzplatine direkt an jedes beliebige ATE-Instrument angeschlossen werden kann. In manchen Ausführungsbeispielen können bis zu zwei differenzielle ATE-Analog-Digital-Umsetzer oder Prüfstand-Messgeräte und bis zu 5 Differenzialpaare von ATE-Quellen oder Prüfstand-Messgeräten angeschlossen werden. Wenn außerdem ein künftiges ATE-Analoginstrument oder ein neues Prüfstand-Messgerät zum Testen einer besonderen Vorrichtungsspezifikation erforderlich ist, kann die Zusatzplatine dieses natürlicherweise aufnehmen.
Weitere Ausführungsbeispiele, Merkmale und Vorteile der vorliegenden Erfindungen sowie der Aufbau und der Betrieb der verschiedenen Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beigefügten Zeichnungen näher beschrieben.
KURZE BESCHREIBUNG DER ZEICHNUNGEN/FIGUREN
Die beigefügten Zeichnungen, die hier eingebunden sind und einen Teil der Patentschrift bilden, veranschaulichen die vorliegende Erfindung und dienen zusammen mit der Beschreibung ferner dazu, die Prinzipien der Erfindung zu erläutern und es einem Fachmann auf diesem Gebiet zu ermöglichen, die Erfindung auszuführen und zu verwenden.
1A zeigt ein beispielhaftes Testsystem gemäß den Ausführungsbeispielen der vorliegenden Erfindung.
1B zeigt eine detailliertere Ansicht des Testsystems von 1A.
1C zeigt Verbindungen zwischen Elementen im Testsystem von 1A–1B.
2 zeigt eine zu testende Vorrichtung gemäß Ausführungsbeispielen der vorliegenden Erfindung.
3 zeigt Einzelheiten des Testsystems von 1A–1C.
4 zeigt eine beispielhafte Perspektivansicht eines Testkopfs von einer ersten Seite im System gemäß den vorhergehenden Figuren.
5 zeigt eine beispielhafte Perspektivansicht eines Testkopfs von einer zweiten Seite mit einem ausgeschnittenen Bereich, der eine mit einer Innenfläche des Testkopfs im System gemäß den vorhergehenden Figuren gekoppelte Zusatzplatine zeigt.
6 zeigt eine Rückansicht von beispielhaften Verbindungen zwischen Elementen in einem Testsystem gemäß den vorhergehenden Figuren.
7 zeigt Elemente auf einer beispielhaften Zusatzplatine gemäß Ausführungsbeispielen der vorliegenden Erfindung.
8 zeigt eine detailliertere Ansicht von Elementen auf einer Zusatzplatine im System gemäß den vorhergehenden Figuren.
9 zeigt eine detailliertere Ansicht von Elementen auf einer Schnittstellenplatine der Vorrichtung im System gemäß den vorhergehenden Figuren.
10 zeigt eine detailliertere Ansicht von Elementen auf einer Zusatzplatine im System gemäß den vorhergehenden Figuren.
11 zeigt beispielhafte Verbindungen zwischen Elementen auf einer Zusatzplatine im System gemäß den vorhergehenden Figuren.
12 zeigt eine detailliertere Ansicht einer Verbindung und eines Multiplexing-Systems auf einer Zusatzplatine im System gemäß den vorhergehenden Figuren.
13 zeigt eine detailliertere Ansicht eines Abschnitts eines Multiplexing-Systems auf einer Zusatzplatine im System gemäß den vorhergehenden Figuren.
14 zeigt eine detailliertere Ansicht eines Abschnitts eines Multiplexing-Systems auf einer Zusatzplatine im System gemäß den vorhergehenden Figuren.
15 zeigt beispielhafte Verbindungen zwischen einem Testgerät, einem Testkopf und einer Zusatzplatine im System gemäß den vorhergehenden Figuren.
16A–16B zeigen beispielhafte Verbindungen zwischen Elementen auf einer Zusatzplatine im System gemäß den vorhergehenden Figuren.
17A veranschaulicht auf bildliche Weise ein beispielhaftes Selbst-Testschleifen-Verfahren zum Testen einer zu testenden Vorrichtung (DUT) gemäß Ausführungsbeispielen der vorliegenden Erfindung.
17B veranschaulicht auf bildliche Weise ein beispielhaftes Vollduplex-Testschleifen-Verfahren eines benachbarten Kerns in einer ersten Richtung einer DUT gemäß Ausführungsbeispielen der vorliegenden Erfindung.
17C veranschaulicht auf bildliche Weise ein beispielhaftes Vollduplex-Testschleifen-Verfahren eines benachbarten Kerns in einer zweiten Richtung einer DUT gemäß Ausführungsbeispielen der vorliegenden Erfindung.
18A veranschaulicht auf bildliche Weise ein beispielhaftes internes Abwärtsschlängel-Testverfahren (Snake down) für eine DUT gemäß Ausführungsbeispielen der vorliegenden Erfindung.
18B veranschaulicht einen Signalweg durch Elemente im System während der Durchführung des internen Abwärtsschlängel-Testverfahrens von 18A.
19A veranschaulicht auf bildliche Weise ein beispielhaftes internes Aufwärtsschlängel-Testverfahren (Snake up) für eine DUT gemäß Ausführungsbeispielen der vorliegenden Erfindung.
19B veranschaulicht einen Signalweg durch Elemente im System während der Durchführung des internen Aufwärtsschlängel-Testverfahrens von 19A.
20 veranschaulicht auf bildliche Weise eine Bahn eines Signals während der Durchführung eines beispielhaften externen Abwärtsschlängel-Testverfahrens für eine DUT gemäß Ausführungsbeispielen der vorliegenden Erfindung.
21 veranschaulicht auf bildliche Weise eine Bahn eines Signals während der Durchführung eines beispielhaften externen Aufwärtsschlängel-Testverfahrens für eine DUT gemäß Ausführungsbeispielen der vorliegenden Erfindung.
22A zeigt eine beispielhafte Konfiguration eines Bitfehlermessplatzes (BERT) zur Durchführung von BERT-Testverfahren für eine DUT gemäß Ausführungsbeispielen der vorliegenden Erfindung.
22B zeigt eine beispielhafte Multiplexer-Konfiguration zur Durchführung des Vorgangs von 22A.
23A zeigt eine beispielhafte Konfiguration eines analogen Sende-Testsystems zur Durchführung von analogen Testverfahren für Sende-Anschluss-Stifte einer DUT gemäß Ausführungsbeispielen der vorliegenden Erfindung.
23B zeigt eine beispielhafte Konfiguration eines analogen Empfangs-Testsystems zur Durchführung von analogen Testverfahren für Empfangs-Anschluss-Stifte einer DUT gemäß Ausführungsbeispielen der vorliegenden Erfindung.
24 veranschaulicht ein Flussdiagramm, das ein Verfahren gemäß Ausführungsbeispielen der vorliegenden Erfindung abbildet.
25 veranschaulicht ein Flussdiagramm, das ein während des Verfahrens von 24 auftretendes Verfahren veranschaulicht.
26. veranschaulicht ein Flussdiagramm, das ein Verfahren gemäß Ausführungsbeispielen der vorliegenden Erfindung abbildet.
Die vorliegende Erfindung wird jetzt unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. In den Zeichnungen bezeichnen gleiche Bezugszeichen jeweils identische oder funktional ähnliche Elemente. Zusätzlich wird durch die ganz links stehende(n) Ziffer(n) des Bezugszeichens die Zeichnung angegeben, in der das Bezugszeichen zum ersten Mal vorkommt.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Überblick über das Testsystem und seinen Betrieb
Gemäß Ausführungsbeispielen der vorliegenden Erfindung umfasst ein automatisches Testsystem 100 ein mit einem getesteten System 104 gekoppeltes Testsystem (beispielsweise automatisches Testgerät (ATE)) 102, wie in den 1A–1C gezeigt ist. Bei dem ATE 102 kann es sich um ein Teradyne Tiger ATE oder jedes andere jetzt oder in der Zukunft entwickelte ATE handeln. Das getestete System 104 umfasst einen Testkopf 106, der eine Geräteschnittstellenplatine (DIB) 108 mit einer Haltevorrichtung 110 für ein zu testendes System (DUT) umfasst, wobei es sich um einen Sockel oder um ein Kontaktstück handeln kann. Die DIB 108 ist über ein Kopplungssystem 114 (114A–114C) mit einer Zusatzplatine 112 gekoppelt. Die Zusatzplatine 112 kann im Wesentlichen eine „Tochterplatine" sein, die mit einer Fläche der DIB 108 gegenüber einer mit der DUT-Haltevorrichtung 110 versehenen Fläche verbunden ist, und zwar über Platinen-Steckverbinder 114C, bei denen es sich um weiter unten unter Bezugnahme auf die 6 und 10 näher beschriebene Parallel-Platinensteckverbinder mit hoher Dichte handeln kann. Das ATE 102 umfasst analoge 116 und digitale 118 Signalerregungs- und Aufzeichnungs-/Messvorrichtungen.
Es versteht sich, dass sich über diese gesamte Beschreibung die Verwendung von „gekoppelt" situationsabhängig jeweils so auf elektrisch gekoppelt, mechanisch gekoppelt oder beides beziehen kann, dass Signale durch das System 100 geleitet werden können. Außerdem bezieht sich die Verwendung von „internen" und „externen" Testsystemen über die gesamte Beschreibung darauf, ob das Testsystem auf der Zusatzplatine 112 (intern) oder nicht auf der Zusatzplatine 112 (extern) angeordnet ist.
2 zeigt eine mittels der DUT-Haltevorrichtung 110 befestigte Vorrichtung 200 gemäß Ausführungsbeispielen der vorliegenden Erfindung. Bei der Vorrichtung 200 kann es sich um einen Sender/Empfänger (Transceiver) mit einer Vielzahl von Transceivern 202(0)–202(3) handeln. In einigen Ausführungsbeispielen kann es sich bei der Vorrichtung 200 um eine Parallel-Seriell/Seriell-Parallel-Umsetzervorrichtung (SerDes) handeln, wie nachfolgend beschrieben wird. Die Vorrichtung 200 kann auf einem einzelnen Trägermaterial für integrierte Schaltungen konstruiert sein. Als Beispiel umfasst der Transceiver 202(0) einen seriellen Datensender 204(0) und einen seriellen Datenempfänger 206(0). Der Sender 204(0) empfängt über einen parallelen Bus (nicht gezeigt) parallele Daten 208. Der Sender 204(0) konvertiert die parallelen Daten 208 in ein serielles Datensignal 210, das die Kanäle 222 (beispielsweise Drähte, Mikrostreifenleitungen, leitfähiges Material usw.) durchläuft. Der Sender 204(0) umfasst Ausgangs-Anschluss-Stifte 212A und 212B, die mit entsprechenden Gegenstücken der Kanäle 222 gekoppelt sind. Der Sender 204(0) überträgt ein serielles Datensignal 210 als serielles Differenzial-Datensignal mit dem ersten und dem zweiten Differenzial-Datensignal 210A und 210B (auch als digitale Datensignalkomponenten 210A und 210B bezeichnet), die zueinander komplementär sind. Der Sender 204(0) überträgt die seriellen Datensignale 210A und 210B von den entsprechenden Anschluss-Stiften 212A und 212B durch entsprechende Kanäle 222. Die Datensignale 210A und 210B (Signal 210) werden mit Baudraten im Bereich mehrerer Gigabit pro Sekunde übertragen.
Unter fortgesetzter Bezugnahme auf 2 umfasst der Empfänger 206(0) mit entsprechenden Kanälen 222 gekoppelte Eingangs-Anschluss-Stifte 214A und 214B zum Empfang eines seriellen Differenzial-Datensignals 216. Das serielle Datensignal 216 umfasst ein erstes und ein zweites Differenzialsignal 216A und 216B, wobei beide mit Baudraten im Bereich mehrerer Gigabit pro Sekunde übertragen werden. Der Empfänger 206(0) konvertiert das serielle Datensignal 216 in ein entsprechendes paralleles Datensignal 218 und überträgt das parallele Datensignal über einen parallelen Datenbus (nicht gezeigt). Die übrigen Transceiver 202(1)–202(3) sind im Wesentlichen auf gleiche Weise konfiguriert wie der Transceiver 202(0) und funktionieren im Wesentlichen auf gleiche Weise wie dieser. Der serielle Eingangs/Ausgangsabschnitt (E/A) jedes Transceivers 202, der die Anschluss-Stifte 212A–212B und 214A–214B umfasst, wird als Anschluss 220 bezeichnet.
Einige Ausführungsbeispiele weisen neun Vorrichtungen 200 mit vier Anschlüssen 220 pro Vorrichtung auf. Somit sind es 36 Anschlüsse mit 36 Paaren serieller Differenzialsignale für Senden und Empfangen 210 und 216, was insgesamt 72 Differenzialsignale 210 und 216 und 144 Anschluss-Stifte 212 und 214 mit Baudraten im Bereich mehrerer Gbps ergibt. Über die gesamte Beschreibung wird die Vorrichtung 200 entweder als Vorrichtung oder als Kern bezeichnet, wobei diese Begriffe austauschbar sind, und der Anschluss 220 wird entweder als Anschluss oder als Strang bezeichnet, wobei diese Begriffe austauschbar sind.
Als ein Beispiel für eine Vorrichtung 200 kann ein von Broadcom Corporation hergestellter SerDes-Chip herangezogen werden. Dieser Chip wird des Weiteren in den folgenden Patentschriften beschrieben: vorläufige amerikanische Anmeldung „High-Speed Serial Transceiver" (serieller Hochgeschwindigkeits-Transceiver),laufende Eingangsnummer 60/200,813, eingereicht am 28. April 2000; nicht vorläufige amerikanische Patentanmeldung mit dem Titel „Timing Recovery and Frequency Tracking System and Method" (System und Verfahren zur Taktwiederherstellung und Frequenzverfolgung), laufende Eingangsnummer 09/844,432 eingereicht am 30. April 2001; nicht vorläufige amerikanische Patentanmeldung mit dem Titel „Timing Recovery and Phase Tracking System and Method" (System und Verfahren zur Taktwiederherstellung und Phasenverfolgung), laufende Eingangsnummer 09/844,296, eingereicht am 30. April 2001; nicht vorläufige amerikanische Patentanmeldung mit dem Titel „Methods and systems for adaptive receiver equalization" (Verfahren und Systeme zur adaptiven Empfängerentzerrung), laufende Eingangsnummer 09/844,283, eingereicht am 30. April 2001; nicht vorläufige amerikanische Patentanmeldung mit dem Titel „High-Speed Serial Data Transceiver and Related Methods" (Serieller Hochgeschwindigkeits-Transceiver und verwandte Verfahren), laufende Eingangsnummer 09/844,441, eingereicht am 30. April 2001; und nicht vorläufige amerikanische Patentanmeldung mit dem Titel „Phase Interpolator Device and Method" (Vorrichtung und Verfahren für Phaseninterpolator), laufende Eingangsnummer 09/844,266, eingereicht am 30. April 2001, die alle per Bezugnahme in ihrer Gesamtheit in diese Anmeldung aufgenommen wurden.
Unter fortgesetzter Bezugnahme auf die 1A–1C, 2, 3 und 7 ist das System 100 so konfiguriert, dass es der DUT-Haltevorrichtung 110 erlaubt, eine Vielzahl von Vorrichtungen mit einer hohen Anzahl von seriellen Anschluss-Stiften 200 haltend aufzunehmen. Das System 100 leitet serielle Daten mit hohen Ge schwindigkeiten (beispielsweise mit Gigabit pro Sekunde Baudraten). Die Vorrichtungen 200 sind, wie nachfolgend näher beschrieben, miteinander und mit dem ATE 102 in verschiedenen Konnektivitätskonfigurationen über ein Multiplexing-System 302 und ein Steuersystem 306 auf der Zusatzplatine 112 gekoppelt. Diese Systeme auf der Zusatzplatine 112 erlauben ein gleichzeitiges funktionales, parametrisches, analoges und digitales At-Speed-Testen. At-Speed-Testen bedeutet, dass der Test mit der angegebenen E/A-Taktrate der Halbleitervorrichtung 200 durchgeführt wird. Mittels der Durchführung von gleichzeitigen At-Speed-Tests werden die Testzeit und somit wiederum die Testkosten für x Vorrichtungen um den Faktor 1/x verringert.
Wie in den 1C, 3 und 7 gezeigt, ist die Zusatzplatine 112 über das Kopplungssystem 114, das neun Steckverbinder 114A auf der DIB 108 und neun damit über den Steckverbinder 114C gekoppelte, entsprechende Steckverbinder 114B auf der Zusatzplatine 112, umfasst, mit der DIB 108 gekoppelt. In einigen Ausführungsbeispielen können in Abhängigkeit von der Anzahl zu testender Vorrichtungen 200 mehr oder weniger Steckverbinder vorgesehen sein. Auch können in einigen Ausführungsbeispielen auf der DIB 108 buchsenartige bzw. aufnehmende Steckverbinder 114A angeordnet sein, und steckerartige Steckverbinder bzw. Einsteck-Steckverbinder 114B können auf der Zusatzplatine 112 angeordnet sein oder umgekehrt. Die Steckverbinder 114A und 114B werden über Platinen-Steckverbinder 114C, die nachfolgend näher beschrieben sind, miteinander gekoppelt. Jeder Steckverbinder 114B auf der Zusatzplatine 112 ist mit einem Kern-Nerbindungssystem-Multiplexer 308 im Multiplexing-System 302 gekoppelt. Das Multiplexing-System 302 kann über die gesamte Beschreibung als Multiplexing-System, Schaltmatrix, Switching Fabric oder dergleichen bezeichnet werden, wobei diese Begriffe austauschbar sind. Wenn in einer Haltevorrichtung 110 Vorrichtungen 200 eingebaut sind, stellt der Hauptkern-Multiplexer 308 eine Verbindung von jeder Vorrichtung 200 zu den folgenden Elementen her: einem analogen Sende-Multiplexer 310A (10) im Multiplexing-System 302, einem analogen Empfangs-Multiplexer 310B (10) im Multiplexing-System 302 und einem internen Testsystem-Multiplexer 312 (10) im Multiplexing-System 302. Der interne System-Multiplexer 312 ist mit einem internen Testsystem 304 gekoppelt, das Bitfehlertestmaschinen (BERT-Maschinen) umfassen kann. In manchen Ausführungsbeispielen kann das Multiplexing-System 302 aus 226 GaAs-Schaltern 1202 (12) mit hoher Bandbreite bestehen, die von einem Steuersystem 306 über 600 Steuerleitungen gesteuert werden. Das Steuersystem 306 kann zwei Steuergeräte des Typs feldprogrammierbare Gatteranordnung (FPGA) 808 (8A, 10, 11 und 15) umfassen.
Testkopf
4 veranschaulicht eine Perspektivansicht eines Bereichs 400, der gemäß Ausführungsbeispielen der vorliegenden Erfindung vom Testkopf 106 aus nach außen weist. Der Bereich 400 des Testkopfs 106 umfasst die DIB 108 mit der DUT-Haltevorrichtung 110 und den DIB-Steckverbindern 904 (9), die zum DIB-Verbindungssystem 114A gehören. Außerdem umfasst der Bereich 400 einen räumlich begrenzten Abschnitt 404 und einen Kopplungs- oder Verbindungsabschnitt 406 der das externe Testsystem 102 mit dem Testkopf 106 koppelt. Wie weiter oben dargelegt, weist der Testkopf 106 im Allgemeinen einige Bereiche auf, die keine zusätzlichen anwender- oder systemspezifischen Geräte oder Vorrichtungen umfassen können. Der räumlich begrenzte Abschnitt 404 liegt in diesen Bereichen. Zusammen mit dem Kopplungs- oder Verbindungsabschnitt 406 verringert dieser den verfügbaren Platz auf dem Testkopf 106 für die DIB 108 wesentlich. Dies hat wegen der Menge an Platz, die für die jeweilige Verdrahtung benötigt wird, in Systemen nach dem Stand der Technik den verfügbaren Platz zum Koppeln von mehr als zwei DUTs beschränkt. Somit werden gemäß Ausführungsbeispielen der vorliegenden Erfindung zum Testen einer Vielzahl von Vorrichtungen 200, wie beispielsweise neun Vorrichtungen, die Verbindungen zwischen verschiedenen Vorrichtungen 200 mittels des Multiplexing-Systems 302 und des Steuersystems 306 auf der Zusatzplatine 112 vorgesehen, wie nachfolgend näher beschrieben wird.
5 veranschaulicht eine Perspektivansicht mit einem ausgeschnittenen Abschnitt, der einen Bereich 500 zeigt, der gemäß Ausführungsbeispielen der vorliegenden Erfindung vom Testkopf 106 nach innen weist. Der Bereich 500, der auf einer Fläche des Testkopfs 106 gegenüber einer Fläche mit der DUT-Haltevorrichtung 110 gekoppelt ist, besteht im Wesentlichen aus der Zusatzplatine 112. Das gestrichelte Quadrat 502 auf dem Bereich 500 ist der Ort, an dem sich die DUT-Haltevorrichtung 110 auf der DIB 108 befindet. Der Bereich 500 umfasst Steckverbinder 804 (8), die zum Zusatzplatinen-Verbindungssystem 114B gehören. Die Steckverbinder 804 stehen in Wechselbeziehung zu den Steckverbindern 904 und sind über Steckverbinder 114C mit diesen gekoppelt. Der Bereich 500 umfasst auch Steuerge räte 808 (8), die zum Steuersystem 306 gehören, und Testgeräte 810 (8), die zum internen Testsystem 304 gehören.
6 veranschaulicht eine Rückansicht eines Bereichs des Systems 100 gemäß Ausführungsbeispielen der vorliegenden Erfindung. Wie gezeigt wird, ist eine DUT 600 mit der DUT-Haltevorrichtung 110 auf der DIB 108 gekoppelt. Außerdem ist das DIB-Verbindungssystem 114A (in dieser Figur nicht gezeigt) über Steckverbinder 602, die zum Steckverbinder 114C gehören, mit den Zusatzplatinen-Steckverbindern 114B (in dieser Figur nicht gezeigt) gekoppelt. Bei dem Steckverbinder 114C kann es sich um ein Teradyne-Verbindungssystem mit dem Namen „NexLev" handeln, das laut Angabe Signale mit bis über 3,2 Gbps mit einer Dichte von 145 Signalen pro Zoll übertragen kann. Wenn beispielsweise die DUT 600 neun Kerne 200 umfasste, wären neun Steckverbinder 602 (einer für jeden Kern) vorhanden, die 100 Signal-Anschluss-Stifte und 90 Erdungsstifte pro Steckverbinder bzw. eine Gesamtkapazität von 900 Signalen bereitstellen würden.
Demgemäß wird die Zusatzplatine 112 zur Unterbringung von neun Vorrichtungen 200 genutzt, um alle Signal-Schalt-/Multiplexing-Funktionen 302 und das interne Testsystem 304 von der DIB 108 weg zu verlagern. Folglich bleibt der notwendige Platz, der auf der DIB 108 für die DUT-Haltevorrichtung 110 benötigt wird, die eine Vielzahl von Kernen 200 haltend aufnehmen kann, beispielsweise neun Kerne 200 mit 36 seriellen Sende-/Empfangs-Differenzialpaaren, erhalten.
Zusatzplatine und DIB
Wie in 8 gezeigt wird, umfasst die Zusatzplatine 112 gemäß Ausführungsbeispielen der vorliegenden Erfindung mehrere Verbindungsabschnitte 800. Jeder der Verbindungsabschnitte 800 umfasst Hunderte oder Tausende von Verbindungsvorrichtungen (nicht gezeigt), bei denen es sich um Kupferstreifen, Drähte, optische Fasern oder dergleichen handeln kann. Die Verbindungsvorrichtungen koppeln alle Komponenten im System 100 in verschiedenen Konfigurationen zusammen, um ein Testsignal durch das System 100 zu leiten, um die verschiedenen, nachfolgend beschriebenen, automatischen Testvorgänge durchzuführen. In einem Ausführungsbeispiel sind zwanzig Verbindungsabschnitte 800 vorhanden. Die meisten der Komponenten auf der Zusatzplatine 112 sind in einem oberen Abschnitt 802 der Verbindungsabschnitte angeordnet. Der obere Abschnitt 802 umfasst Steckverbinder- /Multiplexer-Vorrichtungen 804 (mit C/M-0 bis C/M-8 beschriftet). Die C/M-Vorrichtungen 804 umfassen die Steckverbinder 114B und einen Satz von Multiplexern im Multiplexing-System 302. Obwohl neun C/M-Vorrichtungen gezeigt sind, versteht es sich, dass es in Abhängigkeit von dem Betrag der zu testenden Kerne 200 mehr oder weniger sein können. Die Zusatzplatine 112 umfasst ferner Steuergeräte 808 und Testgeräte 810. Bei den Steuergeräten 808 kann es sich um feldprogrammierbare Gatteranordnungen (FPGAs) im Steuersystem 306 handeln. Bei den Testgeräten 810 kann es sich um Maschinen vom Typ BERT und/oder PRBS (pseudo random bit sequence, pseudo-zufällige Bitfolge) im Testsystem 304 handeln. Die BERT-Maschinen 810 können sich in SerDes-Vorrichtungen (ähnlich den Vorrichtungen 200) befinden, die im Testsystem 304 genutzt werden, mit dem das At-Speed-Testen der Kerne 200 durchgeführt werden kann.
9 zeigt eine Anordnung von Komponenten auf der DIB 108 gemäß Ausführungsbeispielen der vorliegenden Erfindung. Die DUT-Haltevorrichtung 110 umfasst neun Kerne 200 (mit DUT-0 bis DUT-8 beschriftet), ein Steuergerät 900 und ein Schaltsystem 902. Jeder der Kerne 200 ist mit einem entsprechenden Steckverbinder 904 (mit C-0 bis C-8 beschriftet) gekoppelt. Beispielsweise sind die Knoten 212 und 214 jedes Kerns 200 mit einem entsprechenden Steckverbinder C0-C8 verbunden. Wie in 8 und 9 gezeigt wird, befinden sich die C/Ms 804 in der gleichen Position auf der Zusatzplatine 112 wie die Steckverbinder (Cs) 904 auf der DIB 108. Die C/Ms 804 und die Cs 904 sind über Steckverbinder 602 (6) miteinander verbunden.
10 ist ein Blockdiagramm, das weitere Einzelheiten der Elemente auf der Zusatzplatine 112 und der DIB 108 gemäß Ausführungsbeispielen der vorliegenden Erfindung zeigt. Das Multiplexing-System 302 auf der Zusatzplatine 112 ist mit den neun Kernen 200 über die Verbindungsvorrichtung 602 verbunden, die die Cs 904 auf der DIB 108 mit den C/Ms 200 auf der Zusatzplatine 112 verbindet. Die jedem der neun Kerne 200 in der DUT 600 zugeordneten Signalwege sind auf verschiedenen Signalwegen in Abhängigkeit von den über einen Hauptkern-Multiplexer 308 bereitgestellten Signalwegen zur Durchführung verschiedener Testvorgänge, wie nachfolgend näher beschrieben wird, miteinander und mit dem externen Testsystem 102 gekoppelt (beispielsweise elektrisch).
Beispielsweise sind während Analog-Testvorgängen, wie nachfolgend unter Bezugnahme auf 23 näher beschrieben, die Kerne 200 in der DUT 600 über den analogen Sende-Multiplexer 310A mit einem analogen Sende-Testsystem 116A im analogen Testsystem 116 und/oder über den analogen Empfangs-Multiplexer 310B mit einem analogen Empfangs-Testsystem 116B im Analog-Testsystem 116 verbunden. In einem anderen Beispiel sind während BERT-Testvorgängen, wie nachfolgend unter Bezugnahme auf 22A näher beschrieben, die Kerne 200 in der DUT 600 über die im Multiplexing-System 302 befindlichen BERT-Multiplexer 312A und 312B mit einer von zwei BERT-Maschinen 1010A bzw. 1010B gekoppelt. Der Eingangs- und der Ausgangsknoten (E/A) in den analogen Test-Multiplexern 310 und den BERT-Multiplexern 312 werden über das Multiplexer-Steuergerät 306 so gesteuert, dass sie über die Multiplexer 308, 310 und 312 Signalwege bilden und die Signale von der Platine weg transportieren. Alle Komponenten auf der Zusatzplatine 112 werden über ein Stromüberwachungssystem 1014 mit Strom versorgt.
11 zeigt einen Bereich mit Verbindungen, die zwischen Elementen auf der Zusatzplatine 112 gemäß Ausführungsbeispielen der vorliegenden Erfindung hergestellt wurden. Ein erster Satz von C/Ms 804 (beispielsweise alle C/Ms außer zweien) kann mit dem Steuergerät 808-1 gekoppelt werden, und zwar über Steuerleitungen 1102 und einen zweiten Satz von C/Ms 804 (beispielsweise den übrigen, nicht mit 808-1 gekoppelten), und alle anderen Multiplexer (beispielsweise die Multiplexer 310 und 312) auf der Zusatzplatine 112 können über Steuerleitungen 1102 mit 808-2 gekoppelt werden. Wie nachfolgend noch näher dargelegt wird, sind mit jedem Steuergerät 808 16 Multiplexer 1202 (12) verbunden, wobei jeder Multiplexer 1202 6 Steuerleitungen empfängt, die Steuersignale vom Steuergerät 808 zur C/M 804 übertragen. Somit entspricht jede Leitung 1102, die in eine C/M 804 in 11 eintritt, 8 × 6 = 48 Steuerleitungen. Folglich sind wenigstens 48 × 9 = 432 Steuerleitungen insgesamt zwischen den Steuergeräten 808 und den C/Ms 804 vorhanden, um die Weiterleitung der Signale 210 und 216 zwischen den Vorrichtungen 200, dem internen Testsystem 304 und dem externen Testsystem 102 zu steuern. Außerdem sind weitere Steuerleitungen 1102 zu den anderen Multiplexern (beispielsweise 310 und 312) vorhanden, die von den Steuergeräten 808 gesteuert werden. Insgesamt können über 800 Steuerleitungen 1102 vorhanden sein. Die Steuerung bildet Signalwege durch das System 100 und insbesondere durch die Verbindungsvorrichtungen (nicht gezeigt) auf den mehreren Schichten der Verbindungsabschnitte 800. In verschiedenen Ausführungsbeispielen können entweder eines oder beide Steuergeräte 808 mit jeder der C/Ms 804 verbunden werden. Außerdem ist in verschiedenen Ausführungsbeispielen jede der C/Ms 804 mit einem der Testgeräte 810 gekoppelt, was über den BERT-Multiplexer 312 erfolgen kann, wie in 10 gezeigt.
Zusatzplatinen-Multiplexing-/Schaltsystem
Über die gesamte übrige Beschreibung wird das folgende Protokoll zur Beschreibung des Systems 100 und der mittels des Systems 100 durchgeführten Vorgänge verwendet: TX# und RX#. Hierbei bedeuten: T = Sender und R = Empfänger; X = Nummer des Kerns und # = Anschlussnummer des angegebenen Kerns. So bezeichnet T00 beispielsweise einen Sender am Anschluss 0 des Kerns 0, und R21 bezeichnet einen Empfänger am Anschluss 1 von Kern 2. Wenn nur X verwendet wird, wird kein bestimmter Kern behandelt, sondern die Kerne im Allgemeinen.
Die 12–14 zeigen eine detailliertere Ansicht der C/M 804 gemäß Ausführungsbeispielen der vorliegenden Erfindung. Jede der C/Ms 804 umfasst einen Steckverbinder 1200 und Schalter oder Multiplexer 1202, die sich im Hauptkern-Multiplexer 1004 befinden. Bei den Multiplexern 1202 kann es sich um 1:6-Multiplexer mit hoher Bandbreite handeln, das heißt um Multiplexer, die in der Lage sind, Signale mit Frequenzen im Bereich mehrerer Gigabit pro Sekunde mit geringer Dämpfung weiterzuleiten. Die Anzahl der Multiplexer 1202, die mit dem Steckverbinder 1200 gekoppelt sind, ist von der Anzahl der den jeweiligen Kernen 200 zugeordneten Anschluss-Stifte 212 und 214 abhängig. In dem über diese gesamte Beschreibung verwendeten Beispiel weist jeder Kern 200 vier Anschlüsse 220 mit vier Anschluss-Stiften 212A–212B und 214A–214B pro Anschluss 220 und somit eine Gesamtsumme von 16 Anschluss-Stiften auf. Somit müsste der Steckverbinder 1200 mit 16 Multiplexern 1202 gekoppelt werden, einem für jeden Anschluss-Stift 212 und 214.
13 veranschaulicht ein Paar 1300 von Multiplexern 1202(TX) und 1202(RX) gemäß Ausführungsbeispielen der vorliegenden Erfindung. Die Signalwege durch die Multiplexer 1202 sind als Strichlinien dargestellt. Wenn der Multiplexer 1202(TX) ein von dem Anschluss-Stift 212(TX) stammendes Signal 210 weiterleitet, wird das Signal 210 am Knoten 1302 eingegeben und kann, vom Steuergerät 808 gesteuert, selektiv über die Steuerleitung 1303 geleitet werden, die wenigstens sechs Steuersignale zu einem von sechs Knoten überträgt: (1) einem TX-Kerntestschleifenknoten für die erste Richtung 1306; (2) einem TX-Kerntestschleifenknoten für die zweite Richtung 1308; (3) einem TX-Analogknoten 1310; (4) einem BERT-Multiplexer-Knoten 1312; (5) einem digitalen Hochgeschwindigkeitsknoten (HSD-Knoten) 1314 (mit dem Digital-Testsystem 118 gekoppelt); oder (6) einem RX-Knoten 1316. Der Multiplexer 1202(TX) leitet ein Signal vom Knoten 1302 zu einem aus den Knoten 1306–1316 ausgewählten Knoten, indem der Knoten 1302 mit dem ausgewählten Knoten verbunden wird.
Wenn unter fortgesetzter Bezugnahme auf 13 der Multiplexer 1202(RX) in ähnlicher Weise ein Signal 216 auf dem Weg zu 214(RX) leitet, wird das Signal 216 vom Knoten 1302 ausgegeben und kann, vom Steuergerät 808 gesteuert, über die Steuerleitung 1303, die wenigstens sechs Steuersignale überträgt, selektiv weitergeleitet werden. Das Signal 216 wird an einem von sechs Knoten eingegeben: (1) einem RX-Kerntestschleifenknoten für die erste Richtung 1318; (2) einem RX-Kerntestschleifenknoten für die zweite Richtung 1320; (3) einem RX-Analogknoten 1322; (4) einem BERT-Multiplexer-Knoten 1324; (5) einem HSD-Knoten 1326; oder (6) einem TX-Knoten 1328. Die Signalwege durch das Paar von Multiplexern 1300 während der Testvorgänge werden nachfolgend detailliert dargelegt. Es versteht sich, dass die Multiplexer nicht paarweise vorliegen müssen, sondern einzeln vorhanden sein können.
14 zeigt ein Ausführungsbeispiel einer Anordnung der Multiplexer-Paare 1300. In dieser Figur sind die Paare 1300 entsprechend einer Vorrichtung 200 angeordnet, die 4 Anschlüsse/Stränge 200 mit differenziellen Sende-Anschluss-Stiften 212 und Empfangs-Anschluss-Stiften 214 aufweist.
15 zeigt die Verbindungen zwischen den Komponenten in einem Bereich des Systems 100 gemäß Ausfihrungsbeispielen der vorliegenden Erfindung. Wenn der Kern 200(5) auf der DIB 108 dazu bestimmt ist, ein Signal 210 zu übertragen, verläuft somit das vom Kern 200(5) kommende Signal 210 entlang der Kanäle 222(T50) zu einem entsprechenden DIB-Steckverbinder 904(C5), durch den Steckverbinder 602(5), zu einem entsprechenden Zusatzplatinen-Steckverbinder 1200(C5), zum Knoten 1302 auf dem Multiplexer 1202(T50). Anschließend sendet das Steuergerät 808 ein Steuersignal an den Multiplexer 1202(T50), um den Knoten auszuwählen (beispielsweise 1306–1316), durch den das Signal 210 geleitet wird. Wenn der Kern 200(5) dazu bestimmt ist, das Signal 216 zu empfangen, tritt das Signal 216 auf ähnliche Weise von einem der Knoten (beispielsweise 1318–1328) in den Multiplexer 1202(R50) ein und wird, vom Steuergerät 808 gesteuert, zum Knoten 1304 ausgeleitet. Das Signal 216 läuft dann durch die Steckverbinder 1200(C5), 602(5) und 904(C5) zum Anschluss-Stift 214A(R50) oder 214B(R50) des Kerns 200(5).
Die 16A–16B, die der Übersichtlichkeit halber nicht beschriftet sind, sind Schemadiagramme, die die Verbindungen auf der Zusatzplatine zwischen den Multiplexern 1202, 1004, 1006 und 312 für die Kerne 200(0)–200(2) zeigen. Diese Figur zeigt nur die TX+- und RX+-Multiplexer 1202, die den TX+- und RX+- Anschluss-Stiften 212A und 212B sowie 214A und 214B der Kerne 200(0)–200(2) entsprechen. Wie nachfolgend unter Bezugnahme auf den Betrieb von System 100 näher beschrieben wird, werden in Abhängigkeit von den zwischen den Multiplexern 1202, 1006/1008 und 1012 gebildeten Signalwegen verschiedene automatische Testvorgänge an den Kernen 200 durchgeführt.
Die Zusatzplatine 112 führt die Weiterleitung der seriellen Datensignale mit Gbps Baudraten in einigen Ausführungsbeispielen mit Schaltern mit hoher Bandbreite 1202 (beispielsweise GaAs-Schalter) durch, die als Multiplexer für verschiedene Stufen im Multiplexing-System 302 implementiert wurden. Diese Anordnung erlaubt die vollständige Weiterleitung (beispielsweise von einem zum anderen Ende) von seriellen Datensignalen von der DUT 600 zu allen notwendigen Ressourcen. Die Weiterleitung berücksichtigt zahlreiche Instanzen paralleler Testvorgänge (beispielsweise gleichzeitige Kerntestschleifen, Schlängelverfahren, BERT, usw.) sowie die Fähigkeit, jegliche seriellen DUT-Datensignale an eine Ressource eines externen Testsystems 102 zu leiten. RF-Kabel vom externen Testsystem 102, die zum Übertragen von Signalen dienen, werden direkt mit der Zusatzplatine 112 gekoppelt. Die vollständige Konnektivität erlaubt wenigstens die folgenden Testvorgänge: Differenzialsignalkonnektivität zu BERT/PRBS-Maschinen 1010, Differenzialsignalkonnektivität zu Analog-Messgeräten 116, Differenzialsignalkonnektivität zu externen Testsystemvorrichtungen 102, Selbst-Testschleifen für Kerne, Testschleifen für benachbarte Kerne und Schlängelverfahren-Konfigurationen.
Die Fähigkeit, gleichzeitige oder parallele Tests an mehreren Kernen 200 durchzuführen, die auf einem Halbleiter integriert und/oder gefertigt werden können, verringert die Testzeit und die -kosten erheblich. Da die Zusatzplatine 112 im Laufe der allmählichen Einführung einer Prüfstand-Messausrüstung mit immer höherer Bandbreite Signalwege mit hoher Bandbreite durch das externe Testsystem 102 zum Analog-Testsystem 116 vorsieht, kann die DUT 600 außerdem über die Zusatzplatine 112 die Verbesserungen durch das externe Testsystem unmittelbar nutzen.
Wie oben dargelegt, kann in einigen Ausführungsbeispielen der Zusatzplatine 112 das interne Testsystem 304 einen oder mehrere SerDes-Chips oder eine andere von Broadcom Corporation hergestellte Siliziumtechnologie als Quelle für das digitale At-Speed-Funktionstesten und das BERT-Testen umfassen. Diese Ausführungsbeispiele können den „Design-for-Test"-Ansatz (DFT) von Broadcom für die Herstellung von Chips nutzen, die integrierte BERT- und PRBS-Generatoren, komplett mit Speicher auf dem Chip und programmierbaren Sendeamplituden, umfassen. Daher wird mittels Verwendung von Broadcom-Halbleitern in diesen Ausführungsbeispielen der Bedarf an hoch spezialisierten externen Testsystem-Messgeräten oder einer BERT/PRBS-Prüfstand-Messausrüstung wesentlich verringert. Außerdem erlaubt die Zusatzplatine 112 schnelle Aufrüstungen bei siliziumbedingten Geschwindigkeitsverbesserungen mit einer einfachen Platinenumgestaltung für neue Halbleitervorrichtungen. In den Ausführungsbeispielen, die Broadcom-Halbleiter auf der Zusatzplatine 112 verwenden, können die Halbleiter über den Industriestandard Managed Data Interface (MDI – IEEE 802.3, Klauseln 22 und 45) programmiert werden, der Rapid Programming zum Verringern des Bedarfs an einer langsamen, externen GPIB-Schnittstelle (General Purpose Interface Bus, Mehrzweck-Schnittstellenbus) zur BERT/PRBS-Prüfstand-Messausrüstung erlaubt.
Automatische At-Speed-Selbst-Testvorgänge
Über die gesamten übrigen Figuren stellen Außenpfeile zwischen den Kernen 200 oder zwischen den Anschlüssen 220 eines Kerns 200 einen Signalweg dar, der das Multiplexing-System 302 auf der Zusatzplatine 112 durchläuft oder der durch das Multiplexing-System 302 auf der Zusatzplatine 112 hergestellt wird. Diese Leitweglenkung ist in den 18B, 19B 22 und 23 näher veranschaulicht. Die innerhalb der Kerne 200 gezeigten Pfeile stellen eine interne Schleifenführung entweder innerhalb des Kerns 200 oder durch die Sockelschaltung der DUT hindurch dar. In den 17A–17C, 18A–18B, 22A–22B und 23B können Signale, die anscheinend von einem Kern 200 generiert werden, mittels einer Signalquelle (beispielsweise einer BERT-Maschine) in diesem Kern 200 generiert werden. Weitere Signale können wie gezeigt von Quellen außerhalb der Kerne 200 generiert werden. Obwohl es nicht gezeigt ist, kann bzw. können eine Vorrichtung und/oder ein Gerät mit den einzelnen Kernen 200 oder dem getesteten System 104 gekoppelt werden, um die während des Tests aufgelaufenen Daten zur Auswertung der Leistung der DUTs 110 zu sammeln.
Die 17A–17C, 18A–18B und 19A–19B veranschaulichen automatische Selbst-Testvorgänge im System 100 gemäß Ausführungsbeispielen der vorliegenden Erfindung. Über die gesamte Beschreibung der Vorgänge des Systems 100 versteht es sich, obwohl dies nicht immer beschrieben ist, dass es sich bei jedem Signal um ein serielles Datensignal 210 handeln kann, das durch Signalwege geleitet werden kann, die auf der Grundlage von Steuersignalen vom Steuergerät 808 durch den Multiplexer 1202 hindurch gebildet werden. Das Steuersignal bestimmt, auf welchem Ausgangsknoten auf dem Multiplexer 1202 ein Eingangssignal 210 ausgegeben wird. Es versteht sich, dass fast alle automatischen Testvorgänge eine Vollduplexübertragung von seriellen Datensignalen umfassen. Das heißt, dass alle Anschluss-Stifte 212 und 214 zur gleichen Zeit serielle Datensignale 210 und 216 senden und empfangen. Somit werden in unserem Beispiel mit neun Kernen 200 mit vier Anschlüssen 220 pro Kern 200 und vier Kanälen 222 (mit je vier Anschluss-Stiften 212 und 214) pro Anschluss 220 144 serielle Datensignale 210 und 216 mittels eines Kerns 200 gleichzeitig an einen benachbarten Kern 200 geleitet.
17A zeigt ein automatisches Selbst-Testschleifenverfahren 1700 gemäß Ausführungsbeispielen der vorliegenden Erfindung. Während dieses Vorgangs 1700 werden serielle Datensignale 210, die im Kern 200 generiert wurden, durch die diesem Kern 200 entsprechenden Multiplexer 1202 und an diesen Kern 200 zurückgeleitet. Beispielsweise werden vom Kern 200(X) gesendete serielle Datensignale 210 am Knoten 1302 des entsprechenden Sende-Multiplexers 1202(TX) empfangen und an den Knoten 1316 geleitet und von diesem ausgegeben. Die seriellen Datensignale 210/216 werden dann am Knoten 1328 des Empfangs-Multiplexers 1202(RX) empfangen und an den Knoten 1304 geleitet und von diesem ausgegeben. Die seriellen Datensignale 216 laufen dann zum selben Knoten 200(X) zurück. Auf ähnliche Weise können alle anderen Kerne 200(1)–200(8) und ihre entsprechenden Multiplexer serielle Datensignale leiten.
17B zeigt ein automatisches Vollduplex-Testschleifenverfahren mit benachbartem Kern 1710 in einer ersten „Richtung", wobei eine Richtung eine Gruppierung von benachbarten Kernen 200 sein kann. In der ersten Richtung sind die Kerne 200 wie folgt definiert: 0-1, 2-3, 4-5 und 6-7, wobei Kern 8 nicht beteiligt ist.
Während dieses Vorgangs werden von allen Anschluss-Stiften 212A–212B in einem ersten Kern 200 ausgegebene serielle Datensignale 210 durch die Multiplexer 1202 zu einem zweiten, benachbarten Kern 200 geleitet, während von allen Anschluss-Stiften 212A–212B in dem zweiten Kern 200 ausgegebene serielle Datensignale 210 vom zweiten Kern 200 gesendet und durch die Multiplexer 1202 an den ersten Kern 200 geleitet werden. Beispielsweise werden vom Kern 200(0) generierte serielle Datensignale 210 an den Knoten 1302 auf dem entsprechenden Sende-Multiplexer 1202(T0) empfangen und an die Knoten 1306 geleitet und von diesen ausgegeben. Die Signale 210/216 werden dann an den Knoten 1318 in den Multiplexern 1202(R1) empfangen und an die Knoten 1304 geleitet und von diesen an den Kern 200(1) ausgegeben. Außerdem sendet der Kern 200(1) aufgrund derselben Funktionalität des Systems 100 gleichzeitig serielle Datensignale 210 an den Kern 200(0). Ferner können alle weiteren Kernpaare 2-3, 4-5 und 6-7 gleichzeitig durch ihre entsprechenden Multiplexer serielle Datensignale 210/216 zwischen sich hin und her leiten.
17C zeigt ein automatisches Vollduplex-Testschleifenverfahren mit benachbartem Kern 1720 in einer zweiten Richtung. In der zweiten Richtung sind die Kerne 200 wie folgt konfiguriert: 1-2, 3-4, 5-6 und 7-8, wobei Kern 0 nicht beteiligt ist. Während dieses Vorgangs werden von allen Anschluss-Stiften 212A–212B in einem ersten Kern 200 ausgegebene serielle Datensignale 210 durch die Multiplexer 1202 zu einem zweiten, benachbarten Kern 200 geleitet, während von allen Anschluss-Stiften 212A–212B in dem zweiten, benachbarten Kern 200 ausgegebene serielle Datensignale 210 vom zweiten Kern 200 gesendet und durch die Multiplexer 1202 an den ersten Kern 200 geleitet werden. Beispielsweise werden vom Kern 200(1) generierte serielle Datensignale 210 an den Knoten 1302 auf dem entsprechenden Sende-Multiplexer 1202(T1) empfangen und an die Knoten 1308 geleitet und von diesen ausgegeben. Die Signale 210/216 werden dann an den Knoten 1320 in den Multiplexern 1202(R2) empfangen und an die Knoten 1304 geleitet und von diesen an den Kern 200(2) ausgegeben. Außerdem sendet der Kern 200(2) aufgrund derselben Funktionalität des Systems 100 gleichzeitig serielle Datensignale an den Kern 200(1). Ferner senden alle weiteren Kernpaare 3-4, 5-6 und 7-8 gleichzeitig serielle Datensignale 210/216 zwischen sich hin und her.
Die 18A–18B zeigen bildlich einen automatischen internen Abwärtsschlängel-Testvorgang 1800 gemäß Ausführungsbeispielen der vorliegenden Erfindung. Während dieses Vorgangs 1800 werden im Kern 200(0) generierte Signa le nacheinander durch alle Kerne 200 geleitet, bis sie den Kern 200(8) erreichen. Um diesen Vorgang 1800 durchzuführen, werden die Testschleifen-Vorgänge mit benachbartem Kern 1710 und 1720 abwechselnd durchgeführt. Beispielsweise wird der Vorgang 1710 durchgeführt, um Signale vom Kern 200(0) an den Kern 200(1) zu senden, dann wird der Vorgang 1720 durchgeführt, um Signale vom Kern 200(1) an den Kern 200(2) zu senden, dann wird der Vorgang 1710 durchgeführt, um Signale vom Kern 200(2) an den Kern 200(3) zu senden usw.
Unter fortgesetzter Bezugnahme auf 18B ist der Signalweg für den Vorgang 1800 gezeigt. Der Übersicht halber sind nur die ersten drei Stufen gezeigt. Während einer ersten Stufe wird ein im Kern 200(0) generiertes Signal vom Anschluss-Stift 212A(T00) an den Steckverbinder 904(C0), an den Steckverbinder 1200(C0), an den Knoten 1302(T00), an den Knoten 1306(T00), an den Knoten 1318(R10), an den Knoten 1304(R10), an den Steckverbinder 1200(C1), an den Steckverbinder 904(C1) und in den Anschluss-Stift 214A(R10) im Kern 200(1) gesendet. Während einer zweiten Stufe wird das Signal durch den Kern 200(1) geführt, um vom Anschluss-Stift 212A(T10) an den Steckverbinder 904(C1), an den Steckverbinder 1200(C1), an den Knoten 1302(T10), an den Knoten 1308(T10), an den Knoten 1320(R20), an den Knoten 1304(R20), an den Steckverbinder 1200(C2), an den Steckverbinder 904(C2) und an den Anschluss-Stift 214A(R20) im Kern 200(2) gesendet zu werden. Während einer dritten Stufe wird das Signal durch den Kern 200(2) geführt, um vom Anschluss-Stift 212A(T20) an den Steckverbinder 904(C2), an den Steckverbinder 1200(C2), an den Knoten 1302(T20), an den Knoten 1306(T20), an den Knoten 1313(R30) gesendet zu werden usw. Die nachfolgenden Stufen laufen nach einem ähnlichen Muster für den Signalweg ab.
Die 19A–19B zeigen bildlich einen automatischen internen Aufwässchlängel-Testvorgang 1900 gemäß Ausführungsbeispielen der vorliegenden Erfindung. Während dieses Vorgangs 1900 werden im Kern 200(8) generierte Signale in umgekehrter Reihenfolge durch alle Kerne 200 geleitet, bis sie den Kern 200(0) erreichen. Um diesen Vorgang 1900 durchzuführen, werden die Testschleifen-Vorgänge mit benachbartem Kern 1710 und 1720 abwechselnd durchgeführt. Beispielsweise wird der Vorgang 1720 durchgeführt, um Signale vom Kern 200(8) an den Kern 200(7) zu senden, dann wird der Vorgang 1710 durchgeführt, um Signale vom Kern 200(7) an den Kern 200(6) zu senden, dann wird der Vorgang 1720 durchgeführt, um Signale vom Kern 200(6) an den Kern 200(5) zu senden usw.
Unter fortgesetzter Bezugnahme auf 19B ist der Signalweg für den Vorgang 1900 gezeigt. Der Übersicht halber sind nur die ersten drei Stufen gezeigt. Während einer ersten Stufe wird ein im Kern 200(8) generiertes Signal vom Anschluss-Stift 212A(T80) an den Steckverbinder 904(C8), an den Steckverbinder 1200(C8), an den Knoten 1302(T80), an den Knoten 1308(T80), an den Knoten 1320(R70), an den Knoten 1304(R70), an den Steckverbinder 1200(C7), an den Steckverbinder 904(C7) und an den Anschluss-Stift 214A(R70) des Kerns 200(7) gesendet. Während einer zweiten Stufe wird das Signal durch den Kern 200(7) geführt, um vom Anschluss-Stift 212A(T70) an den Steckverbinder 904(C7), an den Steckverbinder 1200(C7), an den Knoten 1302(T70), an den Knoten 1306(T70), an den Knoten 1318(R60), an den Knoten 1304(R60), an den Steckverbinder 1200(C6), an den Steckverbinder 904(C6) und an den Anschluss-Stift 214A(R60) im Kern 200(6) gesendet zu werden. Während einer dritten Stufe wird das Signal durch den Kern 200(6) geführt, um vom Anschluss-Stift 212A(T60) an den Steckverbinder 904(C6), an den Steckverbinder 1200(C6), an den Knoten 1302(T60), an den Knoten 1308(T60), an den Knoten 1320(R50) gesendet zu werden usw.
Auf diese Weise erfolgen die Vorgänge, wie über die Beschreibung der 17A–19B gezeigt wurde, auf der Grundlage eines bestimmten Protokolls. Dieses Protokoll kann wie folgt zusammengefasst werden: (1) Festlegung, von welchem Kern 200 ein Signal (beispielsweise ein erstes Signal) gesendet wird; (2) Festlegung, an welchen Kern 200 ein Signal (beispielsweise ein zweites Signal) gesendet wird; (3) Festlegung, von welchem Anschluss-Stift das Signal gesendet wird; und (4) Generieren von wenigstens einem Steuersignal im Steuergerät 808, das an die den Kernen 200 zugeordneten Multiplexer 1202 und, auf der Grundlage der Festlegungen, an die Anschluss-Stifte 212 und 214 gesendet wird. Dieses Protokoll zieht sich durch fast alle oben und nachfolgend beschriebenen automatischen Testvorgänge.
Automatische At-Speed-Testvorgänge mit einem externen System
In den 20–22B sind automatische Vollduplex-At-Speed-Testverfahren (beispielsweise mit mehreren Gigabit pro Sekunde Baudrate) und -vorgänge für Funktionssysteme gezeigt. Diese Tests können die Verwendung eines Testsignals von den internen Testsystemen 304 im Signalweg umfassen. Auf diese Weise kann es sein, dass die Testsignale nicht von einem zu testenden Kern generiert werden, wie dies in den oben beschriebenen Selbst-Testvorgängen der Fall war. Das allgemeine Protokoll gilt jedoch nach wie vor, genauso wie die oben beschriebenen Signalwege. Auf diese Weise besteht der Hauptunterschied zwischen den Selbst-Testvorgängen und den Funktionstestvorgängen darin, dass die Signale von einem internen Testsystem 304 eingegeben werden, an ein solches ausgegeben werden oder durch ein solches geleitet werden, anstatt direkt zwischen den Multiplexern 1202 geleitet zu werden. Daher werden aus Gründen der Übersichtlichkeit der Darlegung nur zusätzliche Schritte oder Signalwege dargelegt, und auf vorhergehende Signalwege wird verwiesen. Das Vollduplex-Testen erlaubt es, unter Verwendung verschiedener Frequenzen (beispielsweise einem Kerntakt und einem BERT-Maschinentakt) zu testen, so dass es zu einem asynchronen Frequenzversatz zwischen einem nahen und einem fernen Ende des Systems kommen wird.
20 zeigt bildlich einen beispielhaften automatischen externen Testvorgang im Abwärtsschlängelverfahren 2000, der dem automatischen internen Abwärtsschlängelverfahren 1800 ähnlich ist. Der Hauptunterschied zwischen dem Vorgang 2000 und dem Vorgang 1800 besteht darin, dass der Kern 200(0), anstatt ein Testsignal zu generieren, ein Testsignal 2002 vom externen Testsystem 304 empfängt. Nach dem Empfang des Testsignals am Kern 200(0) leitet das System, das die Zusatzplatine 112 verwendet, das Signal sequenziell in aufsteigender Reihenfolge der Kerne unter Verwendung des oben unter Bezugnahme auf die 18A–18B beschriebenen Signalwegs und des internen Abwärtsschlängelvorgangs 1800 an die anderen Kerne 200. Nach Durchlaufen des Kerns 200(8) wird das Signal zum internen Testsystem 304 zurückgesendet.
21 zeigt bildlich einen beispielhaften automatischen externen Testvorgang im Aufwärtsschlängelverfahren 2100, der dem automatischen internen Aufwärtsschlängelverfahren 1900 ähnlich ist. Der Hauptunterschied zwischen dem Vorgang 2100 und dem Vorgang 1900 besteht darin, dass der Kern 200(8), anstatt ein Testsignal zu generieren, ein Testsignal 2102 vom internen Testsystem 304 empfängt. Nach dem Empfang des Testsignals am Kern 200(8) leitet das System 100, das die Zusatzplatine 112 verwendet, das Signal sequenziell in absteigender Reihenfolge der Kerne unter Verwendung des oben unter Bezugnahme auf die 19A–19B beschriebenen Signalwegs und des internen Abwärtsschlängelvorgangs 1900 an die anderen Kerne 200. Nach Durchlaufen des Kerns 200(8) wird das Signal zum internen Testsystem 304 zurückgesendet.
22A zeigt bildlich einen automatischen BERT-Testvorgang 2200 gemäß Ausführungsbeispielen der vorliegenden Erfindung. Dieser Testvorgang 2200 ist dem in 17A gezeigten Selbst-Testschleifenverfahren 1700 höchst ähnlich. Ein Unterschied besteht darin, dass zwei Signale durch das System geleitet werden, es werden eines von einer BERT-Maschine in einem Kern 200 und eines von BERT-Maschinen auf der Zusatzplatine 112 verwendet. Ein weiterer Unterschied besteht darin, dass das von einem Kern 200 am Knoten 1302 des Paars von Multiplexern 1300 empfangene Signal zum Knoten 1312 geleitet wird und von dort über den BERT-Multiplexer 1012A/1012B an die BERT-Maschine 1010A/1010B ausgegeben wird. Nach dem Durchlaufen der BERT-Maschine 1010A/1010B wird das Signal am Knoten 1324 empfangen und zum Knoten 1304 geleitet und durch diesen hindurch zurück an denselben Kern 200 ausgegeben, von dem es gesendet wurde. Auf diese Weise führt das Signal eine Interaktion mit dem internen Testsystem 304 durch, bevor es zu seinem anfänglichen Kern 200 zurück geleitet wird.
Wie in 22A gezeigt wird, sind vier Kerne 200(0)–200(3) durch den ersten BERT-Multiplexer 1012A hindurch mit der ersten BERT-Maschine 1010A gekoppelt, und fünf Kerne 200(4)–200(8) sind durch den zweiten BERT-Multiplexer 1012B hindurch mit der zweiten BERT-Maschine 1010B gekoppelt. In alternativen Konfigurationen können mehr oder weniger BERT-Multiplexer 312 verwendet werden, womit die Anzahl der mit einer einzelnen BERT-Maschine 1010 gekoppelten Kerne 200 geändert wird.
Automatische Analog-Testverfahren
23A veranschaulicht bildlich einen automatischen analogen Sende-Testvorgang 2300 gemäß Ausführungsbeispielen der vorliegenden Erfindung. Ein mittels eines Kerns 200 generiertes Signal wird am Knoten 1302 des Paars von Multiplexern 1300 empfangen und zum Knoten 1310 geleitet und von dort an analoge Sende-Multiplexer 310 und anschließend an ein analoges Sende-Testsystem 116A im externen Testsystem 102 ausgegeben. Wie gezeigt, verwenden die Kerne 200(0)–200(3) die Analogsystem-Multiplexer 310A-1, und die Kerne 200(4)–200(8) verwenden die Analogsystem-Multiplexer 310A-2. Es versteht sich, dass die Kerne in beliebiger Art gruppiert werden können, solange es sich bei dem Multiplexer 310A, der das Signal von vieren der Kerne 200 empfängt, um einen 16:1-Multiplexer handelt und es sich bei dem Multiplexer 310A, der das Signal von fünfen der Kerne 200 empfängt, um einen 20:1-Multiplexer handelt. Nach dem Empfang werden die Signale im analogen Sende-Testsystem 116A mittels einer digitalen Verarbeitungsvorrichtung (beispielsweise GigaDig-Vorrichtung) verarbeitet und ausgewertet.
Während eines automatischen analogen Sende-Testvorgangs werden die Sende-Multiplexer 1202A mittels des Steuergeräts 808 so gesteuert, dass sie die am Knoten 1302 empfangenen Signale an den Knoten 1310 und anschließend an die analogen Sende-Multiplexer 310A leiten. Die analogen Sende-Multiplexer 310A werden wiederum mittels des Steuergeräts 808 so gesteuert, dass sie die Signale an das analoge Sendesignal-Testsystem 116A leiten.
23B veranschaulicht bildlich einen automatischen analogen Empfangs-Testvorgang 2350 gemäß Ausführungsbeispielen der vorliegenden Erfindung. Während des automatischen analogen Empfangs-Testvorgangs 2350 werden Signale im Analog-Testsystem 116 generiert und über auf der Zusatzplatine mittels Steuergeräten 808 hergestellte Signalwege an den Kern 200 gesendet. Es gibt mehrere Ausführungsbeispiele für die Signalgenerierung. Ein erstes Ausführungsbeispiel umfasst die Signalgeneratoren 116B-1 (beispielsweise ATE-Quelle 1, Anschlüsse 1 und 2), die die Signale so durch die analogen Empfangs-Multiplexer 310B-1 und 310B-2 und durch die C/Ms 804 hindurchleiten, dass sie an den Kernen 200 empfangen werden. Ein zweites Ausführungsbeispiel umfasst die Signalgeneratoren 116B-2 (beispielsweise ATE-Quelle 2, Anschlüsse 1 und 2), die die Signale so durch die analogen Empfangs-Multiplexer 310B-1 und 310B-2 und durch die C/Ms 804 hindurchleiten, dass sie an den Kernen 200 empfangen werden. Ein drittes Ausführungsbeispiel umfasst den Signalgenerator 116B-3 (beispielsweise ATE-Quelle 3, Anschlüsse 1 und 2), der die Signale so durch den analogen Empfangs-Multiplexer 310B-3 an die analogen Empfangs-Multiplexer 310B-1 und 310B-2 durch die C/Ms 804 vom Knoten 1322 an den Knoten 1304 ausleitet, dass sie an den Kernen 200 empfangen werden. Bei den Signalgeneratoren 116B kann es sich um Sinuswellengeneratoren handeln. In anderen Ausführungsbeispielen können zwei oder drei der Signalgeneratoren 166B verwendet werden, um gleichzeitig oder nacheinander verschiedene Arten von Signalen (beispielsweise Sinuswellen und Jittermodulation) durch die Zusatzplatine 112 hindurch an die Kerne 200 zu leiten.
Während eines automatischen analogen Empfangs-Testvorgangs generiert das analoge Empfangssignal-Testsystem 116B ein Signal, das zu den analogen Empfangs-Multiplexern 1008 geleitet wird, die von einem Steuergerät 808 gesteuert werden, um das Signal zum Knoten 1322 der Empfangs-Multiplexer 1202 zu leiten. Die Empfangs-Multiplexer 1202 werden mittels des Steuergeräts 808 so gesteuert, dass das Signal zum Knoten 1304 geleitet wird, von dem aus es an den Kern 200 ausgegeben wird, von dem es gekommen ist.
Übergeordnete Methodologie
24 veranschaulicht ein Flussdiagramm, das ein Verfahren 2400 zum Durchführen von automatischen At-Speed-Tests an Vorrichtungen (beispielsweise 200) gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellt. In Schritt 2402 werden Multiplexer-Steuersignale generiert. In Schritt 2404 werden auf der Grundlage der Multiplexer-Steuersignale zwischen einem Satz von Multiplexern und den Vorrichtungen verschiedene Signalwege gebildet. In Schritt 2406 werden Testsignale mit mehreren Gigabit pro Sekunde (MGBPS) Baudraten durch die Signalwege geleitet.
25 veranschaulicht ein Flussdiagramm, das ein Verfahren 2500 darstellt, das während der Generierung der Multiplexer-Steuersignale in Schritt 2402 auftritt. Im Schritt 2502 werden erste Signale generiert, die angeben, von wo aus die Testsignale gesendet werden. In Schritt 2504 werden zweite Signale generiert, die angeben, wohin die Testsignale gesendet werden. In Schritt 2506 werden aus den ersten und den zweiten Signalen die Multiplexer-Steuersignale generiert.
26 veranschaulicht ein Flussdiagramm, das ein Verfahren zum Durchführen von automatischen At-Speed-Tests an einer Vorrichtung darstellt. In Schritt 2602 wird ein Satz von Multiplexern, der für jeden Anschluss-Stift auf der Vorrichtung einen Multiplexer umfasst, mit einer Zusatzplatine gekoppelt. In Schritt 2604 wird jeder Anschluss-Stift jedes Multiplexers im Satz von Multiplexern einzeln gesteuert. In Schritt 2606 werden auf der Grundlage des Schrittes 2604 zur Einzelsteuerung Signalwege durch jeden der Multiplexer hindurch gebildet.
Schlussfolgerung
Obwohl oben verschiedene Ausführungsbeispiele der vorliegenden Erfindung beschrieben worden sind, sollte es klar sein, dass sie lediglich beispielhaft und nicht einschränkend dargestellt wurden. Für die Fachleute auf dem relevanten Gebiet wird es deutlich, dass verschiedene Änderungen in Form und Einzelheiten daran vorgenommen werden können, ohne dass sie vom Schutzumfang der Erfindung abweichen. Somit sollten der Umfang und der Schutzbereich der vorliegenden Erfindung nicht durch eines der oben beschriebenen, beispielhaften Ausführungsbeispiele beschränkt, sondern nur gemäß den folgenden Ansprüchen definiert werden.

Claims

Testsystem zum automatischen At-Speed-Testen einer Vorrichtung (200), die serielle Datensignale mit mehreren Gigabit pro Sekunde Baudrate erzeugt, wobei das Testsystem eine Geräteschnittstellenplatine (DIB) (108), eine Zusatzplatine (112) und einen Kopplungsabschnitt (114) zum miteinander Koppeln der Vorrichtung (200), der Geräteschnittstellenplatine (108) und der Zusatzplatine (112) umfasst, wobei die Zusatzplatine (112) folgendes umfasst: einen Multiplexing-Abschnitt (302), der über den Kopplungsabschnitt (114) mit der Vorrichtung (200) gekoppelt ist; und einen mit dem Multiplexing-Abschnitt (302) gekoppelten Steuerabschnitt (306), der die Leitweglenkung der Testsignale durch den Multiplexing-Abschnitt (302) steuert; dadurch gekennzeichnet, dass der Multiplexing-Abschnitt (302) über den Kopplungsabschnitt (114) mit einer Vielzahl der Vorrichtungen (200) gekoppelt ist und integriert ist, um die Testsignale zwischen benachbarten Vorrichtungen der Vielzahl von Vorrichtungen zu leiten.
System nach Anspruch 1, dadurch gekennzeichnet, dass der Kopplungsabschnitt (114) einen Zusatzplatinen-Steckverbinder (114B) umfasst, der mit einem entsprechenden DIB-Steckverbinder (114A) auf der DIB gekoppelt ist, und wobei der DIB-Steckverbinder (114A) mit den Vorrichtungen (200) gekoppelt ist.
System nach Anspruch 2, dadurch gekennzeichnet, dass der Multiplexing-Abschnitt (302) der Zusatzplatine (112) einen Satz von Multiplexern (308, 310, 312) umfasst, der mit dem Zusatzplatinen-Steckverbinder (114B) gekoppelt ist.
System nach Anspruch 3, dadurch gekennzeichnet, dass jeder Multiplexer (308, 310, 312) in dem Satz von Multiplexern (302) einen Eingangsknoten und sechs Ausgangsknoten hat, und wobei jeder dieser Knoten an dem Multiplexer einzeln von dem Steuerabschnitt (306) gesteuert wird, um ein Signal durch den Multiplexer zu leiten.
System nach Anspruch 4, dadurch gekennzeichnet, dass die sechs Ausgangsknoten wenigstens einen Analogsignal-Knoten, einen Selbst-Testschleifen-Knoten, einen Digitalsignal-Knoten und einen Kern-Testschleifen-Knoten zum Koppeln an einen benachbarten Multiplexer der Multiplexer umfasst.
System nach Anspruch 3, dadurch gekennzeichnet, dass jeder Multiplexer in dem Satz von Multiplexern ein 1:6-GaAs-Schalter ist.
System nach Anspruch 3, dadurch gekennzeichnet, dass die Zusatzplatine (112) eine Vielzahl von Schichten von Verbindungsabschnitten umfasst, die verwendet werden, um die Verbindungsvorrichtungen zwischen dem Satz von Multiplexern, dem Steuerabschnitt (306) und den Vorrichtungen (200) am Laufen zu halten.
System nach Anspruch 3, dadurch gekennzeichnet, dass der Satz von Multiplexern einen Multiplexer für jeden seriellen Anschlußstift auf einer entsprechenden Vorrichtung der Vorrichtungen (200) umfasst.
System nach Anspruch 1, dadurch gekennzeichnet, dass die Zusatzplatine (112) des weiteren einen Testabschnitt (304) umfasst.
System nach Anspruch 9, dadurch gekennzeichnet, dass der Testabschnitt (304) einen Bitfehlermessplatz (BERT) (810) umfasst.
System nach Anspruch 9, dadurch gekennzeichnet, dass der Multiplexing-Abschnitt (302) einen Testabschnitt-Multiplexer (310) umfasst, der mit dem Testabschnitt (304) gekoppelt ist.
System nach Anspruch 1, dadurch gekennzeichnet, dass der Multiplexing-Abschnitt (302) Analog-Multiplexer (310) umfasst, die mit einem Analog-Testsystem (116) gekoppelt sind.
System nach Anspruch 1, dadurch gekennzeichnet, dass der Steuerabschnitt (306) eine feldprogrammierbare Gatteranordnung umfasst.
System nach Anspruch 3, dadurch gekennzeichnet, dass die Zusatzplatine (112) des weiteren eine Vielzahl von Schichten von Verbindungsabschnitten mit Verbindungsvorrichtungen umfasst, die jeden Multiplexer in jedem des Satzes von Multiplexern mit dem Steuerabschnitt (306) und dem Testabschnitt (304) verbindet.
Verfahren zum Durchführen eines automatischen At-Speed-Testens einer Vorrichtung unter Verwendung von Testsignalen mit mehreren Gigabit pro Sekunde Baudrate, wobei das Verfahren die folgenden Schritte umfasst: Erzeugen von Multiplexer-Steuersignalen; gekennzeichnet durch das Bilden von verschiedenen Signalwegen zwischen einem Multiplexing-Abschnitt (302) und einer Vielzahl der Vorrichtungen auf der Basis der Multiplexer-Steuersignale; und Leiten der Testsignale durch die Signalwege zwischen benachbarten Vorrichtungen der Vielzahl von Vorrichtungen.