JP2016170007A - 共通テストボード、ｉｐ評価ボード、及び半導体デバイスのテスト方法 - Google Patents

Abstract

【課題】半導体デバイスのテストのコストを低減できる共通テストボードを提供することを目的とする。
【解決手段】一つの実施形態によれば、ソケットボードとＩＰ評価ボードと共通ボードとを有する共通テストボードが提供される。ソケットボードは、互いに異なる複数のソケットボードから選択されたソケットボードである。ソケットボードには、半導体デバイスが接続される。ＩＰ評価ボードは、互いに異なる複数のＩＰ評価ボードから選択されたＩＰ評価ボードである。ＩＰ評価ボードは、選択されたソケットボードが装着可能である。共通ボードは、選択されたＩＰ評価ボードが装着可能である。
【選択図】図１

Description

本実施形態は、共通テストボード、ＩＰ評価ボード、及び半導体デバイスのテスト方法に関する。

半導体デバイスの出荷前には、半導体デバイスに対してテストが行われる。このとき、テストのコストを低減することが望まれる。

特開２０１１−２２０９２４号公報 特開平８−２０１４７６号公報 特開２００６−９０９５３号公報

一つの実施形態は、半導体デバイスのテストのコストを低減できる共通テストボード、ＩＰ評価ボード、及び半導体デバイスのテスト方法を提供することを目的とする。

一つの実施形態によれば、ソケットボードとＩＰ評価ボードと共通ボードとを有する共通テストボードが提供される。ソケットボードは、互いに異なる複数のソケットボードから選択されたソケットボードである。ソケットボードには、半導体デバイスが接続される。ＩＰ評価ボードは、互いに異なる複数のＩＰ評価ボードから選択されたＩＰ評価ボードである。ＩＰ評価ボードは、選択されたソケットボードが装着可能である。共通ボードは、選択されたＩＰ評価ボードが装着可能である。

実施形態にかかる共通テストボードの構成を示す図。 実施形態にかかる共通テストボードの構成を示す図。 実施形態にかかる共通テストボードの構成を示す図。 実施形態にかかる共通テストボードの構成を示す図。 実施形態にかかる共通テストボードにおける共通化の概念を示す図。 実施形態におけるコネクタの形態を示す図。 実施形態における共通ボードの構成を示す図。 実施形態におけるＩＰ評価ボードの構成を示す図。 実施形態におけるソケットボードの構成を示す図。 実施形態における半導体デバイスのテスト方法を示すフローチャート。 実施形態の変形例におけるＩＰ評価ボードの構成を示す図。

以下に添付図面を参照して、実施形態にかかる共通テストボードを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかる共通テストボードについて説明する。共通テストボードは、半導体デバイス（ＬＳＩ）のテストに用いられる。半導体デバイスの出荷前には、半導体デバイスに対してテストが行われる。

例えば、ＬＳＩテスタを使用して、半導体デバイスの内部ロジックが壊れているか否かのテスト（良否判定テスト）が、次のように行われる。ＬＳＩテスタは、半導体デバイスの各機種において必要とされる信号数の最大公約数的チャンネル数並びに特殊測定オプションを持つ。このＬＳＩテスタにテスタボードが装着される。テスタボードは、インターフェースに半導体デバイスの機種別のＬＳＩ専用ソケットが接続されて構成されている。ＬＳＩ専用ソケットに半導体デバイスを接続して載せる。そして、ＬＳＩテスタからテスタボード及びＬＳＩ専用ソケット経由で半導体デバイスにテスト信号が入出力される。これにより、半導体デバイスの内部ロジックが壊れているか否かがテストされる。良否判定テストは、例えば、ＳＣＡＮテスト又はＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）を含む。

ＬＳＩテスタを使用した良否判定テストのテスト手法では、ＬＳＩテスタが汎用に構成されているため、ＬＳＩテスタのチャンネル数（テストピン数）を３２，６４，１２８等の単位でしか増減できない。このため、半導体デバイスの機種によっては、テスタボード上で使用しないハードウェア（例えば、テストピンなど）が多数発生する。また、ＬＳＩテスタに搭載される特殊測定オプションは、容易に脱着することは出来ないため、オプションを使用しない半導体デバイスのテストを行う時に未使用の状態でテスタボード上に装着されたままとなる。すなわち、テスタボードでは、未使用のハードウェア又は特殊測定オプションをテスタボード搭載するための無駄なコストが発生しやすく、テストのコストが増大しやすい。

さらに、テスタボードには半導体デバイスの機種別のＬＳＩ専用ソケットが接続されるため、テストすべき半導体デバイスの機種が変わるたびに異なるテスタボードを構成する必要が生じる。これにより、テスタボードを構成するためのコストが増大しやすく、テストのコストが増大しやすい。

そこで、本実施形態では、図１〜図５に示すように、半導体デバイスの機種間で共通化したボードとテストすべき半導体デバイスの機種に応じて変更するボードとを組み合わせて共通テストボード１を構成することで、半導体デバイスのテストコストの低減を図る。図１〜図４は、共通テストボード１の構成を示す図である。図５は、共通テストボード１における共通化の概念を示す図である。

具体的には、共通テストボード１は、ソケットボード１０、ＩＰ評価ボード２０、共通ボード３０を有する。

半導体デバイスの機種ごとに、半導体デバイスの仕様（パッケージ形態、パッケージのピン数など）が異なることが多い。ＬＳＩ専用ソケット１１は、半導体デバイスの機種ごとに異なる仕様（テストピンの配置形態、テストピン数）とする必要がある。このため、半導体デバイスの機種ごとに互いに異なる複数のソケットボード１０−１〜１０−ｋ（ｋは２以上の整数）を用意する（図５参照）。複数のソケットボード１０−１〜１０−ｋには、互いに仕様が異なるＬＳＩ専用ソケット１１−１〜１１−ｋを搭載させる。そして、テストすべき半導体デバイスの機種に応じて複数のソケットボード１０−１〜１０−ｋから選択したソケットボードを、共通テストボード１に含めるべきソケットボード１０とする。

例えば、半導体デバイスＳＤ−１をテストする場合、図１〜図３に示すように、ソケットボード１０−１を選択して共通テストボード１に含めるべきソケットボード１０とする。あるいは、例えば、半導体デバイスＳＤ−２をテストする場合、図４に示すように、ソケットボード１０−２を選択して共通テストボード１に含めるべきソケットボード１０とする。

このとき、各ソケットボード１０−１〜１０−ｋ上に複数のＬＳＩ専用ソケット１１−１〜１１−ｋの間の仕様差を吸収するインターフェース１２−１〜１２−ｋ（図９参照）を設ける。すなわち、複数のＬＳＩ専用ソケット１１−１〜１１−ｋの間の仕様差を、インターフェース１２−１〜１２−ｋにおけるＬＳＩ専用ソケット１１からコネクタ１２ａへの配線（例えば、図９に示す信号ライン１２ｂの配線、電源ライン１２ｃの配線）を変えることで吸収する。そして、インターフェース１２−１〜１２−ｋにおける他のボードに接続するためのコネクタ１２ａを複数のソケットボード１０−１〜１０−ｋの間で共通化する。ＬＳＩ専用ソケット１１−１〜１１−ｋは、インターフェース１２−１〜１２−ｋに電気的に接続されている。これにより、半導体デバイスの互いに異なる複数の機種について、共通テストボード１における他の部分を共通化できる。このため、半導体デバイスの設計として基本的なデバイス制御及び基本機能のテストを実施するのに必要なチャンネル数（テストピン数）を縮小・低減できる。

例えば、共通ボード３０は、テストすべき半導体デバイスの機種が変わっても、共通に使い回される（図５参照）。例えば、半導体デバイスＳＤ−１をテストする場合（図１〜図３）も半導体デバイスＳＤ−２をテストする場合（図４）も、共通ボード３０が共通テストボード１に含められる。

共通ボード３０は、共通テスト回路３１及び共通インターフェース３２を有する（図７参照）。共通テスト回路３１は、共通インターフェース３２に電気的に接続されている。共通テスト回路３１は、電源ＰＳ及び制御用コンピュータＣＣが外部的に接続され、電源ＰＳから受ける電源電力と制御用コンピュータＣＣから受ける要求とに基づいて、良否判定テストのテスト信号（クロック、テストパターンなど）を発生させる機能を有する。これにより、汎用のＬＳＩテスタを使用する必要がないので、良否判定テストに必要な信号数を低減し共通化することができ、ボード上に未使用のハードウェアを搭載させる必要性を低減できる。

また、半導体デバイス固有のテスト内容に関して、半導体デバイスの設計では、ＩＰベースの設計が主力であることを考慮する必要がある。すなわち、半導体デバイスには、ＩＰ機能ブロックを搭載させることがある。ＩＰ機能ブロックは、例えば、ＵＳＢ（Universal Serial Bus）、ＨＤＭＩ（High-Definition Multimedia Interface、登録商標）などの規格に従った回路ブロックである。ＩＰ機能ブロックは、規格毎に仕様が異なるので、その種類ごとに異なった評価テストを行う必要がある。そのため、ＩＰ機能ブロックの種類ごとに互いに異なる複数のＩＰ評価ボード２０−１〜２０−ｎ（ｎは２以上の整数）を用意する。複数のＩＰ評価ボード２０−１〜２０−ｎには、互いに仕様が異なるＩＰテスト専用回路（評価信号発生回路）２１−１〜２１−ｎを搭載させる。そして、テストすべき半導体デバイスに搭載されたＩＰ機能ブロックの種類に応じて複数のＩＰ評価ボード２０−１〜２０−ｎから選択したＩＰ評価ボードを、共通テストボード１に含めるべきＩＰ評価ボード２０とする。共通テスト回路３１は、電源ＰＳから受ける電源電力と制御用コンピュータＣＣから受ける要求とに基づいて、ＩＰ評価テストの制御信号を生成する機能を有する。ＩＰテスト専用回路２１−１〜２１−ｎは、ＩＰ評価テストの制御信号に応じて、ＩＰ評価テストのテスト信号（クロック、テストパターンなど）を発生させる機能を有する。

例えば、半導体デバイスＳＤ−１，ＳＤ−２に搭載されたＩＰ機能ブロックＢＬＫ１をテストする場合、図１、図４に示すように、ＩＰ評価ボード２０−１を選択して共通テストボード１に含めるべきＩＰ評価ボード２０とする。あるいは、例えば、半導体デバイスＳＤ−１に搭載されたＩＰ機能ブロックＢＬＫ２をテストする場合、図３に示すように、ＩＰ評価ボード２０−２を選択して共通テストボード１に含めるべきＩＰ評価ボード２０とする。

このとき、各ＩＰ評価ボード２０−１〜２０−ｎに複数のＩＰテスト専用回路２１−１〜２１−ｎの間の仕様差を吸収するインターフェース２２−１〜２２−ｎ及びインターフェース２３−１〜２３−ｎを設ける。すなわち、複数のＩＰテスト専用回路２１−１〜２１−ｎの間の仕様差を、インターフェース２２−１〜２２−ｎにおけるＩＰテスト専用回路２１−１〜２１−ｎからコネクタ２２ａへの配線（例えば、図８に示す信号ライン２２ｂの配線、電源ライン２２ｃの配線）を変えることで吸収し、インターフェース２３−１〜２３−ｎにおけるＩＰテスト専用回路２１−１〜２１−ｎからコネクタ２３ａへの配線（例えば、図８に示す信号ライン２３ｂの配線、電源ライン２３ｃの配線）を変えることで吸収する。

そして、インターフェース２２−１〜２２−ｎにおけるソケットボード１０−１〜１０−ｋに接続するためのコネクタ２２ａを複数のＩＰ評価ボード２０−１〜２０−ｎの間で共通化する。インターフェース２２−１〜２２−ｎにおけるコネクタ２２ａは、インターフェース１２−１〜１２−ｋにおけるコネクタ１２ａに対応する形態を有する。コネクタ２２ａ及びコネクタ１２ａは、一方が他方に嵌合可能に構成されている。例えば、図６（ａ）に示すように、コネクタ１２ａのピンがコネクタ２２ａの孔に嵌合可能になっている。図６（ａ）は、共通テストボード１における各コネクタの形態を示す図である。コネクタ２２ａは、基板２０ａの表面２０ａ１に配することができる。これにより、インターフェース２２−１〜２２−ｎは、互いに異なる複数のソケットボード１０−１〜１０−ｋが共通に装着可能である。

インターフェース２３−１〜２３−ｎにおける共通ボード３０に接続するためのコネクタ２３ａ（図８参照）を複数のＩＰ評価ボード２０−１〜２０−ｎの間で共通化する。インターフェース２３−１〜２３−ｎにおけるコネクタ２３ａは、共通インターフェース３２におけるコネクタ３２ａに対応する形態を有する。コネクタ２３ａ及びコネクタ３２ａは、一方が他方に嵌合可能に構成されている。例えば、図６（ａ）に示すように、コネクタ２３ａのピンがコネクタ３２ａの孔に嵌合可能になっている。コネクタ２３ａは、基板２０ａの裏面２０ａ２に配することができる。これにより、インターフェース２３−１〜２３−ｎは、共通ボード３０に装着可能である。

なお、半導体デバイスの機種によっては、半導体デバイスにＩＰ機能ブロックが搭載されていないものも存在する。あるいは、半導体デバイスにＩＰ機能ブロックが搭載されていても、ＩＰ機能ブロックの評価テストを省略したいと要求される可能性もある。そのため、ＩＰ評価ボード２０−１〜２０−ｎを含まずに共通テストボード１を構成できるように、共通テストボード１の構成にフレキシビリティを持たせる。

例えば、半導体デバイスＳＤ−１に搭載されたＩＰ機能ブロックＢＬＫ１，ＢＬＫ２のテストを省略したい場合、図２に示すように、ソケットボード１０−１を共通ボード３０に装着して共通テストボード１を構成する。

このとき、共通インターフェース３２におけるコネクタ３２ａは、インターフェース２３−１〜２３−ｎにおけるコネクタ２３ａに対応する形態を有することに加えて、インターフェース１２−１〜１２−ｋにおけるコネクタ１２ａに対応する形態を有する。コネクタ３２ａ及びコネクタ１２ａは、一方が他方に嵌合可能に構成されている。例えば、図６（ｂ）に示すように、コネクタ１２ａのピンがコネクタ３２ａの孔に嵌合可能になっている。これにより、共通ボード３０は、ＩＰ評価ボード２０−１〜２０−ｎを介さずに、ソケットボード１０−１〜１０−ｋが装着可能である。

また、半導体デバイスは、実機に組み込んだときに、半導体デバイスが要求される性能を出せるかどうかについてテスト（実機テスト）を行う必要がある。例えば、半導体デバイスがテレビの画像処理チップである場合、半導体デバイスをテレビに組み込んで、画面上に適正な絵が表示されるか否かについてテストを行う。あるいは、例えば、半導体デバイスがＡＶチップである場合、半導体デバイスをＡＶ機器に組み込んで、適正な音声又は映像が再生されるか否かについてテストを行う。あるいは、例えば、半導体デバイスがイメージセンサチップである場合、半導体デバイスを携帯端末に組み込んで適正な画像が撮像されるか否かについてテストを行う。あるいは、例えば、半導体デバイスが表示制御チップである場合、半導体デバイスを携帯端末に組み込んで適正な画像がＬＣＤデバイスに表示されるか否かについてテストを行う。

このため、共通ボード３０における共通テスト回路３１（図７参照）は、電源ＰＳから受ける電源電力と制御用コンピュータＣＣから受ける要求とに基づいて、実機テストのテスト信号（クロック、テストパターンなど）を発生させる機能を有する。また、共通テスト回路３１は、良否判定テストモード、ＩＰ評価テストモード、及び実機テストモードから選択したテストモードで共通テストボード１が動作するように、テストモードを制御する機能を有する。

次に、各ボードの構成について図７から図９を用いて説明する。図７は、共通ボードの構成を示す図である。図８は、ＩＰ評価ボードの構成を示す図である。図９は、ソケットボードの構成を示す図である。

共通ボード３０は、共通テスト回路３１及び共通インターフェース３２を有する。共通テスト回路３１は、マイクロコントローラ（マイコン）３１ａ、Ｉ／Ｏ制御部３１ｂ、及び電源制御部３１ｃを有する。マイクロコントローラ３１ａは、制御用コンピュータＣＣからコネクタ３４経由で要求を受け、要求に応じて、Ｉ／Ｏ制御部３１ｂ及び電源制御部３１ｃを制御する。マイクロコントローラ３１ａは、良否判定テストのテスト信号又は実機テストのテスト信号をＩ／Ｏ制御部３１ｂ経由で共通インターフェース３２に入出力させる。マイクロコントローラ３１ａは、制御用コンピュータＣＣからの要求に応じて、ＩＰ評価テストの制御信号をＩ／Ｏ制御部３１ｂ経由で共通インターフェース３２へ供給する。電源制御部３１ｃは、マイクロコントローラ３１ａからの制御信号に応じて、電源ＰＳからコネクタ３４経由で受けた電源電力を内部用の電源電力に調整する。電源制御部３１ｃは、内部用の電源電力を共通インターフェース３２に供給する。

共通インターフェース３２は、コネクタ３２ａ、信号ライン３２ｂ、電源ライン３２ｃを有する。信号ライン３２ｂは、Ｉ／Ｏ制御部３１ｂ及びコネクタ３２ａを電気的に接続する。電源ライン３２ｃは、電源制御部３１ｃ及びコネクタ３２ａを電気的に接続する。コネクタ３２ａは、共通ボード３０における基板３０ａ（図６（ａ）参照）の表面３０ａ１に配することができる。

ＩＰ評価ボード２０は、ＩＰテスト専用回路（評価信号発生回路）２１、インターフェース２２、及びインターフェース２３を有する。ＩＰテスト専用回路２１は、共通テスト回路３１から共通インターフェース３２及びインターフェース２３経由で受けたＩＰ評価テストの制御信号に応じて、ＩＰ評価テストのテスト信号（クロック、テストパターンなど）を発生させる。ＩＰテスト専用回路２１は、ＩＰ評価テストのテスト信号をインターフェース２２及びソケットボード１０経由で半導体デバイスに入出力させる。ＩＰテスト専用回路２１は、良否判定テストのテスト信号又は実機テストのテスト信号をインターフェース２２及びインターフェース２３の間で転送させる。ＩＰテスト専用回路２１は、内部用の電源電力をインターフェース２２からインターフェース２３へ転送する。

インターフェース２２は、コネクタ２２ａ、信号ライン２２ｂ、電源ライン２２ｃを有する。信号ライン２２ｂは、ＩＰテスト専用回路２１及びコネクタ２２ａを電気的に接続する。電源ライン２２ｃは、ＩＰテスト専用回路２１及びコネクタ２２ａを電気的に接続する。コネクタ２２ａは、ＩＰ評価ボード２０における基板２０ａ（図６（ａ）参照）の表面２０ａ１に配することができる。

インターフェース２３は、コネクタ２３ａ、信号ライン２３ｂ、電源ライン２３ｃを有する。信号ライン２３ｂは、ＩＰテスト専用回路２１及びコネクタ２３ａを電気的に接続する。電源ライン２３ｃは、ＩＰテスト専用回路２１及びコネクタ２３ａを電気的に接続する。コネクタ２３ａは、ＩＰ評価ボード２０における基板２０ａ（図６（ａ）参照）の裏面２０ａ２に配することができる。

ソケットボード１０は、ＬＳＩ専用ソケット１１及びインターフェース１２を有する。ＬＳＩ専用ソケット１１には、半導体デバイスのパッケージのピンが電気的に接続される。ＬＳＩ専用ソケット１１は、インターフェース１２経由でテスト信号を半導体デバイスに入出力させる。

インターフェース１２は、コネクタ１２ａ、信号ライン１２ｂ、電源ライン１２ｃを有する。信号ライン１２ｂは、ＬＳＩ専用ソケット１１及びコネクタ１２ａを電気的に接続する。電源ライン１２ｃは、ＬＳＩ専用ソケット１１及びコネクタ１２ａを電気的に接続する。コネクタ１２ａは、ソケットボード１０における基板１０ａ（図６（ａ）参照）の裏面１０ａ２に配することができる。

次に、半導体デバイスのテスト方法について図１０を用いて説明する。図１０は、半導体デバイスのテスト方法を示すフローチャートである。

制御用コンピュータＣＣは、ＩＰ評価を含むテスト指示が入力された場合（Ｓ１でＹｅｓ）、良否判定テスト→ＩＰ評価テスト→実機テストのテストスケジュールを設定する。テスト指示は、テストすべき半導体デバイスの機種に関する情報とテストすべきＩＰ機能ブロックの種類に関する情報とを含む。

テストすべきＩＰ機能ブロックの種類に応じて、複数のＩＰ評価ボード２０−１〜２０−ｎからＩＰ評価ボードが選択される。選択されたＩＰ評価ボード２０は共通ボード３０に装着される（Ｓ２）。テストすべき半導体デバイスの機種に応じて、複数のソケットボード１０−１〜１０−ｋからソケットボードが選択される。選択されたソケットボード１０はＩＰ評価ボード２０に装着される（Ｓ３）。Ｓ３で装着されたソケットボード１０上のＬＳＩ専用ソケット１１に半導体デバイスが接続される（Ｓ４）。

制御用コンピュータＣＣは、良否判定テストの要求を共通ボード３０の共通テスト回路３１へ供給する。共通テスト回路３１は、良否判定テストの要求に応じて、半導体デバイスに対して良否判定テストを行う（Ｓ５）。すなわち、共通テスト回路３１は、良否判定テストのテスト信号を共通インターフェース３２、ＩＰ評価ボード２０、ソケットボード１０経由で半導体デバイスに入出力させる。

制御用コンピュータＣＣは、ＩＰ評価テストの要求を共通ボード３０の共通テスト回路３１へ供給する。共通テスト回路３１は、ＩＰ評価テストの要求に応じて、半導体デバイスに対してＩＰ評価テストが行われるように制御する（Ｓ６）。すなわち、共通テスト回路３１は、ＩＰ評価テストの制御信号を共通インターフェース３２、インターフェース２３経由でＩＰテスト専用回路２１へ供給する。ＩＰ評価テストの制御信号は、テストすべきＩＰ機能ブロックの種類に関する情報を含む。ＩＰテスト専用回路２１は、ＩＰ評価テストの制御信号に応じて、ＩＰ評価テストのテスト信号を発生させてインターフェース２２及びソケットボード１０経由で半導体デバイスに入出力させる。

制御用コンピュータＣＣは、実機テストの要求を共通ボード３０の共通テスト回路３１へ供給する。共通テスト回路３１は、実機テストの要求に応じて、半導体デバイスに対して実機テストを行う（Ｓ７）。すなわち、共通テスト回路３１は、実機テストのテスト信号を共通インターフェース３２、ＩＰ評価ボード２０、ソケットボード１０経由で半導体デバイスに入出力させる。

一方、制御用コンピュータＣＣは、ＩＰ評価を含まないテスト指示が入力された場合（Ｓ１でＮｏ）、良否判定テスト→実機テストのテストスケジュールを設定する。テスト指示は、テストすべき半導体デバイスの機種に関する情報を含む。

テストすべき半導体デバイスの機種に応じて、複数のソケットボード１０−１〜１０−ｋからソケットボードが選択される。選択されたソケットボード１０は共通ボード３０に装着される（Ｓ８）。Ｓ８で装着されたソケットボード１０上のＬＳＩ専用ソケット１１に半導体デバイスが接続される（Ｓ９）。

制御用コンピュータＣＣは、良否判定テストの要求を共通ボード３０の共通テスト回路３１へ供給する。共通テスト回路３１は、良否判定テストの要求に応じて、半導体デバイスに対して良否判定テストを行う（Ｓ１０）。すなわち、共通テスト回路３１は、良否判定テストのテスト信号を共通インターフェース３２、ソケットボード１０経由で半導体デバイスに入出力させる。

制御用コンピュータＣＣは、実機テストの要求を共通ボード３０の共通テスト回路３１へ供給する。共通テスト回路３１は、実機テストの要求に応じて、半導体デバイスに対して実機テストを行う（Ｓ１１）。すなわち、共通テスト回路３１は、実機テストのテスト信号を共通インターフェース３２、ＩＰ評価ボード２０、ソケットボード１０経由で半導体デバイスに入出力させる。

以上のように、実施形態では、半導体デバイスの機種間で共通化した共通ボード３０とテストすべきＩＰ機能ブロックに応じて変更するＩＰ評価ボード２０とテストすべき半導体デバイスの機種に応じて変更するソケットボード１０とを組み合わせて共通テストボード１を構成する。これにより、テストすべき半導体デバイスの機種が変わっても、共通ボード３０を共通に使い回すことができるので、テストに必要なチャンネル数（テストピン数）を縮小・低減できる。この結果、半導体デバイスのテストのコストを低減できる。

また、実施形態では、共通ボード３０は、ＩＰ評価ボード２０を介さずにソケットボード１０が装着可能である。これにより、要求されるテスト内容に応じて共通テストボード１の構成を変更するフレキシビリティを向上できる。

また、実施形態では、各ソケットボード１０−１〜１０−ｋは、互いに異なるＬＳＩ専用ソケット１１−１〜１１−ｋに電気的に接続され複数のソケットボード１０−１〜１０−ｋの間で共通化されたコネクタ１２ａを有する。これにより、半導体デバイスの機種毎の異なるパッケージや信号接続の差異をソケットボード１０の段階で吸収でき、半導体デバイスの互いに異なる複数の機種について、共通テストボード１におけるソケットボード１０以外の部分を共通化できる。

また、実施形態では、共通ボード３０において、共通テスト回路３１が良否判定テストのテスト信号（クロック、テストパターンなど）を発生させる機能を有する。これにより、汎用のＬＳＩテスタを使用する必要がないので、良否判定テストに必要な信号数を低減し共通化することができ、ボード上に未使用のハードウェアを搭載させる必要性を低減できる。

また、実施形態では、共通ボード３０において、共通テスト回路３１が良否判定テストのテスト信号、ＩＰ評価テストの制御信号、実機テストのテスト信号をそれぞれ発生可能である。これにより、汎用のＬＳＩテスタで行うことができないテスト（ＩＰ評価テスト、実機テスト）を、良否判定テストと共通の共通テストボード１上で行うことができる。この結果、異なる種類のテストを共通テストボード１上で順次に行うことができるので、異なる種類のテストについて、トータルのテスト時間を短縮でき、トータルのテストコストを低減できる。

なお、ＩＰ評価ボード２０には、図１１に示すように、ＩＰテスト専用回路２１をバイパスする信号ライン２４ｂ、電源ライン２４ｃが設けられていてもよい。すなわち、ＩＰ評価ボード２０ｉは、インターフェース２４をさらに有する。インターフェース２４は、コネクタ２２ａ、コネクタ２３ａ、信号ライン２４ｂ、及び電源ライン２４ｃを有する。信号ライン２４ｂは、コネクタ２２ａ及びコネクタ２３ａを電気的に接続する。電源ライン２４ｃは、コネクタ２２ａ及びコネクタ２３ａを電気的に接続する。これにより、テスト信号、内部用の電源を転送させる機能をＩＰテスト専用回路２１に持たせる必要がないので、ＩＰテスト専用回路２１の構成を簡略化できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 共通テストボード、１０，１０−１〜１０−ｋ ソケットボード、２０，２０−１〜２０−ｎ ＩＰ評価ボード、３０ 共通ボード。

Claims (6)

1. 互いに異なる複数のソケットボードから選択され、半導体デバイスが接続されるソケットボードと、
   互いに異なる複数のＩＰ評価ボードから選択され、前記選択されたソケットボードが装着可能であるＩＰ評価ボードと、
   前記選択されたＩＰ評価ボードが装着可能である共通ボードと、
   を備えた共通テストボード。
2. 前記共通ボードは、前記選択されたＩＰ評価ボードを介さずに、前記選択されたソケットボードが装着可能である
   請求項１に記載の共通テストボード。
3. 前記複数のソケットボードのそれぞれは、
   前記半導体デバイスが接続されるソケットと、
   前記ソケットに電気的に接続され、前記複数のソケットボードの間で共通化されたコネクタと、
   を有する
   請求項１又は２に記載の共通テストボード。
4. 前記共通ボードは、
   前記互いに異なる複数のＩＰ評価ボードが共通に装着可能である共通インターフェースと、
   前記共通インターフェースに電気的に接続され、良否判定テストの信号とＩＰ評価テストの信号と実機テストの信号とをそれぞれ発生可能である共通テスト回路と、
   を有する
   請求項３に記載の共通テストボード。
5. 基板の第１の主面に配されたコネクタであって互いに異なる複数のソケットボードの間で共通化されたコネクタを含む第１のインターフェースと、
   前記基板の前記第１の主面の反対側の第２の主面に配されたコネクタであって共通ボードにおける共通インターフェースに装着可能であるコネクタを含む第２のインターフェースと、
   前記第１のインターフェース及び前記第２のインターフェースに電気的に接続された評価信号発生回路と、
   を備えたＩＰ評価ボード。
6. 共通テスト回路を有する共通ボードに、互いに異なる複数のＩＰ評価ボードから選択されたＩＰ評価ボードを装着することと、
   互いに異なる複数のソケットボードから選択されたソケットボードを前記選択されたＩＰ評価ボードに装着することと、
   前記装着されたソケットボードに半導体デバイスを接続することと、
   前記共通テスト回路が、前記半導体デバイスに対して、良否判定テストを行うことと、
   前記共通テスト回路が、前記半導体デバイスに対して、ＩＰ評価テストを行うことと、
   前記共通テスト回路が、前記半導体デバイスに対して、実機テストを行うことと、
   を備えた半導体デバイスのテスト方法。

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