JP3421208B2 - ディジタル伝送システムおよび同期伝送装置におけるパス試験信号生成回路ならびにパス試験信号検査回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル伝送シ
ステムおよび同期伝送装置におけるパス試験信号生成回
路ならびにパス試験信号検査回路に係り、特に、たとえ
ばB-ISDN（広帯域ディジタル総合サービス網）あるいは
SONET(同期光通信網）などの通信網に用いて好適なディ
ジタル伝送システムおよび同期伝送装置におけるパス試
験信号生成回路ならびにパス試験信号検査回路に関する
ものである。

【０００２】

【従来の技術】近年、ディジタル通信技術の発達ととも
に、その伝送容量の増大化および国際間でのインタフェ
ースの統一化が進み、たとえばB-ISDN(Broadband aspec
ts ofintegrated services digital network)あるいはS
ONET(Synchronous optical network)などの高速度、大
容量の情報を取り扱うディジタル通信網が順次、開発さ
れて実用化に向かっている。たとえば、このようなディ
ジタル通信網の基盤となる技術としてITU-T （国際電気
通信連合、電気通信標準化部門）勧告G.707 案(1995.7)
などのディジタル伝送システムの一般的仕様におけるネ
ットワークノードインタフェース(NNI) を標準化する同
期ディジタルハイアラーキ(SDH;Synchronous digital h
ierarchy) が知られている。

【０００３】この同期ディジタルハイアラーキは、155.
52Mbpsの伝送フレーム、いわゆる同期伝送モジュール・
レベル１(STM-1) のフレームを基本インタフェースとし
て、国際間にて異なる１次群ないし４次群速度の情報を
国際的に統一した速度のフレームに多重化する同期多重
方式である。詳しくは、1.5Mbps,2Mbps などの１次群速
度の情報は、所定の形式にて４個または３個多重化され
て、6Mbps の２次群速度の情報となる。２次群速度の情
報は、７個あるいは21個多重化されて、かつヘッダが付
されて、50Mbpsの３次群速度の情報あるいは150Mbps の
４次群速度の情報に変換される。３次群速度の情報は、
３個多重化されて、かつ所定のヘッダが付されて、同期
伝送モジュールSTM-1 の伝送フレームに収容される。15
0Mbps の４次群速度の情報は、そのままヘッダが付され
て同期伝送モジュールSTM-1 の伝送フレームに収容され
る。

【０００４】同期伝送モジュールSTM-1 は、そのヘッダ
がバイト単位に９行９列にて形成され、情報を収容する
ペイロードが同様にバイト単位に９行261 列にて表わさ
れ、合計９行270 列の形式にて取り扱われる。ヘッダ
は、１行〜３行目に中継区間の管理情報を表わす中継セ
クションオーバヘッドRSOHが配置され、４行目にペイロ
ードの開始位置の表示および同期ずれを調整するAU(adm
inistrative unit) ポインタが配置され、５行〜９行目
に多重区間の管理情報を表わす多重セクションオーバヘ
ッドMSOHが配置される。

【０００５】同期伝送モジュールSTM-1 のペイロードに
収容される情報は、４次群速度の場合、最初の１列にパ
ス管理情報を表わすパスオーバヘッドPOH が付されて、
残りの260 列に実質的な情報が収容される。３次群速度
の場合は、それぞれパスオーバヘッドPOH を先頭に含む
87列の情報が３個、各列毎にバイトインタリーブに配置
されてSTM-1 における261 列のペイロードとなる。これ
らの場合、それぞれパスオーバヘッドPOH を含むペイロ
ードをバーチャルコンテナVC-3,VC-4 と呼び、パスオー
バヘッドPOH を除いた実質的な情報部分をコンテナC-3,
C-4 と呼ぶ。さらに、バーチャルコンテナVC-3,VC-4 に
AUポインタを付したものをアドミニストレイティブ・ユ
ニットAU-3,AU-4 と呼ぶ。

【０００６】同様に、１次群および２次群では、情報の
みを収容したものを速度の遅い方からコンテナC-11,C-1
2 およびコンテナC-2 と呼び、それぞれヘッダを付した
ものをバーチャルコンテナVC-11,VC-12,VC-2と呼ぶ。こ
れらにAUポインタと同様のTU(tributary unit)ポインタ
を付したものをトリビュータリ・ユニットTU-11,TU-12,
TU-2と呼び、これらをバイトインタリーブに多重化した
ものをトリビュータリ・ユニットグループTUG-2,TUG-3
と呼ぶ。トリビュータリ・ユニットグループTUG-2,TUG-
3 は、バイトインタリーブに多重化されてパスオーバヘ
ッドPOH が付されると、バーチャルコンテナVC-3,VC-4
となる。

【０００７】同期伝送モジュールSTM-1 は、１列目の最
初のビットから行方向に順次９行目の最後のビットまで
ビットシリアルに読み出されて、伝送路を125 μs の時
間で伝送されて155.52Mbpsの速度の伝送フレームとな
る。同期ディジタルハイアラーキにおける伝送システム
では、それぞれのノード、つまり伝送装置にて同期伝送
モジュールSTM-1 をベースとして、さらに光ファイバな
ど大容量の伝送路では同期伝送モジュールSTM-1 をバイ
トインタリーブに多重化した同期伝送モジュールSTM-N
(N=2ⁿ,nは０を含む偶数）の伝送フレームにて伝送され
る。同期伝送モジュールSTM-N は、９行（9xN)列のセク
ションオーバヘッドSOH と、９行(261xN) 列のペイロー
ドを含み、N=4 の場合には620Mbps の伝送速度、N=12の
場合は 1.8Gbps（海底のみ）の伝送速度、N=16の2.4Gbp
s の伝送速度、およびN=64の9.9Gbpsの伝送速度などが
標準化されて、それぞれ基本インタフェースの整数倍Ｎ
となっている。

【０００８】一方、このようなディジタル伝送システム
のパス試験方式として、たとえば、CCITT （国際電信電
話諮問委員会、現ITU-T)勧告O.150(1992.10)などでは、
各種の伝送速度に応じたディジタル伝送装置における試
験時のディジタルテストパターンが規定されている。た
とえば、1.5Mbps,2Mbps,6Mbps,8Mbps,32Mbpsおよび44Mb
psの速度の試験には、15次の擬似雑音(PN;pseudo-rando
m)試験パターンが割り当てられている。15次のPNパター
ンは、15段のシフトレジスタにて14段目の出力と15段目
の出力とをモジュロ２(mod-2) にて加算して、その結果
を１段目の入力にフィードバックして得られるパターン
長(2¹⁵-1)=32,767ビットのＭ（最大長周期）系列パター
ンである。この場合、最大15個の"1" が連続的に含まれ
る。

【０００９】また、34Mbps,139Mbpsの速度の試験には、
23次のPNパターンが割り当てられている。23次のPNパタ
ーンは、23段のシフトレジスタにて18段目の出力と23段
目の出力とをmod-2 にて加算して、その結果を１段目の
入力にフィードバックして得られるパターン長(2²³-1)=
8,388,607 ビットのＭ系列パターンである。この場合最
大23個の"1" が連続的に含まれる。

【００１０】これらの場合、既存のハイアラーキの速度
系列も含まれており、上記の同期ディジタルハイアラー
キでは、1.5Mbps のコンテナC-11、2.0Mbps のコンテナ
C-12、6Mbps のコンテナC-2 、44MbpsのコンテナC-3 な
どに15次のPNパターンが割り当てられ、34Mbpsのコンテ
ナC-3 および139Mbps のコンテナC-4 に23次のPNパター
ンが割り当てられる。このようなPNパターンを適用した
ものとして、たとえばITU 勧告O.SDH 附則３(1993.10)
などに、同期ディジタルハイアラーキの試験信号の構造
を表わしているものがあった。

【００１１】この文献では、たとえば、同期伝送モジュ
ールのセクションオーバヘッドSOHおよびパスオーバヘ
ッドPOH を除くコンテナC-3,C-4 に、勧告O.150 に準拠
する23次のPRBS(pseudo random binary sequence) 試験
パターンを挿入した試験信号構造が開示されている。ま
た、同様に、同期伝送モジュールに多重化したコンテナ
C-11,C-12,C-2 に勧告O.150 に準拠したPRBS試験パター
ンを挿入した試験信号構造が開示されている。さらに、
同期伝送モジュールの中継セクションオーバヘッドRSOH
を除くすべてに勧告O.150 に準拠する23次のPRBS試験パ
ターンを挿入した試験信号構造が開示されている。

【００１２】他方、上記のようなPNパターンの信号を検
査する回路として、たとえば、特開平2-140031号公報、
特公平7-118697号公報および特開平4-4631号公報に記載
されたPNパターン検出回路などがあった。

【００１３】第１の公報では、入力パターンをシフトす
るシフトレジスタと、PNパターンを発生するPNパターン
発生器と、これらの出力を比較する比較回路と、PNパタ
ーンの最大連続"0" を検出する検出器とを含み、検出器
にて連続"0" パターンを検出し、その結果に基づいてシ
フトレジスタの値をシフトさせて同期引き込みを短縮さ
せ、同期したPNパターンを比較回路にて比較して誤り検
出を行なうものであった。これは送信側と同期をとら
ず、受信側にて独立に同期をとる自己同期形のシリアル
PNパターン検査回路であった。

【００１４】第２の公報では、第１の公報と同様に自己
同期形のシリアルPNパターン検査回路が開示されてい
る。これは入力パターンをシフトする第１のｎ段シフト
レジスタと、PNパターンを発生する第２のｎ段シフトレ
ジスタを含むPNパターン発生器と、これらのPNパターン
を比較する比較回路とを有し、PNパターン発生器のシフ
トレジスタの各段の入力に、第１のｎ段シフトレジスタ
の各段の出力を選択可能なｎ個の2-1 セレクタを接続
し、第１のｎ段シフトレジスタをPNパターン発生器とは
独立に同期引き込みを行なって、引き込み状態にて第１
のシフトレジスタからの値を第２のｎ段シフトレジスタ
に１クロックにて供給して同期をとり、その後の出力を
比較回路にて比較して誤り検出を行なうものであった。

【００１５】第３の公報では、シリアルの入力パターン
をパラレルのパターンに変換するシリアル／パラレル変
換回路と、PNパターンを発生するPNパターン発生回路
と、その出力をパラレルに変換する変換回路と、その出
力とパラレルに変換された入力パターンとを比較する比
較回路と、同期確立を判定する判定回路とを含む自己同
期形のパラレルPNパターン検査回路が開示されていた。

【００１６】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術では、PNパターンの一般的な生成および検
出に関する構成のみしか開示されておらず、同期ディジ
タルハイアラーキを適用したディジタル伝送システムに
おけるパス試験を実現できる構成を開示するものではな
かった。たとえば、ITU 勧告O.SDH 附則３の同期伝送モ
ジュールのそれぞれのコンテナＣに、PNパターンを如何
にして挿入し、如何にして検出するか、その回路構成な
どを工夫する必要があった。

【００１７】特に、ITU 勧告O.SDH 附則３では、コンテ
ナC-11,C-12,C-2,C-3,C-4 の試験信号の構造までは開示
されているが、それらより高次の連鎖構造の信号(conca
tenation) 、たとえばコンテナC-4 を連鎖連結したコン
テナC-4-Xc（Xc=2ⁿ,n は０を含む偶数）などを含む伝送
フレームでの試験信号は今後の課題とされていた。しか
も、勧告O.150 には、コンテナC-4 の速度に相当する13
9Mbps の試験パターンの規定までのみしかなく、コンテ
ナC-4 より高速度のコンテナC-4-Xcに相当する試験パタ
ーンの開示が一切なかった。

【００１８】また、この場合、たとえば、コンテナC-4-
Xcの試験パターンを生成または検出する回路を開発して
伝送装置に適用しても、150Mbps の何倍もの速度に対応
して動作する回路は現在LSI 化が困難であり、装置が大
型になって、かつ高価となるという問題があった。

【００１９】本発明はこのような従来技術の欠点を解消
し、同期伝送モジュールに有効に試験パターンを挿入す
ることができるシステムを構築し、特に、高次のコンテ
ナC-4-Xcを含む伝送フレームのパス試験を実現すること
ができるディジタル伝送システムおよび同期伝送装置に
おけるパス試験信号生成回路およびパス試験信号検査回
路を提供することを目的とする。

【００２０】また、高次のコンテナC-4-Xcを含む伝送フ
レームのパス試験を小型かつ安価な装置にて実現するこ
とができるディジタル伝送システムおよび同期伝送装置
におけるパス試験信号生成回路およびパス試験信号検査
回路を提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明によるディジタル
伝送システムは上述の課題を解決するために、同期ディ
ジタルハイアラーキの基本インタフェースの伝送フレー
ムより高次の伝送フレームを所定の伝送装置間にて伝送
するディジタル伝送システムであって、少なくとも送信
側伝送装置に、その装置内クロックと受信クロックに基
づいて伝送フレームに収容されたバーチャルコンテナの
開始位置を示すポインタを処理する第１のポインタ処理
手段と、装置内クロックに基づいて装置内における伝送
フレームのそれぞれの位置を検出して、それらの位置を
示す所定の制御信号を送出する第１の装置内フレームカ
ウンタと、最大長周期系列の擬似雑音パターンを試験パ
ターンとして生成し、それら試験パターンを装置内フレ
ームカウンタからの制御信号に基づいて伝送フレームの
所定の位置に挿入する試験パターン生成手段と、パス管
理のためのパスオーバヘッドを生成し、そのパスオーバ
ヘッドを装置内フレームカウンタからの制御信号に基づ
いて試験パターンが挿入された伝送フレームの所定の位
置に挿入するパスオーバヘッド生成手段と、セクション
管理のためのセクションオーバヘッドを生成して、その
セクションオーバヘッドを装置内フレームカウンタから
の制御信号に基づいて試験パターンとパスオーバヘッド
が挿入された伝送フレームの所定の位置に挿入するセク
ションオーバヘッド生成手段とを含み、試験パターン生
成手段は、試験パターンを連続的に、かつ停止自在に生
成して、停止状態にて所定の論理値を維持してその論理
値を伝送フレームの所定の位置に挿入して、少なくとも
伝送フレームに収容されるバーチャルコンテナのペイロ
ードの各列に亙って連続な試験パターンを挿入し、パス
オーバヘッド生成手段およびセクションオーバヘッド生
成手段は、試験パターン生成手段にて所定の論理値が挿
入された位置にそれぞれのオーバヘッドを上書きして所
定の伝送フレームを形成することを特徴とする。

【００２２】また、本発明によるディジタル伝送システ
ムは、少なくとも受信側伝送装置に、伝送路からの伝送
フレームを受けてそのセクションオーバヘッドを検出し
て所定の処理を施すセクションオーバヘッド処理手段
と、セクションオーバヘッド処理手段を介して受信した
伝送フレームのポインタを付け替えて、その伝送フレー
ムの同期を受信クロックから装置内クロックに載せ換え
る第２のポインタ処理手段と、装置内クロックに基づい
て装置内における伝送フレームのそれぞれの位置を検出
して、それらの位置を示す制御信号を送出する第２の装
置内フレームカウンタと、ポインタ処理手段を介して供
給される伝送フレームのパスオーバヘッドを装置内フレ
ームカウンタからの制御信号に基づいて検出して、その
パスオーバヘッドの内容を監視するパスオーバヘッド監
視手段と、ポインタ処理手段を介して供給される伝送フ
レームの試験パターンを装置内フレームカウンタからの
制御信号に基づいて検出して、その伝送誤りを検査する
試験パターン検査手段とを含み、試験パターン検査手段
は、試験パターン生成手段と同様の試験パターンを装置
内フレームカウンタからの制御信号に基づいて停止自在
に復元して、復元した試験パターンに基づいて受信した
伝送フレームに収容されたバーチャルコンテナの少なく
ともペイロードの伝送誤りを連続的に検査することを特
徴とする。

【００２３】この場合、送信側伝送装置は、それぞれ伝
送フレームを装置内にてバイトパラレルに処理して、処
理した後の伝送フレームをビットシリアルに変換する第
１のパラレル−シリアル変換手段を含み、受信側伝送装
置は、シリアルに伝送された伝送フレームをバイトパラ
レルに変換する第１のシリアル−パラレル変換手段を含
み、変換した伝送フレームをそれぞれ装置内にてバイト
パラレルに処理すると有利である。

【００２４】また、基本インタフェースは、155.52Mbps
の同期伝送モジュール・レベル１の伝送フレームであ
り、高次の伝送フレームは、同期伝送モジュール・レベ
ル１の伝送フレームの2ⁿ（ｎは０を含む偶数）倍の速度
の伝送フレームであって、少なくとも４次群コンテナC-
4 よりも高次のコンテナC-4-Xc(Xc は2ⁿ) を収容する伝
送フレームであり、送信側伝送装置は、試験パターン生
成手段およびパスオーバヘッド生成手段にて、試験パタ
ーンが挿入されたコンテナC-4-Xcを含む試験用のバーチ
ャルコンテナVC-4-Xc を形成し、受信側伝送装置は、パ
スオーバーヘッド監視手段および試験パターン検査手段
にて試験用のバーチャルコンテナVC-4-Xcのすべてのビ
ットの伝送誤りを検出するものである。

【００２５】さらに、高次のバーチャルコンテナVC-4-X
c は、９行１列のパスオーバヘッドと、９行 (X-1)列の
固定スタッフバイトと、９行 (260・X)列のペイロードと
を含み、試験パターン生成手段は、少なくともパスオー
バヘッドおよび固定スタッフバイトの位置にて試験パタ
ーンの生成を停止して所定の論理値を挿入し、パスオー
バヘッド生成手段は、固定スタッフバイトを含むパスオ
ーバヘッドを生成してそれぞれを伝送フレームの所定の
論理値が挿入された位置に上書きして挿入するとよい。

【００２６】また、少なくとも送信側伝送装置に、第１
のポインタ処理手段と、第１の装置内フレームカウンタ
と、試験パターン生成手段と、パスオーバヘッド生成手
段とをそれぞれ含む複数のパス試験信号生成回路を有
し、それぞれのパス試験信号生成回路は、基本インタフ
ェース以下のクロック周波数にて動作して、パス試験信
号生成回路からのそれぞれの試験パターンが挿入された
コンテナを含むバーチャルコンテナをバイトインタリー
ブに多重化して試験用のバーチャルコンテナVC-4-Xc を
形成するとよい。

【００２７】さらに、少なくとも受信側伝送装置に、第
２のポインタ処理手段と、第２の装置内フレームカウン
タと、パスオーバヘッド監視手段と、試験パターン検査
手段とをそれぞれ含む複数のパス試験信号検査回路を有
し、それぞれのパス試験信号検査回路は、基本インタフ
ェース以下のクロック周波数にて動作して伝送路からの
バーチャルコンテナVC-4-Xc を多重分離により分割した
パス試験信号をそれぞれ処理するとよい。

【００２８】また、本発明によるディジタル伝送システ
ムは、それぞれの伝送装置に、上記の第１および第２の
装置内フレームカウンタと、試験パターン生成手段と、
パスオーバヘッド生成手段と、第１および第２のポイン
タ処理手段と、パスオーバヘッド監視手段と、試験パタ
ーン検査手段とをそれぞれ含む複数のパス試験回路を有
し、それぞれ基本インタフェース以下のクロック周波数
にて動作して、試験パターンを挿入したコンテナC-4-Xc
を含むバーチャルコンテナVC-4-Xc を処理するようにし
てもよい。

【００２９】これらの場合、送信側伝送装置は、それぞ
れの回路にて伝送フレームをバイトパラレルに処理し、
それらをビットシリアルに変換する第２のパラレル−シ
リアル変換手段と、シリアル変換した信号を多重化する
多重化手段を含み、受信側伝送装置は、シリアルに伝送
された伝送フレームを多重分離する多重分離手段と、分
割した信号をバイトパラレルに変換する第２のシリアル
−パラレル変換手段とを含み、それぞれの回路にて信号
をバイトパラレルに処理すると有利である。

【００３０】一方、本発明によるパス試験信号生成回路
は、同期ディジタルハイアラーキの基本インタフェース
の伝送フレームより高次の伝送フレームを形成して伝送
する際に、その伝送フレームに収容されるバーチャルコ
ンテナにパス試験信号を挿入する同期伝送装置における
パス試験信号生成回路であって、装置内クロックに基づ
いて装置内における伝送フレームのそれぞれの位置を検
出して、それらの位置を示す所定の制御信号を送出する
装置内フレームカウンタと、最大長周期系列の擬似雑音
パターンを試験パターンとして生成し、その試験パター
ンを装置内フレームカウンタからの制御信号に基づいて
伝送フレームの所定の位置に挿入する試験パターン生成
手段と、パス管理のためのパスオーバヘッドを生成し、
そのパスオーバヘッドを装置内フレームカウンタからの
制御信号に基づいて試験パターンが挿入された伝送フレ
ームの所定の位置に挿入するパスオーバヘッド生成手段
とを含むことを特徴とする。

【００３１】この場合、試験パターン生成手段は、試験
パターンを連続的に、かつ停止自在に生成して、停止状
態にて所定の論理値を維持してその論理値を伝送フレー
ムの所定の位置に挿入し、少なくとも伝送フレームに収
容されるバーチャルコンテナのペイロードの各列に亙っ
て連続な試験パターンを挿入するとよい。

【００３２】また、パスオーバヘッド生成手段は、試験
パターン生成手段にて所定の論理値が挿入された位置に
パスオーバヘッドを上書きして置き換えるとよい。

【００３３】さらに、バーチャルコンテナは、４次群コ
ンテナVC-4を複数連鎖した高次のバーチャルコンテナVC
-4-Xc （X=2ⁿ,nは０を含む偶数）であり、このバーチャ
ルコンテナVC-4-Xc は、９行１列のパスオーバヘッド
と、９行(X-1) 列の固定スタッフバイトと、９行(260・
X) 列のペイロードとを含む。

【００３４】この場合、試験パターン生成手段は、少な
くともパスオーバヘッドおよび固定スタッフバイトの位
置にて停止してその位置に所定の論理値を仮のパスオー
バヘッドおよび固定スタッフバイトとして挿入し、パス
オーバヘッド生成手段は、パスオーバヘッドおよび固定
スタッフバイトを生成して、試験パターン生成手段にて
仮のパスオーバヘッドおよび固定スタッフバイトが挿入
された位置に生成したパスオーバヘッドおよび固定スタ
ッフバイトを上書きすると有利である。

【００３５】また、試験パターン生成手段は、リセット
形のシリアルPNパターン発生回路を含むとよい。さら
に、試験パターン生成手段は、自己同期形のシリアルPN
パターン生成回路を含むものであってもよい。また、試
験パターン生成手段は、リセット形のパラレルPNパター
ン生成回路を含むものであってもよい。

【００３６】他方、本発明によるパス試験信号検査回路
は、同期ディジタルハイアラーキの基本インタフェース
の伝送フレームより高次の伝送フレームを所定の伝送路
を介して受け、その伝送フレームのバーチャルコンテナ
に挿入されたパス試験信号を抽出して検査する同期伝送
装置におけるパス試験信号検査回路であって、受信した
伝送フレームのポインタを付け替えて、その伝送フレー
ムの同期を受信クロックから装置内クロックに載せ換え
るポインタ処理手段と、装置内クロックに基づいて装置
内における伝送フレームのそれぞれの位置を検出して、
それらの位置を示す制御信号を送出する装置内フレーム
カウンタと、ポインタ処理手段を介して供給される伝送
フレームのパスオーバヘッドを装置内フレームカウンタ
からの制御信号に基づいて検出して、そのパスオーバヘ
ッドの内容を監視するパスオーバヘッド監視手段と、ポ
インタ処理手段を介して供給される伝送フレームの試験
パターンを装置内フレームカウンタからの制御信号に基
づいて検出して、その伝送誤りを検査する試験パターン
検査手段とを含むことを特徴とする。

【００３７】この場合、試験パターン検査手段は、伝送
フレームの所定の位置に挿入される試験パターンと同様
の試験パターンを装置内フレームカウンタからの制御信
号に基づいて停止自在に復元して、復元した試験パター
ンに基づいて受信した伝送フレームに収容されたバーチ
ャルコンテナの少なくともペイロードの伝送誤りを連続
的に検査するとよい。

【００３８】また、バーチャルコンテナは、４次群コン
テナVC-4を複数連鎖した高次のバーチャルコンテナVC-4
-Xc （X=2ⁿ,nは０を含む偶数）であり、このバーチャル
コンテナVC-4-Xc は、９行１列のパスオーバヘッドと、
９行(X-1) 列の固定スタッフバイトと、９行(260・X) 列
のペイロードとを含むものである。

【００３９】この場合、パスオーバーヘッド監視手段
は、パスオーバヘッドおよび固定スタッフバイトを検出
して、それぞれの誤り検出を行なうとよい。

【００４０】これらの場合、試験パターン検査手段は、
最大周期系列のPNパターンをシリアルに復元して検査す
る自己同期形のシリアルPNパターン検査回路を含むとよ
い。

【００４１】また、試験パターン検査手段は、最大周期
系列のPNパターンをバイトパラレルに復元して検査する
自己同期形のパラレルPNパターン検査回路を含むもので
あってもよい。

【００４２】

【発明の実施の形態】次に、添付図面を参照して本発明
によるディジタル伝送システムおよびその伝送装置にお
けるパス試験信号生成回路ならびにパス試験信号検査回
路の実施例を詳細に説明する。

【００４３】図１および図２には、本発明によるディジ
タル伝送システムの一実施例が示されている。本実施例
によるディジタル伝送システムは、たとえば、B-ISDN(b
roadband aspect of integrated services digital net
work) などのディジタル通信網にて同期ディジタルハイ
アラーキ(SDH;Synchronous digital hierarcky) に基づ
いて多重化されたディジタル信号を同期伝送モジュール
・レベルＮ(STM-N;synchronous transport module-leve
l N)の伝送フレームに収容して伝送する伝送システムで
あり、図１に示す送信側伝送装置10と、図２に示す受信
側伝送装置30と、これらを接続する高速、大容量の伝送
路50とを含む。

【００４４】同期伝送モジュールSTM-N は、155.52Mbps
の基本インタフェースのＮ倍（N=2ⁿ;n は０を含む偶
数）の伝送フレームであり、図３に示すように、それぞ
れバイト単位に９行(Nx9) 列のセクションオーバヘッド
(SOH)100と、９行(Nx261) 列のペイロード200 とを含
む。セクションオーバヘッド100 は、１行目から３行目
に中継系の管理および運用情報を表わす中継セクション
オーバヘッド(RSOH)110 が配置され、４行目にペイロー
ド200 の先頭位置の表示およびその速度調整を行なうAU
(administrative unit) ポインタ(AU-n PTRs)120が配置
されて、５行目から９行目に多重系の管理および運用情
報を表わす多重セクションオーバヘッド(MSOH)130 が配
置される。

【００４５】ペイロード200 には、４次群コンテナC-4
のＸ倍（Ｘ=2ⁿ)の容量の情報、つまりコンテナ(C-4-Xc)
230 を含むバーチャルコンテナVC-4-Xc が収容される。
バーチャルコンテナVC-4-Xc の先頭列には、パスの管理
情報を表わすパスオーバヘッド(POH) 210 が配置され
る。２列目ないしＸ列目には、９行260 列の４次群コン
テナC-4 がＸ個多重された場合に、所定の論理値が連続
する(X-1) 列の速度調整のための固定スタッフバイト(F
ixed stuff)220 が挿入される。

【００４６】以下、本実施例では、たとえば、N=16の場
合、つまり基本インタフェースの速度155.52Mbpsの16倍
の2488.32Mbps の速度を有する同期伝送モジュールSTM-
16にバーチャルコンテナVC-4-16cを収容する伝送フレー
ムを形成して伝送するディジタル伝送システムを例に挙
げて説明する。なお、図１および図２には、本発明に直
接関係ない部分はその図示が省略され、以下、本発明に
直接関係ある部分のみを詳細に説明する。

【００４７】各部の詳細を説明すると、本実施例による
送信側伝送装置10は、上述した同期伝送モジュールSTM-
16を図示しない交換機あるいは多重化装置などから受け
て、所定の形態にして伝送路50に送信する、たとえば、
中継端局の伝送装置であり、特に、本実施例ではパス試
験のためのパス試験信号を同期伝送モジュールSTM-16
に、バーチャルコンテナVC-4-16cの形態にて挿入するパ
ス試験信号生成回路60を含む。

【００４８】具体的には、本実施例による送信側伝送装
置10は、たとえば、図１に示すように、受信フレームカ
ウンタ12と、AUポインタ処理回路14と、切替回路16と、
装置内フレームカウンタ18と、試験パターン生成回路20
と、パスオーバヘッド(POH)挿入回路22と、多重セクシ
ョン終端回路24と、中継セクション終端回路26とを含
み、装置内フレームカウンタ18と、試験パターン生成回
路20と、パスオーバヘッド挿入回路22とにて本実施例に
よるパス試験信号生成回路60を形成している。

【００４９】また、受信フレームカウンタ12と、AUポイ
ンタ処理回路14とには、同期伝送フレームSTM-16の受信
フレームSFに同期した2488.32MHzの受信クロックSCLKが
それぞれ供給され、AUポインタ処理回路14と、装置内フ
レームカウンタ18と、試験パターン生成回路20と、パス
オーバヘッド挿入回路22と、多重セクション終端回路24
と、中継セクション終端回路26とには装置内における同
期伝送モジュールSTM-16の伝送フレームAFに同期した24
88.32MHzの装置内クロックACKLが順次供給される。

【００５０】詳しくは、受信フレームカウンタ12は、受
信した伝送フレームの各ビットをその受信クロックSCLK
に基づいてカウントして、伝送フレームのそれぞれの位
置を検出して、その結果を出力する計数回路であり、た
とえば、同期伝送モジュールSTM-16の１行のビット数に
相当する34,560ビットを計数する34,560進カウンタ、セ
クションオーバヘッドSOH の各行を計数する1,152 進カ
ウンタ、ペイロードの各行を計数する33,408進カウンタ
などを含む。特に、本実施例では、４行目のAUポインタ
の先頭位置を伝送フレームの先頭から34,560進カウンタ
にて３回計数して、その結果をAUポインタ処理回路14に
供給する。

【００５１】AUポインタ処理回路14は、受信フレームカ
ウンタ12からの検出信号に基づいて受信フレームからAU
ポインタを抽出して、その内容を解釈して新たに形成す
る伝送フレームのAUポインタを生成する処理回路であ
り、たとえば、抽出したAUポインタを蓄積するポインタ
バッファと、その内容を解読するデコーダと、新たなAU
ポインタを生成するポインタ生成回路とを含む。

【００５２】詳しくは、AUポインタは、伝送フレームST
M-16内でのバーチャルコンテナVC-4-16cの先頭位置を示
すH1バイトおよびH2バイトと、バーチャルコンテナVC-4
-16cの同期ずれを調整するH3バイトとを含み、受信した
伝送フレームと新たに形成する伝送フレームでは、受信
クロックSCLKと装置内クロックACLKとの周波数差および
伝送遅延などにて伝送フレームに収納したバーチャルコ
ンテナVC-4-16cの位置が異なる場合があり、受信クロッ
クSCLKと装置内クロックACLKに基づいてH1,H2,H3バイト
を正しく生成して付け替える。

【００５３】生成されたAUポインタは、通常、パスオー
バヘッド挿入回路22に供給され、バーチャルコンテナVC
-4-16cに付されてアドミニストレイティブユニットAU-4
-16cが形成される。本実施例では、パス試験信号を送る
際にポインタ値を所定の値、たとえばポインタ値"0" と
してバーチャルコンテナVC-4-16cの先頭位置を同期伝送
モジュールSTM-16のペイロード200 の先頭に揃える。ま
た、AUポインタ処理回路14は、受信フレームのペイロー
ドが受信データとして供給され、これを装置内クロック
ACLKの同期に載せ替えて装置内データとして切替回路16
に供給する機能を含む。

【００５４】切替回路16は、AUポインタ処理回路14を介
して供給される装置内データとパス試験生成回路50から
のパス試験データとを選択的に切り替えるスイッチ回路
であり、第１の制御信号S1に基づいてその切り替えを行
なう。第１の制御信号S1は、たとえば、パス試験時には
オンとなり、通常時にはオフとなって通常は装置内デー
タが選択される。図１では、パス試験のためパス試験デ
ータ側に接続されている。

【００５５】装置内フレームカウンタ18は、装置内クロ
ックACLKに基づいて装置内における伝送フレームのそれ
ぞれの位置を検出して、それらの位置を示す制御信号を
送出する計数回路であり、制御信号はAUポインタ処理回
路14、試験パターン生成回路20およびパスオーバヘッド
挿入回路22へそれぞれ供給される。

【００５６】特に、本実施例における装置内フレームカ
ウンタ18は、パス試験の際に、AUポインタ処理回路14に
伝送フレームの開始位置にてパス試験信号を生成するた
めのポインタ値を生成させる制御信号を送り、さらに試
験パターン生成回路20に、その伝送フレームのセクショ
ンオーバヘッドの位置、AUポインタの位置、パスオーバ
ヘッドの位置および固定スタッフバイトの位置などすべ
ての位置を受信フレームカウンタ12と同様な1,152 進カ
ウンタ、33,408進カウンタ、34,560進カウンタなどの複
数のカウンタにて検出して供給する。

【００５７】試験パターン生成回路20は、装置内フレー
ムカウンタ18からの制御信号および装置内クロックACLK
に基づいて試験パターンを発生する信号発生回路であ
り、試験パターンとしてＭ（最大長周期）系列の擬似雑
音(PN;psudo-random noise) パターンを発生するPNパタ
ーン発生回路を含む。特に、本実施例では、同期伝送モ
ジュールSTM-16のすべてのビットをマッピングして、少
なくとも伝送フレームのペイロードの位置、つまりバー
チャルコンテナVC-4-16cに収容したコンテナC-4-16c の
位置に各列に亙って連続するPNパターンを割り当てる伝
送フレーム形成回路である。

【００５８】具体的には、PNパターン発生回路は、たと
えば、23段のシフトレジスタと、その18段目の出力と23
段目の出力とをmod-2 にて加算して、その結果を１段目
の入力にフィードバックする加算器と、リセット信号S2
に応動してシフトレジスタのそれぞれの値を全零以外の
所定の値にリセットするリセット回路と、シフトレジス
タの出力をフレーム同期符号に応動して出力させる禁止
ゲートなどのゲート素子とを含むリセット形のシリアル
PNパターン生成回路が有利に適用される。

【００５９】ただし、そのままでは、同期伝送モジュー
ルSTM-16のすべてにPNパターンが挿入され、本実施例の
目的とするパス試験信号は生成できない。そこで、本実
施例では、さらにゲート素子の出力にラッチ回路および
選択回路などを設け、所定の区間、論理値"1" または"
0" を保持して出力し、その間PNパターンの出力を停止
させるパターン停止回路を含む。たとえば、セクション
オーバヘッドSOH およびパスオーバヘッドPOH の区間、
必要であれば固定スタッフバイトの区間に、連続する論
理値"1" または"0" を選択して出力し、コンテナC-4-16
c の区間のみゲート素子からのPNパターンを選択して出
力する。これは装置内フレームカウンタ18からの制御信
号に応動して実行される。試験パターン生成回路20から
の出力は、切替回路16を介してパスオーバヘッド挿入回
路22に供給される。

【００６０】パスオーバヘッド(POH) 挿入回路22は、バ
ーチャルコンテナVC-4-16cのパスオーバヘッドPOH を生
成して、AUポインタ処理回路14からのAUポインタに基づ
いて伝送フレームの所定の位置に付加するヘッダ生成回
路である。パスオーバヘッドPOH は図３に示すように、
パスの導通監視用のJ1バイトと、誤り監視として各列の
ビット毎のパリティを演算したBIP(bit interleaved pa
rity)-8 を含むB3バイトと、パスの情報識別用の符号を
含むC2バイトと、送信状態の誤り通知に適用されるG1バ
イトと、パスユーザ用のチャネルとして使用されるF2,F
3 バイトと、位置表示のためのH4バイトと、APS(automa
tic protection switching) チャネル(b1-b4) および予
備(b5-b8) を含むK3バイトと、端局間連絡などのネット
ワークオペレータバイトであるN1バイトとを含む。

【００６１】パスオーバヘッド挿入回路22は、これらを
必要に応じ、または前段までに付加されていたバイトを
そのままの形で抽出して、バーチャルコンテナVC-4-16c
の１列目に付加する。特に、本実施例では、試験パター
ン生成回路20からのPNパターンのBIP-8 を演算する演算
回路を含む。また、本実施例では、パス試験時にはポイ
ンタ値が零であるので装置内における伝送フレームの10
列目に、試験パターン生成回路20にて所定の論理値がマ
ッピングされた位置にパスオーバヘッドPOH を上書きに
て挿入する形式をとる。同様に必要であれば、固定スタ
ッフバイトを伝送フレームの２列目〜16列目に所定の論
理値として上書きにて挿入する。試験パターンとパスオ
ーバヘッドPOH および固定スタッフバイトが挿入された
伝送フレームは、多重セクション終端回路24に供給され
る。

【００６２】多重セクション終端回路24は、伝送路50の
多重区間の網運用および管理情報を多重セクションオー
バヘッドMSOHとして生成して、実情報に付加する多重区
間の送信側終端回路であり、本実施例では、装置内フレ
ームカウンタ18からの制御信号に基づいて同期伝送モジ
ュールSTM-16の伝送フレームの５行目ないし９行目に(9
x16)列に亙って多重セクションオーバヘッドMSOHを付加
する。多重セクションオーバヘッドMSOHはたとえば、セ
クションの誤り監視として24ビット毎あるいはそのＮ倍
毎にパリティをとったBIP-24xnを含む複数のB2バイト
と、切替え系の制御のためのK1バイトと、警報信号など
多重セクション状態の転送に用いられるK2バイトと、多
重セクションのデータ通信に用いられるD4〜D12 バイト
と、多重誤り状態を通知する複数のZ2バイトなどを含
む。本実施例では、パス試験の際に試験パターン生成回
路20にて連続する所定の論理値がマッピングされた位置
に生成した多重セクションオーバヘッドMSOHを上書きに
て挿入する。多重セクションオーバヘッドMSOHが挿入さ
れた伝送フレームは中継セクション終端回路26に供給さ
れる。

【００６３】中継セクション終端回路26は、伝送路50の
中継区間の網運用および管理情報を中継セクションオー
バヘッドRSOHとして生成して伝送フレームに付加する中
継区間の送信側終端回路であり、装置内フレームカウン
タ18からの制御信号に基づいて伝送フレームの１行目な
いし３行目に(9x16)列に亙って生成した中継セクション
オーバヘッドMSOHを付加する。中継セクションオーバヘ
ッドMSOHは、フレーム同期符号を含むA1,A2 バイトと、
同期伝送モジュールSTM-16に同期伝送モジュールSTM-1
が多重されている場合にそれぞれの識別番号を表わすC1
バイトと、中継セクションの誤り監視を行なうためのBI
P-8 を含むB1バイトと、中継セクションの故障特定用の
符号が挿入されるF1バイトと、中継セクションのデータ
通信に用いられるD1〜D3バイトなどを含む。本実施例で
は多重セクションオーバヘッドMSOHと同様に、パス試験
の際に試験パターン生成回路20にて連続する所定の論理
値がマッピングされた位置に生成した中継セクションオ
ーバヘッドRSOHを上書きにて挿入する。中継セクション
オーバヘッドRSOHが付加された伝送フレームは、完全な
同期伝送モジュールSTM-16に形成されて伝送路50に送信
される。

【００６４】一方、受信側伝送装置30は、送信側伝送装
置10から伝送路50を介して送信された同期伝送モジュー
ルSTM-16を受信して、さらに図示しない交換機あるいは
多重化装置などに中継する、たとえば中継端局の伝送装
置であり、特に、本実施例では、受信した同期伝送モジ
ュールSTM-16に収容したバーチャルコンテナVC-4-16cの
パス試験信号を検査するパス試験信号検査回路70を含
む。

【００６５】具体的には、本実施例による受信側伝送装
置30は、たとえば、図２に示すように、中継セクション
終端回路32と、多重セクション終端回路34と、AUポイン
タ処理回路36と、装置内フレームカウンタ38と、パスオ
ーバヘッド(POH) モニタ回路40と、試験パターン検査回
路42とを含み、AUポインタ処理回路36と、装置内フレー
ムカウンタ38と、パスオーバヘッドモニタ回路40と、試
験パターン検査回路42とにて本実施例によるパス試験信
号検査回路70を形成している。

【００６６】また、AUポインタ処理回路36と、装置内フ
レームカウンタ38と、パスオーバヘッドモニタ回路40
と、試験パターン検査回路42とには、送信側伝送装置10
と同様に装置内フレームBFに応じて2488.32MHzの装置内
クロックBCLKが供給される。

【００６７】中継セクション終端回路32は、伝送路50か
らの同期伝送モジュールSTM-16から中継セクションオー
バヘッドRSOHを検出して、伝送路50を終端する中継区間
の受信側終端回路であり、本実施例では、送信側伝送装
置10の受信フレームカウンタ12と同様の受信フレームカ
ウンタ44を含む。検出した中継セクションオーバヘッド
RSOHからは、特に、A1,A2 バイトに含まれるフレーム同
期符号に基づいて受信クロックRCLKを再生して、これを
多重セクション終端回路34およびAUポインタ処理回路36
に供給するクロック再生回路を含む。また、受信フレー
ムカウンタ44は、受信フレームの多重セクションオーバ
ヘッドMSOHの位置およびAUポインタの位置を1,152 進カ
ウンタ、33,408進カウンタ、34,560進カウンタなどの複
数のカウンタにて検出して、それらの結果を多重セクシ
ョン終端回路34およびAUポインタ処理回路36にそれぞれ
供給する計数回路である。

【００６８】多重セクション終端回路34は、中継セクシ
ョン終端回路32を介して供給される同期伝送モジュール
STM-16から多重セクションオーバヘッドMSOHを検出し
て、多重区間を終端する終端回路である。中継セクショ
ン終端回路32と多重セクション終端回路34にて伝送フレ
ームからセクションオーバヘッドRSOH,MSOH を取り除い
たAUポインタおよびバーチャルコンテナVC-4-16cを含む
アドミニストレイティブユニットAU-4-16cは、多重セク
ション終端回路34から受信データとしてAUポインタ処理
回路36に供給される。

【００６９】AUポインタ処理回路36は、多重セクション
終端回路34からの受信データからAUポインタを検出し
て、その処理を施す処理回路であり、また、受信クロッ
クRCLKおよび装置内クロックBCLKに基づいて受信データ
を装置内フレームに載せ替えて装置内データBDとして送
出する同期変換回路である。本実施例では、AUポインタ
の処理結果から装置内フレームでのバーチャルコンテナ
VC-4-16cの先頭位置、つまりパスオーバヘッドPOH の先
頭位置を検出して、その結果をパスオーバヘッドモニタ
回路40および試験パターン検査回路42に供給する。ま
た、装置内クロックに載せ替えられたバーチャルコンテ
ナVC-4-16cは、装置内データとしてパスオーバヘッドモ
ニタ回路40および試験パターン検査回路42に供給され
る。

【００７０】装置内フレームカウンタ38は、送信側と同
様に装置内クロックBCLKに応動して装置内における伝送
フレームのそれぞれの位置を検出して、それらの位置を
示す制御信号を送出する計数回路であり、受信フレーム
カウンタ44と同様に1,152 進カウンタ、33,408進カウン
タ、34,560進カウンタなどの複数のカウンタを含む。制
御信号は、それぞれAUポインタ処理回路36、パスオーバ
ヘッドモニタ回路40および試験パターン検査回路42へそ
れぞれ供給される。

【００７１】パスオーバヘッドモニタ回路40は、AUポイ
ンタ処理回路36からの位置信号および装置内フレームカ
ウンタ38からの制御信号に基づいてAUポインタ処理回路
36からの装置内データからパスオーバヘッドPOH を順次
検出して、その内容を監視する監視回路であり、上述し
たパスオーバヘッドPOH の各バイトに基づいてその内容
を解読するデコーダなどを含む。特に、BIP-8 にて表わ
されたパリティビットが正常か否かを演算する演算回路
を含む。解読されたパスオーバヘッドPOH は、固定スタ
ッフバイトとともに図示しない次段の送信側伝送装置の
パスオーバヘッド挿入回路に転送される。

【００７２】試験パターン検査回路42は、装置内フレー
ムカウンタ38からの制御信号に基づいてAUポインタ処理
回路36からの装置内データから試験パターンを検出し
て、その伝送誤りを検査する検査回路であり、送信側の
試験パターン生成回路20のPNパターン発生回路と同様の
PNパターンを発生するPNパターン発生回路と、検出した
装置内データからの試験パターンを生成したPNパターン
に同期して引き込む同期回路と、これら試験パターンを
比較する比較回路と、比較結果であるビット誤りをカウ
ントするエラーカウント回路などを含む。

【００７３】本実施例の試験パターン検査回路42は、た
とえば、上述した特開平2-140031号公報および特公平7-
118697号公報などに記載された自己同期方式と同様の方
式を適用した自己同期形のシリアルPNパターン検査回路
を有利に適用することができる。ただし、本実施例で
は、PNパターン発生回路からの出力をセクションオーバ
ヘッドSOH の区間およびパスオーバヘッドPOH の区間な
らびに必要であれば固定スタッフバイトの区間にてPNパ
ターンの出力を停止させるパターン停止回路を含み、コ
ンテナC-4-16c のみに挿入された試験パターンのみを連
続的に比較するパターン検査回路である。

【００７４】以上のような構成において、本実施例によ
るディジタル伝送システムの動作を説明すると、まず、
送信側伝送装置10にて、受信フレームカウンタ12に受信
フレームに応じて受信クロックSCLKが供給されると、受
信フレームカウンタ12は受信クロックSCLKをカウントし
て、AUポインタの位置を検出し、その結果をAUポインタ
処理回路14に順次供給する。これにより、AUポインタ処
理回路14は受信フレームからAUポインタを検出して所定
の処理を施し、そのAUポインタをパスオーバヘッド挿入
回路22に供給する。この際、AUポインタ処理回路14は、
装置内クロックACLKを受けて、受信データとして受けた
バーチャルコンテナVC-4-16cを装置内クロックに載せ替
えて、装置内データとして切替回路16を介してパスオー
バヘッド挿入回路22に転送する。

【００７５】同様に、装置内フレームカウンタ18では、
装置内フレームに応じて装置内クロックACLKをカウント
して伝送フレームにおけるパスオーバヘッドPOH の位置
を検出し、パスオーバヘッド挿入回路22へ供給する。こ
れにより、パスオーバヘッド挿入回路22では、AUポイン
タ処理回路14からAUポインタを受けると、そのポインタ
が指示する伝送フレームの位置に装置内クロックACLKに
応動してパスオーバヘッドPOH を順次挿入して、これに
続くバーチャルコンテナVC-4-16cの実情報を装置内デー
タとして切替回路16を介して受けて、順次多重セクショ
ン終端回路24に転送する。

【００７６】多重セクション終端回路24に転送された伝
送フレームは、１行目ないし４行目のデータが多重セク
ション終端回路24からそのまま中継セクション終端回路
26に送られ、５行目ないし９行目のデータに、多重セク
ション終端回路24にてその１列目ないし(16x9)列に亙っ
て多重セクションオーバヘッドMSOHが付加されて、中継
セクション終端回路26に転送される。次に、中継セクシ
ョン終端回路26に転送された送信データは、その１行目
ないし３行目の(16x9)列に亙って中継セクションオーバ
ヘッドRSOHが付加されて、伝送路50に送信される。これ
により、順次、同期伝送モジュールSTM-16の形態に生成
された伝送フレームにバーチャルコンテナVC-4-16cが収
容されて送信される。

【００７７】このような動作状態にて、パス試験を実行
する場合、たとえば、伝送フレームの数十個に１回の割
合、あるいは異常が発生した場合に連続的にパス試験信
号を生成して挿入する。まず、パス試験を開始する際
に、AUポインタ処理回路14を介して送出された前回の伝
送フレームの装置内データが完全に切替回路16を通過す
ると、第１の制御信号をオンとして、切替回路16のスイ
ッチを試験パターン生成回路20の出力に接続する。

【００７８】次に、装置内フレームカウンタ18にて、前
回までの伝送フレームの装置内クロックACLKをカウント
して、その最終行付近になると装置内フレームカウンタ
18は次の装置内フレームにてパス試験を開始する制御信
号をAUポインタ処理回路14に供給する。これにより、AU
ポインタ処理回路14は、パス試験信号におけるバーチャ
ルコンテナVC-4-16cの先頭位置を示すポインタ値を生成
する。一方、試験パターン生成回路20にはリセット信号
を供給して、PNパターン発生回路のシフトレジスタに全
零以外の値をセットする。次いで、装置内フレームカウ
ンタ18にて装置内フレームの先頭ビットを検出すると、
その位置を示す制御信号をAUポインタ処理回路14および
試験パターン生成回路20ならびに中継セクション終端回
路26に供給する。

【００７９】これにより、AUポインタ処理回路14は生成
したAUポインタをパスオーバヘッド挿入回路22に送出す
る。一方、試験パターン生成回路20のPNパターン発生回
路では装置内クロックACLKに応動してPNパターンの生成
を開始する。しかし、本実施例では、まず、パターン停
止回路にて次の制御信号を受けるまで、たとえば、論理
値"0" を選択して、これを切替回路16を介してパスオー
バヘッド挿入回路22に供給する。

【００８０】次いで、装置内フレームカウンタ18にて装
置内クロックACLKをカウントして、パスオーバヘッドPO
H の位置を検出すると、その位置を示す制御信号をパス
オーバヘッド挿入回路22に供給する。これにより、パス
オーバヘッド挿入回路22は、１行目のバーチャルコンテ
ナVC-4-16cの先頭位置に最初のJ1バイトを論理値"1"が
割り当てられたバイトに上書きして挿入する。この場
合、必要であれば、２列目から15列目に固定スタッフバ
イトを同様に上書きする。

【００８１】次に、装置内フレームカウンタ18にてパス
オーバヘッドPOH の次のビットまたは固定スタッフバイ
トの次のビットを検出すると、その位置を示す制御信号
を試験パターン生成回路20に供給する。これにより、試
験パターン生成回路20ではそのパターン停止回路にてシ
フトレジスタからのPNパターンを選択して、順次切替回
路16を介してパスオーバヘッド挿入回路22に供給する。
PNパターンを受けたパスオーバヘッド挿入回路22は、J1
バイト、固定スタッフバイトに続き１行目のPNパターン
を多重セクション終端回路24に順次供給する。

【００８２】次に、多重セクション終端回路24では、１
列目ではオーバヘッドを挿入しないので、パスオーバヘ
ッド挿入回路22からのデータをそのまま中継セクション
終端回路26に転送する。次に、中継セクション終端回路
26では、装置内フレームカウンタ18からの制御信号に応
動して伝送フレームの先頭から(9x16)列に１行目の中継
セクションオーバヘッドRSOHを所定の論理値"0" が挿入
された位置に上書きして、続いて転送されたパスオーバ
ヘッドPOH のJ1バイト、固定スタッフバイトおよびPNパ
ターンを順次伝送路50に送信する。

【００８３】次いで、装置内フレームカウンタ18にて伝
送フレームの１列目の最終ビットの位置を検出して、２
行目の先頭位置を検出すると、上記と同様にその位置を
示す制御信号を試験パターン生成回路20、パスオーバヘ
ッド挿入回路22および中継セクション終端回路26に供給
する。これにより、試験パターン生成回路20は、再びPN
パターンの発生を停止して所定の論理値"0" を次の制御
信号を受けるまで装置内クロックACLKに応動して連続的
に出力する。これらは上記と同様に切替回路16を介して
パスオーバヘッド挿入回路22へ送られて、パスオーバヘ
ッドPOH の位置にて２行目のB3バイトおよび固定スタッ
フバイトに書き替えられ、さらに多重セクション終端回
路24を通って中継セクション終端回路26に供給される。
中継セクション終端回路26では上記と同様に中継セクシ
ョンオーバヘッドRSOHの位置にその２行目の情報を書き
替えて伝送路50に順次送信する。

【００８４】続いて、装置内フレームカウンタ18にてパ
スオーバヘッドPOH 、固定スタッフバイトの次のビット
を再び検出すると、試験パターン生成回路20は論理値"
1" の選択からPNパターンの選択に切り替えて、順次シ
フトレジスタからのPNパターンを出力する。これによ
り、PNパターンが伝送フレームのペイロードのコンテナ
C-4-16c の位置に挿入されて切替回路16を介してパスオ
ーバヘッド挿入回路22、多重セクション終端回路24およ
び中継セクション終端回路26を介して伝送路50に送信さ
れる。

【００８５】伝送フレームの２行目の出力が終了する
と、３行目も上記と同様に、試験パターン生成回路20に
て１列目からパスオーバヘッドPOH の位置、必要であれ
ばさらに固定スタッフバイトの位置まで論理値"0" を連
続して出力して、続いてシフトレジスタからのPNパター
ンを出力する。これを受けたパスオーバヘッド挿入回路
22では、上記と同様に３列目のパスオーバヘッドPOH の
バイト、および必要であれば固定スタッフバイトを挿入
し、中継セクション終端回路26では中継セクションオー
バヘッドRSOHを付加して伝送路50に送信する。

【００８６】次に、４行目では試験パターン生成回路20
からの論理値"0" の位置に、パスオーバヘッド挿入回路
22にて、まず１列目から(9x16)列目までにAUポインタ処
理回路14からのAUポインタに書き替えて、次のバイトに
パスオーバヘッドPOH を書き替え、必要であれば固定ス
タッフバイトを書き替える。これらは、順次多重セクシ
ョン終端回路24および中継セクション終端回路26を介し
て、続くPNパターンとともに伝送路50に送出される。

【００８７】以下、同様に５行目ないし９行目では、多
重セクション終端回路24にて装置内フレームカウンタ18
からの制御信号に応動して１列目から(9x16)列目までの
論理値が多重セクションオーバヘッドMSOHに順次書き替
えられ、次のバイトおよびさらに16列のバイトがパスオ
ーバヘッド挿入回路22にてパスオーバヘッドPOH および
固定スタッフバイトに書き替えられて、中継セクション
終端回路26から続くPNパターンとともに順次伝送路50に
送出される。

【００８８】この結果、たとえば、図４に示すようなコ
ンテナC-4-16c のすべてにそれぞれの列に亙って連続的
にPNパターンが挿入されたバーチャルコンテナVC-4-16
c、あるいは図５に示すような固定スタッフバイトを除
くコンテナC-4-16c すべてに連続的にPNパターンが挿入
されたバーチャルコンテナVC-4-16cが同期伝送モジュー
ルSTM-16の伝送フレームに収容されたパス試験信号の形
態にて生成されて、伝送路50を介して受信側伝送装置30
に順次、送信される。これら図の場合、AUポインタのH
1,H2 バイトには、ポインタ値"0" が割り当てられ、H3
バイトには正スタッフも負スタッフも実行しない値が割
り当てられる。H1バイトの２バイト目以降の"Y" は連結
(concatenation) を表わす所定の値、たとえば"1001SS1
1"が書き込まれる。H2バイトの２バイト目以降はすべ
て"1" である。

【００８９】次に、伝送路50からパス試験信号を含む同
期伝送モジュールSTM-16を受信した受信側伝送装置30
は、まず、中継セクション終端回路32にて受信フレーム
の１行目ないし３行目から中継セクションオーバヘッド
RSOHを順次、抽出する。この際に、その１行目のA1,A2
バイトからフレーム同期符号を検出して受信クロックRC
LKを再生する。再生された受信クロックRCLKは、多重セ
クション終端回路34およびAUポインタ処理回路36へ順次
供給される。

【００９０】一方、受信クロックRCLKを受けた受信フレ
ームカウンタ44は、その受信クロックRCLKをカウントし
て、受信フレームのAUポインタの位置および多重セクシ
ョンオーバヘッドMSOHの位置を検出して、その結果を順
次、AUポインタ処理回路36および多重セクション終端回
路34に供給する。

【００９１】次に、中継セクションオーバヘッドRSOHを
除いたデータは、順次受信データとして多重セクション
終端回路34へ供給されて、その５行目ないし９行目の多
重セクションオーバヘッドMSOHが取り除かれて、順次AU
ポインタ処理回路36へ供給される。

【００９２】次に、受信データを受けたAUポインタ処理
回路36は、その４行目からAUポインタを抽出して、その
AUポインタにて指示される伝送フレームのペイロードの
先頭位置を検出する。この際、AUポインタ処理回路36
は、一方で装置内クロックBCLKを受けて、受信データを
受信クロックRCLKから装置内クロックBCLKに載せ変えて
装置内データとして出力し、そのデータの装置内フレー
ムでの位置を示すポインタを生成してパスオーバヘッド
モニタ回路40および試験パターン検査回路42へ供給す
る。

【００９３】また、一方、装置内フレームカウンタ38で
は、装置内フレームに応動して供給される装置内クロッ
クBCLKをカウントして、その位置を示す制御信号をAUポ
インタ処理回路36、パスオーバヘッドモニタ回路40およ
び試験パターン検査回路42へそれぞれ供給する。これに
より、パスオーバヘッドモニタ回路40では、装置内デー
タからパスオーバヘッドPOH および固定スタッフバイト
があればそのバイトを順次各行毎に抽出して、それぞれ
をデコーダにて解読して所定の処理を施す。特に、BIP-
8 を含むB3バイトを検出すると、それぞれのパリティ演
算を実行して、バーチャルコンテナVC-4-16cの各ビット
が正常であるか否かを検出し、その結果を図示しない制
御部の監視回路などに供給する。この結果、受信した伝
送フレームのパスオーバヘッドPOH によるバーチャルコ
ンテナVC-4-16cの監視が実行される。

【００９４】次に、試験パターン検査回路42では、装置
内フレームカウンタ38からの制御信号に基づいてAUポイ
ンタ処理回路36からの装置内データから試験パターンを
検出して、その伝送誤りを検査する。詳しくは、装置内
フレームカウンタ38から装置内伝送フレームの始まりを
示す制御信号を受けると、PNパターン発生回路を駆動し
て送信側のPNパターンと同様のPNパターンの生成を開始
する。しかし、セクションオーバヘッドSOH の区間、パ
スオーバヘッドPOH のバイトおよび必要であれば固定ス
タッフバイトの区間では、パターン停止回路によりPNパ
ターンの出力は停止しておく。次に、装置内フレームカ
ウンタ38にて装置内クロックBCLKをカウントして、伝送
フレームにおけるコンテナC-4-16c の先頭位置を検出す
ると、その位置を示す制御信号を試験パターン検査回路
42へ供給する。

【００９５】試験パターン検査回路42は、AUポインタ処
理回路36からAUポインタを受けており、装置内フレーム
カウンタ38からの制御信号を受けてから、さらにAUポイ
ンタの中のH1,H2 バイトに基づいてパスオーバヘッドPH
O のJ1位置を検出し、試験パターンとそれ以外のフレー
ムデータを識別する。試験パターン検査回路42は、初め
に装置内データとなった試験パターンの同期引き込みを
開始し、同期保護状態から同期確立状態に至る。試験パ
ターンと生成したPNパターンと比較して、そのビット誤
りを順次検出する。検出したビット誤りはエラーカウン
ト回路にてカウントして順次蓄積する。

【００９６】以下、１行目から９行目まで、装置内フレ
ームカウンタ38からの制御信号に応動して、セクション
オーバヘッドSOH 、パスオーバヘッドPOH および必要で
あれば固定スタッフバイトの区間、PNパターンを停止
し、コンテナC-4-16c の区間にPNパターンを比較回路に
出力して受信した試験パターンと比較して、それらのビ
ット誤りを検出する。このようにして伝送フレームのビ
ット誤りを検出すると、その検出結果は、たとえば１フ
レーム毎、あるいは１日毎にエラーカウント値として、
図示しない制御部の監視回路へ供給してパスを監視す
る。

【００９７】以上説明したように本実施例のディジタル
伝送システムによれば、送信側伝送装置10にて、所定の
PNパターンを生成して同期伝送モジュールSTM-16のペイ
ロードに挿入するパス試験信号生成回路60を設け、受信
側伝送装置30に、送信側と同様のPNパターンを生成し
て、受信した試験パターンと比較してそのビット誤りを
検査するパス試験信号検査回路70を設けたので、伝送路
パスに異常が発生した場合、その異常を速やかに検出し
て対応することができる。

【００９８】この場合、パス試験生成回路60では、装置
内フレームカウンタ18の制御信号に応じて所定の区間に
てPNパターンを停止自在に生成することができるので、
同期伝送モジュールSTM-16に収容したバーチャルコンテ
ナVC-4-16cのペイロードに、その各列に亙って連続する
PNパターンを順次有効に挿入することができる。さら
に、この場合、PNパターンを挿入していない位置では、
連続する所定の論理値を挿入しているので、後のパスオ
ーバヘッド挿入回路22、多重セクション終端回路24およ
び中継セクション終端回路26にて通常の同期伝送モジュ
ールSTM-16と同様のヘッダを正確に順次付加することが
できる。

【００９９】一方、受信側伝送装置30では、パス試験信
号生成回路60と同様に、PNパターンを停止自在に生成し
て試験パターンと比較するので、そのビット誤りを正確
に検出することができる。また、送信側にて通常と同様
にパスオーバヘッドPOH を生成して挿入しているので、
そのB3バイトなどにてパスオーバヘッドPOH の伝送誤り
を検出することができる。したがって、同期伝送モジュ
ールSTM-16に収容したバーチャルコンテナVC-4-16cのす
べてのビットに亙って伝送誤りを検出することができ、
有効なパス試験を実行することができる。

【０１００】また、上記実施例では、同期伝送モジュー
ルSTM-N として基本インタフェースの16倍の速度の同期
伝送モジュールSTM-16を伝送する場合を例に挙げて説明
したが、本発明ではこれに限らず、N=2ⁿ（n は０を含む
偶数）の任意の同期伝送モジュールSTM-N を伝送する場
合に適用してもよい。

【０１０１】さらに、本実施例では、伝送フレームをす
べての回路にてビットシリアルに処理する場合を例に挙
げて説明したが、同期伝送モジュールSTM-N の伝送フレ
ームの各列が８ビットであるので、これらをパラレルに
処理するようにしてもよい。この場合、送信側伝送装置
10の中継セクション終端回路26の出力にパラレル−シリ
アル変換回路を設け、受信側中継セクション終端回路32
の入力に、シリアル−パラレル変換回路を設けるとよ
い。

【０１０２】また、送信側の試験パターン生成回路20の
PNパターン発生回路として、たとえば、AT＆T TECHNICA
L JOURNAL(1986年９月／10月発行）の123 頁ないし135
頁に記載のリセット形のパラレルPNパターン生成回路と
同様の回路を適用し、受信側の試験パターン検査回路42
として、たとえば上述した特開平4-4631号公報記載の自
己同期形のパラレルPNパターン検査回路と同様の回路を
有効に適用することができる。ただし、これらにはPNパ
ターンの出力を自在に停止するパターン停止回路を設け
ることにより、本実施例の有効なパス試験信号を生成、
および検査するように構成しなければならない。これに
より、受信クロックSCLK,RCLK および装置内クロックAC
LK,BCLK を同期伝送モジュールSTM-N の伝送フレームの
周波数の８分の１の周波数、たとえば同期伝送モジュー
ルSTM-16の場合における2488.32MHzの８分の１の311.04
MHz の周波数として各回路を有効に動作させるようにし
てもよい。

【０１０３】次に、図７および図８には、本発明による
ディジタル伝送システムの他の実施例が示されている。
両図は、図６に示すように組み合わされる。本実施例に
よるディジタル伝送システムが上記実施例と異なる点
は、送信側および受信側の双方に、それぞれ同期伝送モ
ジュールSTM-N をＮ個のフレームに分割して処理するＮ
個のフレーム処理回路を含み、それぞれのフレーム処理
回路にて形成したフレームをバイトインタリーブにて多
重または分離して処理する点にある。なお、本実施例に
おいて、図１および図２と同様の部分には同一符号を付
して、その詳細は省略または簡略的に説明する。また、
本実施例では同期伝送モジュールSTM-N として上記実施
例と同様に同期伝送モジュールSTM-16を取り扱う場合を
例に挙げて説明する。

【０１０４】具体的には、本実施例によるディジタル伝
送システムは、図７および図８に示す送信側伝送装置30
0 と、図９に示す受信側伝送装置500 と、これらを接続
する伝送路50とを含み、送信側伝送装置300 および受信
側伝送装置500 には、それぞれ上記実施例と同様のパス
試験生成信号回路およびパス試験信号検査回路を含む共
通のフレーム処理回路310,550 がLSI(large scale inte
grated circuit)化されたパス試験回路としてそれぞれ1
6個づつ設けられている。

【０１０５】詳しくは、送信側伝送装置300 は、図７お
よび図８に示すように、16個のフレーム処理回路310,31
0・・・と、16個の多重セクション終端回路320,320・・・と、
逓倍回路330 と、多重化回路340 と、中継セクション終
端回路26とを含む。それぞれのフレーム処理回路310,31
0・・・には、基本インタフェースの同期伝送モジュールST
M-1 の周波数と同様の155.52MHz の受信クロックSCLKお
よび装置内クロックACLKが供給され、かつ多重セクショ
ン終端回路320,320,・・・ には装置内クロックACLKがフレ
ーム処理回路310 と共有に接続されている。

【０１０６】特に、本実施例によるフレーム処理回路31
0 は、上記実施例と同様の受信フレームカウンタ12と、
AUポインタ処理回路14と、装置内フレームカウンタ18
と、試験パターン生成回路20と、パスオーバヘッド(PO
H) 挿入回路22とを含み、さらに試験パターン検査回路4
2と、パスオーバヘッド(POH) モニタ回路40とを有して
おり、これらにてパス試験信号生成回路およびパス試験
信号検査回路を含むパス試験回路を形成している。本実
施例では、切替回路16は省略されており、試験パターン
生成回路20が動作しているときのみ、その出力がパスオ
ーバヘッド挿入回路22に直接供給され、動作していない
ときはAUポインタ処理回路14からの装置内データがパス
オーバヘッド挿入回路22に供給される。

【０１０７】それぞれのフレーム処理回路310 は、９行
270 列のバーチャルコンテナVC-4にそれぞれAUポインタ
を付加したアドミニストレイティブ・ユニットAU-4と同
様のフレームを形成して、上記実施例と同様にそのコン
テナC-4 にPNパターンを各列に亙って連続的に挿入して
パス試験信号を形成し、パスオーバヘッド挿入回路22か
ら多重セクション終端回路320 にそれぞれ供給する。

【０１０８】特に、本実施例では、第１のフレーム処理
回路310 のAUポインタ処理回路14は上記実施例と同様に
パス試験の際に常にポインタ値"0" にて生成し、他のフ
レーム処理回路310 のAUポインタ処理回路14では連結(c
oncatenation) を表示するポインタを生成する。パスオ
ーバヘッド挿入回路22は、第１のフレーム処理回路310
にてバーチャルコンテナVC-4-16cのパスオーバヘッドPO
H を生成して、他のフレーム処理回路310 では必要であ
ればパスオーバヘッドPOH の位置に固定スタッフバイト
を挿入する。固定スタッフバイトを挿入しない場合は、
その位置からPNパターンが挿入される。なお、本実施例
では、第１のフレーム処理回路310 以外の他のフレーム
処理回路310 でもパスオーバヘッドPOH の中の少なくと
もB3バイトのBIP-8 の演算を実施する。その演算結果
は、第１のフレーム処理回路310 に集計して、バーチャ
ルコンテナVC-4-16cの全体のBIP-8 を演算してパスオー
バヘッドPOH のB3バイトに挿入する。

【０１０９】多重セクション終端回路320 は、それぞれ
同期伝送モジュールSTM-1 と同様の５行９列の多重セク
ションオーバヘッドMSOHを生成して、フレーム処理回路
310からの伝送フレームの５行目ないし９行目にそれぞ
れ付加する多重区間の終端回路である。

【０１１０】逓倍回路330 は、155.52MHz の装置内クロ
ックACLKを受けて、これを16倍に逓倍して同期伝送モジ
ュールSTM-16の2488.32MHzのクロックを生成する回路で
あり、生成したクロックを順次多重化回路340 に供給す
る。

【０１１１】多重化回路340 は、多重セクション終端回
路320,320・・・からそれぞれ９行270列の伝送フレームを
それぞれ受けて、順次各列毎にバイトインタリーブに多
重化して９行(270x16)列の同期伝送モジュールSTM-16の
伝送フレームを形成する回路であり、多重化した伝送フ
レームを順次2488.32MHzのクロックに応動してビットシ
リアルに中継セクション終端回路26に供給する。

【０１１２】一方、受信側伝送装置500 は、図９に示す
ように、中継セクション終端回路32と、分周回路510
と、多重分離回路520 と、16個の多重セクション終端回
路530,530・・・と、16個のフレーム処理回路550,550・・・と
を含み、それぞれのフレーム処理回路550,550・・・には送
信側伝送装置300 と同様の155.52MHz の装置内クロック
BCLKが順次供給されている。

【０１１３】中継セクション終端回路32は、伝送路50か
らの同期伝送モジュールSTM-16を受けて、その１行目な
いし３行目から中継セクションオーバヘッドRSOHを検出
してこれを取り除いたデータを多重分離回路520 に順次
供給する。また、A1,A2 バイトからフレーム同期符号を
検出して、2488.32MHzの受信クロックを再生して分周回
路510 および多重分離回路520 に順次供給する。

【０１１４】分周回路510 は、中継セクション終端回路
32にて再生した受信クロックを16分の１に分周して、15
5.52MHz の受信クロックPCLKを生成する回路であり、生
成した受信クロックPCLKは多重分離回路520 および多重
分離回路520 を介して多重セクション終端回路530,530・
・・ないしフレーム処理回路550,550・・・に順次供給され
る。

【０１１５】多重分離回路520 は、中継セクション終端
回路32からの同期伝送モジュールSTM-16の伝送フレーム
を各列毎に抽出して16個の伝送フレームに分離するデイ
ンタリーブ回路であり、８ビット毎に順次、多重セクシ
ョン終端回路530,530・・・に受信データとして供給する。

【０１１６】多重セクション終端回路530 は、多重分離
回路520 にて分割した伝送フレームからそれぞれ５行目
ないし９行目から多重セクションオーバヘッドMSOHを検
出する多重区間の終端回路であり、本実施例の場合、そ
れぞれ９列毎のヘッダを抽出して所定の処理を施す。

【０１１７】フレーム処理回路550 は、多重セクション
終端回路530 からの受信データからそれぞれパス試験信
号を抽出して、検査するパス試験信号検査回路を含み、
その内部構成は送信側装置300 のフレーム処理回路310
と同様の構成である。さらに図７および図８を参照して
説明すると、AUポインタ処理回路14は、多重セクション
終端回路530 （図９）からの受信データを受信フレーム
カウンタ12および装置内フレームカウンタ18からの制御
信号に基づいてその同期を装置内クロックBCLKに応動し
た装置内データに変換して出力し、またAUポインタを付
け替えて出力する。

【０１１８】パスオーバヘッドモニタ回路40は、特に、
第１のフレーム処理回路550 にてAUポインタ処理回路14
からのAUポインタおよび装置内フレームカウンタ18から
の制御信号に基づいてパスオーバヘッドPOH を抽出し
て、その処理を行なう。特に、B3バイトを検出してその
パリティ演算を実行して、その結果を制御回路などの監
視回路に出力する。

【０１１９】試験パターン検査回路42は、それぞれ装置
内フレームカウンタ18からの制御信号に基づいてコンテ
ナC-4 に挿入された試験パターンのビット誤りを検出す
る回路であり、分離した第２の伝送フレーム以降に固定
スタッフバイトがある場合には第１ないし第16のフレー
ム処理回路550 ともに９行260 列の試験パターンをそれ
ぞれ検出して検査を実行する。固定スタッフバイトがな
い場合には、第１のフレーム処理回路550 以外では、９
行261 列の試験パターンを検出して検査を実行する。検
査結果は、それぞれエラーカウンタにてカウントして、
たとえばフレーム毎あるいは１日毎に集計して制御部の
監視回路にそれぞれ供給する。

【０１２０】以上説明したように本実施例によるディジ
タル伝送システムによれば、送信側伝送装置300 にて、
同期伝送モジュールSTM-16を16分割した伝送フレームに
それぞれPNパターンを各列に亙って連続的に挿入し、こ
れらをバイトインタリーブに多重化して、パス試験信号
を収容した同期伝送モジュールSTM-16の伝送フレームを
形成する。これにより、パス試験信号を生成するフレー
ム処理回路310 がそれぞれ基本インタフェースと同様の
155.52MHz のクロックにて動作することができ、たとえ
ば、それぞれの回路をLSI 化することが可能となる。し
たがって、伝送装置を小型かつ安価な装置として構築す
ることができる。

【０１２１】同様に、受信側伝送装置500 にてパス試験
信号が収容された同期伝送モジュールSTM-16を多重分離
回路520 にて16個の伝送フレームに分割して、それぞれ
のフレームを16個のフレーム処理回路550 にて処理し
て、試験パターンを検査するので、上記と同様にそれぞ
れのフレーム処理回路550 が基本インタフェース以下の
速度にて動作して、装置を小型かつ安価に構築すること
ができる。

【０１２２】これらの場合、LSI 化されたフレーム処理
回路310,550 のパス試験回路では、装置内フレームカウ
ンタ18の制御信号に応じて所定の区間にてPNパターンを
停止自在に生成することができるので、同期伝送モジュ
ールSTM-16を分割したフレームのそれぞれのコンテナC-
4 にその各列に亙って連続するPNパターンを順次有効に
挿入または抽出することができる。さらに、送信側装置
300 では、PNパターンを挿入していない位置に連続する
所定の論理値を挿入しているので、後のパスオーバヘッ
ド挿入回路22にてパスオーバヘッドPOH あるいは必要で
あれば、固定スタッフバイトを自在に挿入または抽出す
ることができる。これにより、たとえば第１のフレーム
処理回路310 にてバーチャルコンテナVC-4-16cのパスオ
ーバヘッドPOH を挿入し、他の回路310 ではPNパターン
のみを挿入して、これらを多重化した場合、図４と同様
の、たとえば、図10に示すようなバーチャルコンテナVC
-4-16cあるいはAUポインタを付加したアドミニストレイ
ティブユニットAU-4-16cを形成したパス試験信号を生成
することができる。

【０１２３】また、第１のフレーム処理回路310 以外の
処理回路310 にて固定スタッフバイトを挿入して多重化
した場合、図５と同様の図11に示すようなバーチャルコ
ンテナVC-4-16cあるいはアドミニストレイティブユニッ
トAU-4-16cを形成することができる。この場合、たとえ
ば、それぞれの固定スタッフバイトに、いずれの処理回
路310 にてPNパターンを挿入したかを識別する識別符号
をそれぞれのパスオーバヘッド挿入回路22にて生成して
挿入することにより、これを受信側のそれぞれのパスオ
ーバヘッドモニタ回路40にて検出することができる。こ
れにより、たとえば、多重化回路340 あるいは多重分離
回路520 にて、それぞれのフレーム位置を誤って多重化
あるいは分離した際に、その誤りを検出することがで
き、各回路のインタリーブの評価にも用いることができ
る。つまり、第１のフレーム処理回路310 以外ではパス
オーバヘッドPOH が挿入されないので、受信側では第２
のフレーム以降のフレームが入れ替わっている場合でも
同様のPNパターンにて検査を行ない、そのパターン誤り
がなければ装置は正常であると判断されてしまう。しか
し、実情報の場合には支障があり、インタリーブ評価に
よってその誤りを事前に検出して防止することができ
る。

【０１２４】また、本実施例では、送信側伝送装置300
のフレーム処理回路310 にパス試験検査回路を含むの
で、さらに上流側のパス試験を実行することができる。
この場合、上流側のパスが同期伝送モジュールSTM-16を
伝送するパスであっても、同期伝送モジュールSTM-1 を
伝送するパスであってもいずれでもよい。特に、本実施
例では、それぞれのフレーム処理回路310 にバーチャル
コンテナVC-4のパスオーバヘッドPOH を処理可能なパス
オーバヘッドモニタ回路40を含むので、たとえば上流側
に複数の同期伝送モジュールSTM-1 を取り扱う交換機あ
るいは多重化装置などが接続されている場合でも、それ
ぞれにパス試験信号を含む同期伝送モジュールSTM-1 が
伝送されてきた際に、それぞれの伝送フレームからのバ
ーチャルコテナVC-4をフレーム処理回路310 に供給し
て、それぞれパスオーバヘッドPOH およびコンテナC-4
を検出して、その伝送誤りを順次検査することができ
る。

【０１２５】同様に、受信側伝送装置500 では、それぞ
れのフレーム処理回路550 にバーチャルコンテナVC-4の
パスオーバヘッドPOH と同様のヘッダを挿入可能なパス
オーバヘッド挿入回路22を含み、パスオーバヘッドPOH
をそれぞれ付加した複数のバーチャルコンテナVC-4のパ
ス試験信号を形成することができるので、複数の同期伝
送モジュールSTM-1 を取り扱う交換機あるいは多重化装
置などが下流側に接続されている場合でも、それらを介
してパス試験信号を送信して複数のパスの試験あるいは
一つのパスに連続したパス試験信号を送信して試験する
ことができる。したがって、本実施例によるディジタル
伝送システムは、バーチャルコンテナVC-4-16cを収容し
た同期伝送モジュールSTM-16を取り扱うすべてのシステ
ムあるいは装置にてVC-4-16cのパス試験を実行すること
ができ、かつバーチャルコンテナVC-4を収容する同期伝
送モジュールSTM-1 単位にパス試験を実行することがで
きる。

【０１２６】なお、本実施例では、同期伝送モジュール
STM-N として基本インタフェースの16倍の速度の同期伝
送モジュールSTM-16を取り扱う場合を例に挙げて説明し
たが、本発明ではこれに限らず、N=2ⁿ（n は０を含む偶
数）の任意の同期伝送モジュールSTM-N を取り扱う場合
に適用してもよい。この場合、Ｎ個のフレーム処理回路
310,550 をそれぞれ送信側および受信側に設けて、それ
ぞれ基本インタフェース速度以下のクロックにて動作す
るように構成するとよい。

【０１２７】さらに、本実施例では、伝送フレームをす
べての回路にてビットシリアルに処理する場合を例に挙
げて説明したが、同期伝送モジュールSTM-N の伝送フレ
ームの各列が８ビットであるので、これらをパラレルに
処理するようにしてもよい。この場合、送信側伝送装置
300 の中継セクション終端回路26の出力にパラレル−シ
リアル変換回路を設け、受信側伝送装置500 の中継セク
ション終端回路32の入力に、シリアル−パラレル変換回
路を設けるとよい。この場合、試験パターン生成回路20
には、リセット形のパラレルPNパターン生成回路を適用
し、受信側の試験パターン検査回路42には、自己同期形
のパラレルPNパターン検査回路を適用するとよい。ただ
し、これらにはPNパターンの出力を自在に停止可能とす
るパターン停止回路を含むとよい。これにより、装置内
の各回路をさらに低い周波数のクロックにて動作させる
ことができる。たとえば、同期伝送モジュールSTM-1 の
周波数の８分の１の19.44MHzの周波数にて動作させるこ
とができる。

【０１２８】また、本実施例では、フレーム処理回路31
0,550 にパス試験信号生成回路およびパス試験信号検査
回路の双方の回路を含むパス試験回路を搭載した場合を
例に挙げて説明したが、本発明ではパス試験信号生成回
路のみを含むフレーム処理回路、またはパス試験信号検
査回路のみを含むフレーム処理回路、ないしそれらを送
信側伝送装置および受信側伝送装置にそれぞれ搭載した
ディジタル伝送システムを含む。

【０１２９】

【発明の効果】このように本発明のディジタル伝送シス
テムによれば、所定の試験パターンを連続的に、かつ停
止自在に生成して、停止状態にて所定の論理値を維持し
てその論理値を伝送フレームの所定の位置に挿入し、少
なくとも伝送フレームに収容されるバーチャルコンテナ
のペイロードの各列に亙って連続な試験パターンを挿入
する試験パターン生成回路を含むので、基本インタフェ
ースよりも高次の同期伝送モジュールSTM-N のペイロー
ドに試験パターンを有効に挿入したパス試験信号を生成
して、同期伝送モジュールSTM-N を伝送する伝送路パス
の試験を有効に実行することができる。この場合、所定
の論理値が挿入された位置にパスオーバヘッド、セクシ
ョンオーバヘッドを上書きにて挿入するので、これらに
対して試験パターンの位置が相対的に維持されて、正確
な試験パターンを含む同期伝送モジュールを生成するこ
とができる。

【０１３０】また、受信側伝送装置では、送信側と同様
の試験パターンを停止自在に生成して、受信した試験パ
ターンを正確に抽出して、パス試験信号の検査を実行す
ることができる。

【０１３１】一方、複数のパス試験信号生成回路または
パス試験検査回路を含むものでは、回路を基本インタフ
ェース以下の周波数にて動作させて、これらをバイトイ
ンタリーブにて多重あるいは分離して、高次の同期伝送
モジュールにパス試験信号を挿入あるいは抽出して、パ
ス試験を有効に実行することができる。この場合、基本
インタフェース以下の周波数で動作する回路は、LSI 化
することが可能となり小型かつ安価なシステムを構築す
ることができる優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明によるディジタル伝送システムの一実施
例による送信側伝送装置を示すブロック図である。

【図２】本発明によるディジタル伝送システムの一実施
例による受信側伝送装置を示すブロック図である。

【図３】図１および図２の実施例に適用される同期伝送
モジュールSTM-N を示す図である。

【図４】図１および図２の実施例によるパス試験信号の
一例を示す図である。

【図５】図１および図２の実施例によるパス試験信号の
他の例を示す図である。

【図６】図７および図８の組合わせ状態を示す図であ
る。

【図７】図８と組み合わせて、本発明によるディジタル
伝送システムの他の実施例による送信側伝送装置を示す
ブロック図である。

【図８】図７と組み合わせて、本発明によるディジタル
伝送システムの他の実施例による送信側伝送装置を示す
ブロック図である。

【図９】本発明によるディジタル伝送システムの他の実
施例による受信側伝送装置を示すブロック図である。

【図１０】図６〜８、および図９の実施例によるパス試
験信号の一例を示す図である。

【図１１】図６〜８、および図９の実施例によるパス試
験信号の他の例を示す図である。

【符号の説明】

10 送信側伝送装置 12,44 受信フレームカウンタ 14,36 AUポインタ処理回路 18,38 装置内フレームカウンタ 20 試験パターン生成回路 22 パスオーバヘッド(POH) 挿入回路 24,34 多重セクション終端回路 26,32 中継セクション終端回路 30 受信側伝送装置 40 パスオーバヘッド(POH) モニタ回路 42 試験パターン検査回路 50 伝送路 60 パス試験信号生成回路 70 パス試験信号検査回路

Claims (21)

(57)【特許請求の範囲】
1. 【請求項１】 同期ディジタルハイアラーキの基本イン
   タフェースの伝送フレームより高次の伝送フレームを所
   定の伝送装置間にて伝送するディジタル伝送システムで
   あって、該システムは、 少なくとも送信側伝送装置に、 その装置内クロックと受信クロックに基づいて伝送フレ
   ームに収容されたバーチャルコンテナの開始位置を示す
   ポインタを処理する第１のポインタ処理手段と、 装置内クロックに基づいて装置内における伝送フレーム
   のそれぞれの位置を検出して、それらの位置を示す所定
   の制御信号を送出する第１の装置内フレームカウンタ
   と、 最大長周期系列の擬似雑音パターンを試験パターンとし
   て生成し、該試験パターンを前記装置内フレームカウン
   タからの制御信号に基づいて伝送フレームの所定の位置
   に挿入する試験パターン生成手段と、 パス管理のためのパスオーバヘッドを生成し、該パスオ
   ーバヘッドを前記装置内フレームカウンタからの制御信
   号に基づいて試験パターンが挿入された伝送フレームの
   所定の位置に挿入するパスオーバヘッド生成手段と、 セクション管理のためのセクションオーバヘッドを生成
   して、該セクションオーバヘッドを装置内フレームカウ
   ンタからの制御信号に基づいて試験パターンとパスオー
   バヘッドが挿入された伝送フレームの所定の位置に挿入
   するセクションオーバヘッド生成手段とを含み、 前記試験パターン生成手段は、試験パターンを連続的
   に、かつ停止自在に生成して、停止状態にて所定の論理
   値を維持してその論理値を伝送フレームの所定の位置に
   挿入し、少なくとも伝送フレームに収容されるバーチャ
   ルコンテナのペイロードの各列に亙って連続な試験パタ
   ーンを挿入し、 前記パスオーバヘッド生成手段およびセクションオーバ
   ヘッド生成手段は、前記試験パターン生成手段にて所定
   の論理値が挿入された位置にそれぞれのオーバヘッドを
   上書きして所定の伝送フレームを形成することを特徴と
   するディジタル伝送システム。
2. 【請求項２】 請求項１に記載のディジタル伝送システ
   ムにおいて、該システムは、少なくとも受信側伝送装置
   に、 伝送路からの伝送フレームを受けてそのセクションオー
   バヘッドを検出して所定の処理を施すセクションオーバ
   ヘッド処理手段と、 該セクションオーバヘッド処理手段を介して受信した伝
   送フレームのポインタを付け替えて、その伝送フレーム
   の同期を受信クロックから装置内クロックに載せ換える
   第２のポインタ処理手段と、 装置内クロックに基づいて装置内における伝送フレーム
   のそれぞれの位置を検出して、それらの位置を示す制御
   信号を送出する第２の装置内フレームカウンタと、 前記ポインタ処理手段を介して供給される伝送フレーム
   のパスオーバヘッドを前記装置内フレームカウンタから
   の制御信号に基づいて検出して、そのパスオーバヘッド
   の内容を監視するパスオーバヘッド監視手段と、 前記ポインタ処理手段を介して供給される伝送フレーム
   の試験パターンを前記装置内フレームカウンタからの制
   御信号に基づいて検出して、その伝送誤りを検査する試
   験パターン検査手段とを含み、 該試験パターン検査手段は、前記試験パターン生成手段
   と同様の試験パターンを前記装置内フレームカウンタか
   らの制御信号に基づいて停止自在に復元して、該復元し
   た試験パターンに基づいて受信した伝送フレームに収容
   されたバーチャルコンテナの少なくともペイロードの伝
   送誤りを連続的に検査することを特徴とするディジタル
   伝送システム。
3. 【請求項３】 請求項２に記載の伝送システムにおい
   て、前記送信側伝送装置は、それぞれ装置内にて伝送フ
   レームをバイトパラレルに処理して、処理した後の伝送
   フレームをビットシリアルに変換する第１のパラレル−
   シリアル変換手段を含み、前記受信側伝送装置は、シリ
   アルに伝送された伝送フレームをバイトパラレルに変換
   する第１のシリアル−パラレル変換手段を含み、変換し
   た伝送フレームをそれぞれ装置内にてバイトパラレルに
   処理することを特徴とするディジタル伝送システム。
4. 【請求項４】 請求項２に記載の伝送システムにおい
   て、前記基本インタフェースは、155.52Mbpsの同期伝送
   モジュール・レベル１の伝送フレームであり、高次の伝
   送フレームは、同期伝送モジュール・レベル１の伝送フ
   レームの2^ｎ（ｎは０を含む偶数）倍の速度の伝送フレ
   ームであって、少なくとも４次群コンテナC-4 よりも高
   次のコンテナC-4-Xc(Xc は2^ｎ) を収容する伝送フレー
   ムであり、前記送信側伝送装置は、前記試験パターン生
   成手段および前記パスオーバヘッド生成手段にて、連続
   する試験パターンが挿入されたコンテナC-4-Xcを含む試
   験用のバーチャルコンテナVC-4-Xc を形成し、前記受信
   側伝送装置は、前記パスオーバーヘッド監視手段および
   前記試験パターン検査手段にて試験用のバーチャルコン
   テナVC-4-Xc のすべての伝送誤りを検出することを特徴
   とするディジタル伝送システム。
5. 【請求項５】 請求項４に記載の伝送システムにおい
   て、前記バーチャルコンテナVC-4-Xc は、９行１列のパ
   スオーバヘッドと、９行 (X-1)列の固定スタッフバイト
   と、９行 (260・X)列のペイロードとを含み、前記試験パ
   ターン生成手段は、少なくともパスオーバヘッドおよび
   固定スタッフバイトの位置にて試験パターンの生成を停
   止してその位置に所定の論理値を挿入し、前記パスオー
   バヘッド生成手段は、固定スタッフバイトを含むパスオ
   ーバヘッドを生成して、それぞれを伝送フレームに所定
   の論理値が挿入された位置に上書きして挿入することを
   特徴とするディジタル伝送システム。
6. 【請求項６】 請求項４に記載の伝送システムにおい
   て、該システムは、少なくとも送信側伝送装置に、前記
   第１のポインタ処理手段と、前記第１の装置内フレーム
   カウンタと、前記試験パターン生成手段と、前記パスオ
   ーバヘッド生成手段とをそれぞれ含む複数のパス試験信
   号生成回路を有し、それぞれのパス試験信号生成回路
   は、基本インタフェース以下のクロック周波数にて動作
   して、該パス試験信号生成回路からのそれぞれの試験パ
   ターンが挿入されたコンテナを含むバーチャルコンテナ
   をバイトインタリーブに多重化して試験用のバーチャル
   コンテナVC-4-Xc を形成することを特徴とするディジタ
   ル伝送システム。
7. 【請求項７】 請求項４に記載の伝送システムにおい
   て、該システムは、少なくとも受信側伝送装置に、前記
   第２のポインタ処理手段と、前記第２の装置内フレーム
   カウンタと、前記パスオーバヘッド監視手段と、前記試
   験パターン検査手段とをそれぞれ含む複数のパス試験信
   号検査回路を有し、それぞれのパス試験信号検査回路
   は、基本インタフェース以下のクロック周波数にて動作
   して伝送路からのバーチャルコンテナVC-4-Xc を多重分
   離により分割したパス試験信号をそれぞれ処理すること
   を特徴とするディジタル伝送システム。
8. 【請求項８】 請求項４に記載の伝送システムにおい
   て、該システムは、それぞれの伝送装置に、前記第１お
   よび第２の装置内フレームカウンタと、前記試験パター
   ン生成手段と、前記パスオーバヘッド生成手段と、前記
   第１および第２のポインタ処理手段と、前記パスオーバ
   ヘッド監視手段と、前記試験パターン検査手段とをそれ
   ぞれ含む複数のパス試験回路を有し、それぞれ基本イン
   タフェース以下のクロック周波数にて動作して、試験パ
   ターンを挿入したコンテナC-4-Xcを含むバーチャルコン
   テナVC-4-Xc を処理することを特徴とするディジタル伝
   送システム。
9. 【請求項９】 請求項６ないし請求項８のいずれかに記
   載の伝送システムにおいて、前記送信側伝送装置は、そ
   れぞれの回路にて伝送フレームをバイトパラレルに処理
   し、それらをビットシリアルに変換する第２のパラレル
   −シリアル変換手段と、シリアル変換した信号を多重化
   する多重化手段を含み、受信側伝送装置は、シリアルに
   伝送された伝送フレームを複数のフレームに分割する多
   重分離手段と、分割した信号をバイトパラレルに変換す
   る第２のシリアル−パラレル変換手段とを含み、それぞ
   れの回路にて信号をバイトパラレルに処理することを特
   徴とするディジタル伝送システム。
10. 【請求項１０】 同期ディジタルハイアラーキの基本イ
    ンタフェースの伝送フレームより高次の伝送フレームを
    形成して伝送する際に、その伝送フレームに収容される
    コンテナにパス試験信号を挿入する同期伝送装置におけ
    るパス試験信号生成回路であって、該回路は、少なくと
    も 装置内クロックに基づいて装置内における伝送フレーム
    のそれぞれの位置を検出して、それらの位置を示す所定
    の制御信号を送出する装置内フレームカウンタと、 最大長周期系列の擬似雑音パターンを試験パターンとし
    て生成し、該試験パターンを前記装置内フレームカウン
    タからの制御信号に基づいて伝送フレームの所 定の位置
    に挿入する試験パターン生成手段と、 パス管理のためのパスオーバヘッドを生成し、該パスオ
    ーバヘッドを前記装置内フレームカウンタからの制御信
    号に基づいて試験パターンが挿入された伝送フレームの
    所定の位置に挿入するパスオーバヘッド生成手段とを含
    み、 前記試験パターン生成手段は、試験パターンを連続的
    に、かつ停止自在に生成して、停止状態にて所定の論理
    値を維持してその論理値を伝送フレームの所定の位置に
    挿入し、少なくとも伝送フレームに収容されるバーチャ
    ルコンテナのペイロードの各列に亙って連続な試験パタ
    ーンを挿入することを特徴とする同期伝送装置における
    パス試験信号生成回路。
11. 【請求項１１】 請求項10に記載のパス試験信号生成回
    路において、前記パスオーバヘッド生成手段は、前記試
    験パターン生成手段にて所定の論理値が挿入された位置
    にパスオーバヘッドを上書きして置き換えることを特徴
    とする同期伝送装置におけるパス試験信号生成回路。
12. 【請求項１２】 請求項10に記載のパス試験信号生成回
    路において、前記バーチャルコンテナは、４次群バーチ
    ャルコンテナVC-4を複数連鎖した高次のバーチャルコン
    テナVC-4-Xc （X=2^ｎ,nは０を含む偶数）であり、該バ
    ーチャルコンテナVC-4-Xc は、９行１列のパスオーバヘ
    ッドと、９行(X-1) 列の固定スタッフバイトと、９行(2
    60・X) 列のペイロードとを含むことを特徴とする同期伝
    送装置におけるパス試験信号生成回路。
13. 【請求項１３】 請求項12に記載のパス試験信号生成回
    路において、前記試験パターン生成手段は、少なくとも
    パスオーバヘッドおよび固定スタッフバイトの位置にて
    停止してその位置に所定の論理値を仮のパスオーバヘッ
    ドおよび固定スタッフバイトとして挿入し、前記パスオ
    ーバヘッド生成手段は、パスオーバヘッドおよび固定ス
    タッフバイトを生成して、試験パターン生成手段にて仮
    のパスオーバヘッドおよび固定スタッフバイトが挿入さ
    れた位置に生成したパスオーバヘッドおよび固定スタッ
    フバイトを上書きすることを特徴とする同期伝送装置に
    おけるパス試験信号生成回路。
14. 【請求項１４】 請求項10ないし請求項13のいずれかに
    記載のパス試験信号生成回路において、前記試験パター
    ン生成手段は、リセット形のシリアルPNパターン発生回
    路を含むことを特徴とする同期伝送装置におけるパス試
    験信号生成回路。
15. 【請求項１５】 請求項10ないし請求項13のいずれかに
    記載のパス試験信号生成回路において、前記試験パター
    ン生成手段は、自己同期形のシリアルPNパターン生成回
    路を含むことを特徴とする同期伝送装置におけるパス試
    験信号生成回路。
16. 【請求項１６】 請求項10ないし請求項13のいずれかに
    記載のパス試験信号生成回路において、前記試験パター
    ン生成手段は、リセット形のパラレルPNパターン生成回
    路を含むことを特徴とする同期伝送装置におけるパス試
    験信号生成回路。
17. 【請求項１７】 同期ディジタルハイアラーキの基本イ
    ンタフェースの伝送フレームより高次の伝送フレームを
    所定の伝送路を介して受け、その伝送フレームのバーチ
    ャルコンテナに挿入されたパス試験信号を抽出して検査
    する同期伝送装置におけるパス試験信号検査回路であっ
    て、該回路は、 受信した伝送フレームのポインタを付け替えて、その伝
    送フレームの同期を受信クロックから装置内クロックに
    載せ換えるポインタ処理手段と、 装置内クロックに基づいて装置内における伝送フレーム
    のそれぞれの位置を検出して、それらの位置を示す制御
    信号を送出する装置内フレームカウンタと、 前記ポインタ処理手段を介して供給される伝送フレーム
    のパスオーバヘッドを前記装置内フレームカウンタから
    の制御信号に基づいて検出して、そのパスオーバヘッド
    の内容を監視するパスオーバヘッド監視手段と、 前記ポインタ処理手段を介して供給される伝送フレーム
    の試験パターンを前記装置内フレームカウンタからの制
    御信号に基づいて検出して、その伝送誤りを検査する試
    験パターン検査手段とを含み、 前記試験パターン検査手段は、前記伝送フレームの所定
    の位置に挿入される試験パターンと同様の試験パターン
    を前記装置内フレームカウンタからの制御信号に基づい
    て停止自在に復元して、該復元した試験パターンに基づ
    いて受信した伝送フレームに収容されたバーチャルコン
    テナの少なくともペイロードの伝送誤りを連続的に検査
    することを特徴とする同期伝送装置におけるパス試験信
    号検査回路。
18. 【請求項１８】 請求項17に記載のパス試験信号検査回
    路において、前記バーチャルコンテナは、４次群コンテ
    ナVC-4を複数連鎖した高次のバーチャルコンテナVC-4-X
    c （X=2^ｎ,nは０を含む偶数）であり、該バーチャルコ
    ンテナVC-4-Xc は、９行１列のパスオーバヘッドと、９
    行(X-1) 列の固定スタッフバイトと、９行(260・X) 列の
    ペイロードとを含むことを特徴とする同期伝送装置にお
    けるパス試験信号検査回路。
19. 【請求項１９】 請求項18に記載のパス試験信号検査回
    路において、前記パスオーバーヘッド監視手段は、パス
    オーバヘッドおよび固定スタッフバイトを検出して、そ
    れぞれの誤り検出を行なうことを特徴とする同期伝送装
    置におけるパス試験信号検査回路。
20. 【請求項２０】 請求項17ないし請求項19のいずれかに
    記載のパス試験信号検査回路において、前記試験パター
    ン検査手段は、最大周期系列のPNパターンをシリアルに
    復元して検査する自己同期形のシリアルPNパターン検査
    回路を含むことを特徴とする同期伝送装置におけるパス
    試験信号検査回路。
21. 【請求項２１】 請求項17ないし請求項19のいずれかに
    記載のパス試験信号検査回路において、前記試験パター
    ン検査手段は、最大周期系列のPNパターンをバイトパラ
    レルに復元して検査する自己同期形のパラレルPNパター
    ン検査回路を含むことを特徴とする同期伝送装置におけ
    るパス試験信号検査回路。