JP2735673B2 - Ｐｎパターン検出器 - Google Patents
Ｐｎパターン検出器Info
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- JP2735673B2 JP2735673B2 JP2105411A JP10541190A JP2735673B2 JP 2735673 B2 JP2735673 B2 JP 2735673B2 JP 2105411 A JP2105411 A JP 2105411A JP 10541190 A JP10541190 A JP 10541190A JP 2735673 B2 JP2735673 B2 JP 2735673B2
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- Japan
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- pattern
- circuit
- parallel
- synchronization
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えばデジタル伝送システムにおける回線
や交換機や多重化回路等のシステム要素（被試験対象）
を試験する場合に用いられるPNパターン検出器に関す
る。
や交換機や多重化回路等のシステム要素（被試験対象）
を試験する場合に用いられるPNパターン検出器に関す
る。
［従来の技術］ 従来、デジタル伝送システムにおける回線の試験は、
一方の局において回線に試験パターンを入力し、回線を
介した試験パターンを他方の局において受信して元の試
験パターンと一致しているか否かに基づいて行なう。ま
た、多重化装置や交換機の試験も、同様に、試験パター
ンを装置に入力し、装置から出力されたパターンを当初
のパターンと比較して行なう。
一方の局において回線に試験パターンを入力し、回線を
介した試験パターンを他方の局において受信して元の試
験パターンと一致しているか否かに基づいて行なう。ま
た、多重化装置や交換機の試験も、同様に、試験パター
ンを装置に入力し、装置から出力されたパターンを当初
のパターンと比較して行なう。
このような試験に用いられる試験パターンとして、パ
ターンの周期性や論理レベルの出現の偏り等の影響を受
けないようにできる。PN（擬似雑音）パターンが用いら
れている。
ターンの周期性や論理レベルの出現の偏り等の影響を受
けないようにできる。PN（擬似雑音）パターンが用いら
れている。
第２図は、PNパターンを用いた従来の概念的な試験構
成を示すものである。第３図及び第４図は従来の具体的
な構成例を示すものであり、第３図はPNパターン発生器
を示し、第４図はPNパターン検出器を示すものである。
成を示すものである。第３図及び第４図は従来の具体的
な構成例を示すものであり、第３図はPNパターン発生器
を示し、第４図はPNパターン検出器を示すものである。
第２図において、PNパターン検出器１はPNパターンを
発生するものであり、発生したPNパターンを回線等の被
試験対象２に与える。被試験対象２を介したPNパターン
は、PNパターン検出器３に与えられる。
発生するものであり、発生したPNパターンを回線等の被
試験対象２に与える。被試験対象２を介したPNパターン
は、PNパターン検出器３に与えられる。
PNパターン検出器３は、比較回路４、検出用PNパター
ン検出器５及びPNパターン同期判定回路６とからなる。
PNパターン検出器３では、検出用PNパターン発生器５が
受信したPNパターンを利用しながら検出用PNパターンを
発生し、PNパターン同期判定回路６が比較回路５からの
出力に基づいて受信PNパターンと検出用PNパターンとの
同期を判定してその結果を検出用PNパターン発生器５に
与えて同期させ、この状態で受信PNパターンと検出用PN
パターンとの一致不一致を比較回路４が捕らえて被試験
対象２の試験結果を出力するようにしている。
ン検出器５及びPNパターン同期判定回路６とからなる。
PNパターン検出器３では、検出用PNパターン発生器５が
受信したPNパターンを利用しながら検出用PNパターンを
発生し、PNパターン同期判定回路６が比較回路５からの
出力に基づいて受信PNパターンと検出用PNパターンとの
同期を判定してその結果を検出用PNパターン発生器５に
与えて同期させ、この状態で受信PNパターンと検出用PN
パターンとの一致不一致を比較回路４が捕らえて被試験
対象２の試験結果を出力するようにしている。
試験用のPNパターンの発生器１は、例えば、第３図に
示すように15段のシフトレジスタ回路10と、最終段及び
その直前段のレジスタF1及びF2の出力論理レベルのイク
スクルーシブオアをとって初段のレジスタF15に与える
イクスクルーシブオア回路11とからなる。シフトレジス
タ回路10の各段レジスタF15〜F1を初期化してオール論
理「１」又はオール論理「０」にした後、所定周期の図
示しないクロック信号によってシフトさせることで最終
段のレジスタF1からPNパターンを出力させるようにして
いる。なお、第３図の構成で発生されるPNパターンの生
成多項式はx15＋ｘ＋１であり、その周期215−１ディジ
ットである。
示すように15段のシフトレジスタ回路10と、最終段及び
その直前段のレジスタF1及びF2の出力論理レベルのイク
スクルーシブオアをとって初段のレジスタF15に与える
イクスクルーシブオア回路11とからなる。シフトレジス
タ回路10の各段レジスタF15〜F1を初期化してオール論
理「１」又はオール論理「０」にした後、所定周期の図
示しないクロック信号によってシフトさせることで最終
段のレジスタF1からPNパターンを出力させるようにして
いる。なお、第３図の構成で発生されるPNパターンの生
成多項式はx15＋ｘ＋１であり、その周期215−１ディジ
ットである。
この第３図に示すPNパターン発生器１に対応したPNパ
ターン検出器３の具体的構成例を第４図に示す。第４図
に示すように、検出側でもシフトレジスタ回路15及びイ
クスクルーシブオア回路16でなるPNパターンの発生部17
が設けられている。
ターン検出器３の具体的構成例を第４図に示す。第４図
に示すように、検出側でもシフトレジスタ回路15及びイ
クスクルーシブオア回路16でなるPNパターンの発生部17
が設けられている。
検出側のイクスクルーシブオア回路16の出力は、初段
レジスタF15に直接与えられるのではなく、セレクタ回
路18を介して初段レジスタF15に与えられるようになさ
れている。セレクタ回路18は、発生部17からのPNパター
ンと受信PNパターンとが一致するまでは、すなわち同期
が確立するまでは、受信PNパターンを選択し、同期確立
後に発生部17からのPNパターンを選択する。
レジスタF15に直接与えられるのではなく、セレクタ回
路18を介して初段レジスタF15に与えられるようになさ
れている。セレクタ回路18は、発生部17からのPNパター
ンと受信PNパターンとが一致するまでは、すなわち同期
が確立するまでは、受信PNパターンを選択し、同期確立
後に発生部17からのPNパターンを選択する。
このセレクタ回路18の切換えはPNパターン同期保護用
のカウンタ回路19が制御する。すなわち、同期確立の判
定をカウンタ回路19が行なう。カウンタ回路19には、受
信PNパターンと発生部17が発生したPNパターンとのイク
スクルーシブオアをとるイクスクルーシブオア回路20の
出力が与えられており、この出力が両PNパターンの一致
を指示する論理レベルを続けて所定ビット数だけとる場
合に、同期が確立したと判断してセレクタ回路18を発生
部17からのPNパターン側に切り替える。
のカウンタ回路19が制御する。すなわち、同期確立の判
定をカウンタ回路19が行なう。カウンタ回路19には、受
信PNパターンと発生部17が発生したPNパターンとのイク
スクルーシブオアをとるイクスクルーシブオア回路20の
出力が与えられており、この出力が両PNパターンの一致
を指示する論理レベルを続けて所定ビット数だけとる場
合に、同期が確立したと判断してセレクタ回路18を発生
部17からのPNパターン側に切り替える。
また、イクスクルーシブオア回路20の出力は誤り数カ
ウンタ回路21に与えられる。このカウンタ回路21は、同
期引込み状態になった以降にカウント動作するものであ
る。同期引込み状態では、被試験対象２に異常がなけれ
ば、受信PNパターンと発生部17が出力したPNパターンと
は一致するはずである。従って、不一致個数をカウント
することで被試験対象２の異常状態の程度を検出するこ
とができ、これを出力する。
ウンタ回路21に与えられる。このカウンタ回路21は、同
期引込み状態になった以降にカウント動作するものであ
る。同期引込み状態では、被試験対象２に異常がなけれ
ば、受信PNパターンと発生部17が出力したPNパターンと
は一致するはずである。従って、不一致個数をカウント
することで被試験対象２の異常状態の程度を検出するこ
とができ、これを出力する。
［発明が解決しようとする課題］ ところで、デジタル伝送システムの伝送速度、特に高
次群の信号における伝送速度は、非常に高速になってき
た（例えば400Mbps）。従って、ビット周期の短い高速
のPNパターンを処理することを要する。高速のPNパター
ンを発生するPNパターン発生器や検出動作するPNパター
ン検出器は、実際上集積回路を用いて構成されるが、集
積回路は高速になればなるほど指数関数的に消費電力が
大きくなる。集積回路以外の回路素子についても集積回
路ほどではないが同様なことが言える。また、高速にな
ればなるほど、リード線その他の回路素子として使用可
能なものに対する制約が大きくなる。
次群の信号における伝送速度は、非常に高速になってき
た（例えば400Mbps）。従って、ビット周期の短い高速
のPNパターンを処理することを要する。高速のPNパター
ンを発生するPNパターン発生器や検出動作するPNパター
ン検出器は、実際上集積回路を用いて構成されるが、集
積回路は高速になればなるほど指数関数的に消費電力が
大きくなる。集積回路以外の回路素子についても集積回
路ほどではないが同様なことが言える。また、高速にな
ればなるほど、リード線その他の回路素子として使用可
能なものに対する制約が大きくなる。
本発明は、以上の点を考慮してなされたものであり、
高速度のPNパターンを、低速度のPNパターンとして処理
してPNパターンの同期確立を得ることができるPNパター
ン検出器を提供しようとするものである。
高速度のPNパターンを、低速度のPNパターンとして処理
してPNパターンの同期確立を得ることができるPNパター
ン検出器を提供しようとするものである。
［課題を解決するための手段］ かかる課題を解決するため、本発明においては、PNパ
ターン検出器を以下の要素によって構成した。
ターン検出器を以下の要素によって構成した。
すなわち、入力信号を並列パラレル展開するシリアル
／パラレル変換回路と、入力信号の並列展開数分だけク
ロック信号を分周した分周クロック信号に基づいてPNパ
ターンを発生するPNパターン発生回路と、このPNパター
ン発生回路から発生されたPNパターンを並列パラレルの
PNパターンに変換する第１のパターン変換回路と、入力
信号に対する並列パラレル信号と、第１のパターン変換
回路からの並列パラレルのPNパターンとの一致を検出す
る一致検出回路とを設けた。また、この一致検出回路の
結果に基づいてPNパターンの同期確立を判定する同期確
立判定回路と、第１のパターン変換回路による変換の逆
変換を行なう第２のパターン変換回路とを設けた。
／パラレル変換回路と、入力信号の並列展開数分だけク
ロック信号を分周した分周クロック信号に基づいてPNパ
ターンを発生するPNパターン発生回路と、このPNパター
ン発生回路から発生されたPNパターンを並列パラレルの
PNパターンに変換する第１のパターン変換回路と、入力
信号に対する並列パラレル信号と、第１のパターン変換
回路からの並列パラレルのPNパターンとの一致を検出す
る一致検出回路とを設けた。また、この一致検出回路の
結果に基づいてPNパターンの同期確立を判定する同期確
立判定回路と、第１のパターン変換回路による変換の逆
変換を行なう第２のパターン変換回路とを設けた。
そして、同期確立判定回路が同期外れ状態と判定して
PNパターンの再度の同期引込み動作が必要な必要になっ
たときに、第２のパターン変換回路が入力信号に対して
変換処理して得たPNパターンをPNパターン発生回路にロ
ードしてPNパターンの同期確立を行なうこととした。
PNパターンの再度の同期引込み動作が必要な必要になっ
たときに、第２のパターン変換回路が入力信号に対して
変換処理して得たPNパターンをPNパターン発生回路にロ
ードしてPNパターンの同期確立を行なうこととした。
［作用］ 本発明は、PNパターン検出器を低速動作素子で構成し
ようとしたものである。
ようとしたものである。
シリアル／パラレル変換回路が入力信号を並列パラレ
ル展開して一致検出回路に与える。また、PNパターン発
生回路は、入力信号のレートの並列展開数分の１のクロ
ックレートを有するクロック信号に基づいてPNパターン
を発生し、第１のパターン変換回路は、このPNパターン
発生回路から発生されたPNパターンを並列パラレルのPN
パターンに変換して一致検出回路に与える。一致検出回
路は、入力信号に対する並列パラレル信号と、第１のパ
ターン変換回路からの並列パラレルのPNパターンとの一
致を検出し、同期確立判定回路は、この一致検出回路の
結果に基づいてPNパターンの同期確立を判定する。
ル展開して一致検出回路に与える。また、PNパターン発
生回路は、入力信号のレートの並列展開数分の１のクロ
ックレートを有するクロック信号に基づいてPNパターン
を発生し、第１のパターン変換回路は、このPNパターン
発生回路から発生されたPNパターンを並列パラレルのPN
パターンに変換して一致検出回路に与える。一致検出回
路は、入力信号に対する並列パラレル信号と、第１のパ
ターン変換回路からの並列パラレルのPNパターンとの一
致を検出し、同期確立判定回路は、この一致検出回路の
結果に基づいてPNパターンの同期確立を判定する。
ここで、同期確立判定回路が同期外れ状態と判定して
PNパターンの再度の同期引込み動作が必要となったとき
に、第２のパターン変換回路が入力信号に対して変換処
理して得たPNパターンをPNパターン発生回路にロードし
てPNパターンの同期確立を行なう。
PNパターンの再度の同期引込み動作が必要となったとき
に、第２のパターン変換回路が入力信号に対して変換処
理して得たPNパターンをPNパターン発生回路にロードし
てPNパターンの同期確立を行なう。
［実施例］ 以下、本実施例の一実施例を図面を用いて詳述する。
ここで、第５図はこの実施例を適用した試験装置の概
念構成のブロック図、第６図はそのPNパターン発生器の
具体的構成例を示すブロック図、第７図はその論理回路
部の処理の説明に供する図表、第１図は上記試験装置の
概念構成におけるPNパターン検出器の具体的構成例を示
すブロック図である。
念構成のブロック図、第６図はそのPNパターン発生器の
具体的構成例を示すブロック図、第７図はその論理回路
部の処理の説明に供する図表、第１図は上記試験装置の
概念構成におけるPNパターン検出器の具体的構成例を示
すブロック図である。
概念構成 まず、試験装置の概念構成を第５図を用いて説明す
る。
る。
この実施例のPNパターン発生器30は、単体のPNパター
ン発生器（従来の発生器に相当）から構成されているの
ではなく、並列PNパターン発生回路31及びビット多重回
路32とからなる。並列形PNパターン発生回路31は、同期
した複数のPNパターンを同時並列的に発生し、発生した
並列PNパターンをビット多重回路32に与える。ビット多
重回路32は、与えられた並列PNパターンをビット多重し
て直列のPNパターンに変換して回線等の被試験対象33に
出力する。
ン発生器（従来の発生器に相当）から構成されているの
ではなく、並列PNパターン発生回路31及びビット多重回
路32とからなる。並列形PNパターン発生回路31は、同期
した複数のPNパターンを同時並列的に発生し、発生した
並列PNパターンをビット多重回路32に与える。ビット多
重回路32は、与えられた並列PNパターンをビット多重し
て直列のPNパターンに変換して回線等の被試験対象33に
出力する。
ここで、直列PNパターンの速度は被試験対象33によっ
て定まる速度であり、並列PNパターン中の１個のPNパタ
ーンの速度はこの直列PNパターンの並列数分の１となっ
ている。すなわち、並列形PNパターン発生回路31の処理
速度は、被試験対象33に求められる速度よりかなり遅い
速度となっている。
て定まる速度であり、並列PNパターン中の１個のPNパタ
ーンの速度はこの直列PNパターンの並列数分の１となっ
ている。すなわち、並列形PNパターン発生回路31の処理
速度は、被試験対象33に求められる速度よりかなり遅い
速度となっている。
勿論、直列PNパターンの速度は、被試験対象２及び33
が等しいのであれば、従来のPNパターン発生器１が発生
したPNパターンの速度と等しい。
が等しいのであれば、従来のPNパターン発生器１が発生
したPNパターンの速度と等しい。
被試験対象33を介した直列PNパターンはPNパターン検
出器34に与えられる。PNパターン検出器34は、分離回路
35、並列比較回路36、試験用の並列形PNパターン発生回
路37及びPNパターン同期判定回路38からなる。
出器34に与えられる。PNパターン検出器34は、分離回路
35、並列比較回路36、試験用の並列形PNパターン発生回
路37及びPNパターン同期判定回路38からなる。
分離回路35は、ビット多重回路32の逆処理を行なうも
のであり、受信した直列PNパターンを分離することで並
列PNパターンに変換して並列比較回路36及び並列形PNパ
ターン発生回路37に与えるものである。
のであり、受信した直列PNパターンを分離することで並
列PNパターンに変換して並列比較回路36及び並列形PNパ
ターン発生回路37に与えるものである。
以下、並列PNパターンに基づいて試験動作が行われ
る。すなわち、並列形PNパターン発生回路37は分離され
た並列PNパターンを利用しながら検出用の並列PNパター
ンを発生し、PNパターン同期判定回路38が並列比較回路
36からの出力に基づいて分離された並列PNパターンと検
出用の並列PNパターンとの同期を判定してその結果を並
列形PNパターン発生回路37を与えて同期させ、この状態
で分離された並列PNパターンと検出用並列PNパターンと
の一致不一致を並列比較回路36が捕らえてその不一致量
に応じた被試験対象33の試験結果を出力するようにして
いる。
る。すなわち、並列形PNパターン発生回路37は分離され
た並列PNパターンを利用しながら検出用の並列PNパター
ンを発生し、PNパターン同期判定回路38が並列比較回路
36からの出力に基づいて分離された並列PNパターンと検
出用の並列PNパターンとの同期を判定してその結果を並
列形PNパターン発生回路37を与えて同期させ、この状態
で分離された並列PNパターンと検出用並列PNパターンと
の一致不一致を並列比較回路36が捕らえてその不一致量
に応じた被試験対象33の試験結果を出力するようにして
いる。
このPNパターン検出器34の分離回路35を除いた各要素
36〜38が処理する各PNパターン（並列PNパターン中の各
PNパターン）の速度も、直列PNパターンの速度の並列数
分の１となっている。すなわち、低速の処理構成となっ
ている。
36〜38が処理する各PNパターン（並列PNパターン中の各
PNパターン）の速度も、直列PNパターンの速度の並列数
分の１となっている。すなわち、低速の処理構成となっ
ている。
PNパターン検出器30の具体的構成例 次に、PNパターン検出器30の具体的構成例を第６図及
び第７図を参照しながら説明する。
び第７図を参照しながら説明する。
この発生器は、例えば、15段構成のシフトレジスタ回
路40と、このシフトレジスタ回路40の最終段のレジスタ
F1及びその直前段のレジスタF2の出力論理レベルのイク
スクルーシブオアをとって初段のレジスタF15に与える
イクスクルーシブオア回路41と、シフトレジスタ回路40
の各段レジスタF1〜F15の出力論理レベルを入力して第
７図に示すような処理を行なう論理回路部42とを備え
る。なお、これらシフトレジスタ回路40、イクスクルー
シブオア回路41及び論理回路部42から並列形PNパターン
発生回路31が構成されている。
路40と、このシフトレジスタ回路40の最終段のレジスタ
F1及びその直前段のレジスタF2の出力論理レベルのイク
スクルーシブオアをとって初段のレジスタF15に与える
イクスクルーシブオア回路41と、シフトレジスタ回路40
の各段レジスタF1〜F15の出力論理レベルを入力して第
７図に示すような処理を行なう論理回路部42とを備え
る。なお、これらシフトレジスタ回路40、イクスクルー
シブオア回路41及び論理回路部42から並列形PNパターン
発生回路31が構成されている。
シフトレジスタ回路40の各段レジスタF15〜F1を初期
化してオール論理「１」にした後、所定周期の図示しな
いクロック信号によってシフトさせることで直列PNパタ
ーンを出力させる。なお、シフトレジスタ回路40及びイ
クスクルーシブオア回路41によって発生されるPNパター
ンの生成多項式は従来と同様にx15＋ｘ＋１であり、そ
の周期は215−１ディジットである。
化してオール論理「１」にした後、所定周期の図示しな
いクロック信号によってシフトさせることで直列PNパタ
ーンを出力させる。なお、シフトレジスタ回路40及びイ
クスクルーシブオア回路41によって発生されるPNパター
ンの生成多項式は従来と同様にx15＋ｘ＋１であり、そ
の周期は215−１ディジットである。
論理回路部42は、このようにして発生された１クロッ
ク周期だけ位相が異なる15個のPNパターン（各段レジス
タF1〜F15の出力）から212ディジットずつ異なる８個の
PNパターンSEQ1〜SEQ8を生成するものである。
ク周期だけ位相が異なる15個のPNパターン（各段レジス
タF1〜F15の出力）から212ディジットずつ異なる８個の
PNパターンSEQ1〜SEQ8を生成するものである。
この論理回路部42が行なう論理演算処理を第７図に示
している。第７図において、＋符号を丸で囲んだ符号は
イクスクルーシブオアをとることを示しており、また、
F3、F4等のアルファベット「Ｆ」と数字でなる符号はシ
フトレジスタ回路40のその符号で表されている段のレジ
スタの出力論理レベルを示している。
している。第７図において、＋符号を丸で囲んだ符号は
イクスクルーシブオアをとることを示しており、また、
F3、F4等のアルファベット「Ｆ」と数字でなる符号はシ
フトレジスタ回路40のその符号で表されている段のレジ
スタの出力論理レベルを示している。
従って、論理回路部42は、シフトレジスタ回路40のレ
ジスタF3の出力を第１系列の出力PNパターンSEQ1として
おり、シフトレジスタ回路40のレジスタF4、F5、F7及び
F11の出力のイクスクルーシブオア出力を第２の系列の
出力PNパターンSEQ2としており、他の系列のPNパターン
も第７図に示すように論理演算して形成している。
ジスタF3の出力を第１系列の出力PNパターンSEQ1として
おり、シフトレジスタ回路40のレジスタF4、F5、F7及び
F11の出力のイクスクルーシブオア出力を第２の系列の
出力PNパターンSEQ2としており、他の系列のPNパターン
も第７図に示すように論理演算して形成している。
ここで、基準となる第１系列のPNパターンSEQ1にシフ
トレジスタ回路40のレジスタF3の出力をそのまま用いる
ようにしたのは、このようにすることにより、論理回路
部42の構成が最も簡単な構成となるためである。
トレジスタ回路40のレジスタF3の出力をそのまま用いる
ようにしたのは、このようにすることにより、論理回路
部42の構成が最も簡単な構成となるためである。
各系列のPNパターンSEQ1〜SEQ8は、ビット多重回路と
してのパラレル／シリアル変換回路43に与えられる。こ
のパラレル／シリアル変換回路43がパラレル／シリアル
変換を通して各系列のPNパターンSEQ1〜SEQ8を多重化し
て直列のPNパターンを形成して被試験対象33に与える。
してのパラレル／シリアル変換回路43に与えられる。こ
のパラレル／シリアル変換回路43がパラレル／シリアル
変換を通して各系列のPNパターンSEQ1〜SEQ8を多重化し
て直列のPNパターンを形成して被試験対象33に与える。
なお、シフトレジスタ回路及びイクスクルーシブオア
回路でなる１個のPNパターンの発生構成を８個別個に設
けて各系列のPNパターンSEQ1〜SEQ8を発生させることも
考えられるが、論理回路部42を利用するほうが全体の構
成を簡単なものとなる。
回路でなる１個のPNパターンの発生構成を８個別個に設
けて各系列のPNパターンSEQ1〜SEQ8を発生させることも
考えられるが、論理回路部42を利用するほうが全体の構
成を簡単なものとなる。
PNパターン検出器34の具体的構成例 次に、第６図に示したPNパターン発生器の構成に対応
したPNパターン発生器34の具体的構成例を、第１図を用
いて説明する。
したPNパターン発生器34の具体的構成例を、第１図を用
いて説明する。
被試験対象33を介して受信された直列PNパターンは、
分離回路としてのシリアル／パラレル変換回路44に与え
られる。シリアル／パラレル変換回路44は、この直列PN
パターンをシリアル／パラレル変換し、８系列の並列PN
パターンに変換して以下の検出構成部分に与える。
分離回路としてのシリアル／パラレル変換回路44に与え
られる。シリアル／パラレル変換回路44は、この直列PN
パターンをシリアル／パラレル変換し、８系列の並列PN
パターンに変換して以下の検出構成部分に与える。
第１図に示すように、検出構成側でもシフトレジスタ
回路45、イクスクルーシブオア回路46及び論理回路部47
でなる並列PNパターンの発生部が設けられている。
回路45、イクスクルーシブオア回路46及び論理回路部47
でなる並列PNパターンの発生部が設けられている。
シフトレジスタ回路45のレジスタF3及びF2との間に
は、セレクタ回路48が介挿されている。セレクタ回路48
は、論理回路部47からの並列PNパターンSEQ11〜SEQ81と
シリアル／パラレル変換回路44からの並列PNパターンSE
Q12〜SEQ82とが同期確立するまでは、シリアル／パラレ
ル変換回路44からの第１系列のPNパターンSEQ12を選択
し、同期確立状態になると、レジスタF3の出力を選択し
てレジスタF2に与えるものである。
は、セレクタ回路48が介挿されている。セレクタ回路48
は、論理回路部47からの並列PNパターンSEQ11〜SEQ81と
シリアル／パラレル変換回路44からの並列PNパターンSE
Q12〜SEQ82とが同期確立するまでは、シリアル／パラレ
ル変換回路44からの第１系列のPNパターンSEQ12を選択
し、同期確立状態になると、レジスタF3の出力を選択し
てレジスタF2に与えるものである。
このセレクタ回路48の切換えはPNパターン同期保護用
のカウンタ回路49が制御する。すなわち、同期引込み状
態の判定をカウンタ回路49が行なう。カウンタ回路49に
は、論理回路部47からの並列PNパターンSEQ11〜SEQ81と
シリアル／パラレル変換回路44からの並列PNパターンSE
Q12〜SEQ82との対応パターン同士のイクスクルーシブオ
アをとるイクスクルーシブオア回路群50の８出力が与え
られている。この出力が両PNパターンの一致を指示する
論理レベルを続けて所定ビット数だけとる場合に、同期
確立状態になったと判断してセレクタ回路48をシフトレ
ジスタ回路45のレジスタF3側に切り替える。
のカウンタ回路49が制御する。すなわち、同期引込み状
態の判定をカウンタ回路49が行なう。カウンタ回路49に
は、論理回路部47からの並列PNパターンSEQ11〜SEQ81と
シリアル／パラレル変換回路44からの並列PNパターンSE
Q12〜SEQ82との対応パターン同士のイクスクルーシブオ
アをとるイクスクルーシブオア回路群50の８出力が与え
られている。この出力が両PNパターンの一致を指示する
論理レベルを続けて所定ビット数だけとる場合に、同期
確立状態になったと判断してセレクタ回路48をシフトレ
ジスタ回路45のレジスタF3側に切り替える。
また、イクスクルーシブオア回路群50の８出力は誤り
数検出用のアダー回路51に与えられる。このアダー回路
51は、同期引込み状態になった以降に到来する不一致状
態を指示するビット数をどの出力がとろうとカウント動
作するものである。同期引込み状態では、被試験対象33
い異常がなければ、論理回路部47からの並列PNパターン
SEQ11〜SEQ81とシリアル／パラレル変換回路44からの並
列PNパターンSEQ12〜SEQ82とは一致するはずである。従
って、不一致個数をカウントすることで被試験対象33の
異常状態の程度を検出することができ、これを出力す
る。
数検出用のアダー回路51に与えられる。このアダー回路
51は、同期引込み状態になった以降に到来する不一致状
態を指示するビット数をどの出力がとろうとカウント動
作するものである。同期引込み状態では、被試験対象33
い異常がなければ、論理回路部47からの並列PNパターン
SEQ11〜SEQ81とシリアル／パラレル変換回路44からの並
列PNパターンSEQ12〜SEQ82とは一致するはずである。従
って、不一致個数をカウントすることで被試験対象33の
異常状態の程度を検出することができ、これを出力す
る。
なお、以上の構成において、シリアル／パラレル変換
回路44からの８出力のうちから１出力SEQ12を選択する
ようにしているのは、８出力から１個のPNパターンを形
成していることと機能的には等価であり、PNパターン発
生部を構成するシフトレジスタ回路45に対するロードパ
ターンを決定していることになる。
回路44からの８出力のうちから１出力SEQ12を選択する
ようにしているのは、８出力から１個のPNパターンを形
成していることと機能的には等価であり、PNパターン発
生部を構成するシフトレジスタ回路45に対するロードパ
ターンを決定していることになる。
実施例の効果 従って、上述の実施例によれば、PNパターン発生器30
及びPNパターン検出器34共に、被試験対象33を通過する
PNパターンより低速の複数のPNパターンを処理している
ので、従来に比して消費電力を押さえることができる。
また、実際上での各構成要素に対する伝送速度からの制
約が従来に比べて弱くなっている。
及びPNパターン検出器34共に、被試験対象33を通過する
PNパターンより低速の複数のPNパターンを処理している
ので、従来に比して消費電力を押さえることができる。
また、実際上での各構成要素に対する伝送速度からの制
約が従来に比べて弱くなっている。
また、複数のPNパターンを、論理回路部42、47を用い
て１個のPNパターンから形成するようにしているので、
構成を簡易なものとしている。すなわち、１個のPNパタ
ーンを形成する構成部分を複数個並列に設ける場合に比
較して構成が簡単になっている。
て１個のPNパターンから形成するようにしているので、
構成を簡易なものとしている。すなわち、１個のPNパタ
ーンを形成する構成部分を複数個並列に設ける場合に比
較して構成が簡単になっている。
他の実施例 上述の実施例においては、PNパターン発生器及びPNパ
ターン検出器が共に並列のPNパターンを処理するものを
示したが、PNパターン発生器より構成要素が多いPNパタ
ーン検出器だけが並列のPNパターンを処理するものであ
っても良い。
ターン検出器が共に並列のPNパターンを処理するものを
示したが、PNパターン発生器より構成要素が多いPNパタ
ーン検出器だけが並列のPNパターンを処理するものであ
っても良い。
PNパターンの生成多項式やPNパターンの並列数等は、
上述の実施例のものに限定されるものではない。
上述の実施例のものに限定されるものではない。
［発明の効果］ 以上のように、本発明によれば、PNパターン検出器を
並列のPNパターンを処理するように構成したので、高速
動作素子により回路を構成する必要がなくなり、消費電
力を従来に比して小さく抑えることができる。
並列のPNパターンを処理するように構成したので、高速
動作素子により回路を構成する必要がなくなり、消費電
力を従来に比して小さく抑えることができる。
第１図は本発明によるPNパターン検出器の一実施例の概
念ブロック図、第２図は従来の試験装置の概念ブロック
図、第３図は従来のPNパターン発生器の具体的構成を示
すブロック図、第４図は従来のPNパターン検出器の具体
的構成を示すブロック図、第５図は本発明によるPNパタ
ーン検出器を利用した試験装置を示すブロック図、第６
図は上記試験装置のPNパターン発生器の具体的構成を示
すブロック図、第７図はその論理回路部の処理の説明に
供する図表である。 44…シリアル／パラレル変換回路、45…シフトレジスタ
回路、46、50…イクスクルーシブオア回路、47…論理回
路部、48…セレクタ回路、49…カウンタ回路、51…アダ
ー回路。
念ブロック図、第２図は従来の試験装置の概念ブロック
図、第３図は従来のPNパターン発生器の具体的構成を示
すブロック図、第４図は従来のPNパターン検出器の具体
的構成を示すブロック図、第５図は本発明によるPNパタ
ーン検出器を利用した試験装置を示すブロック図、第６
図は上記試験装置のPNパターン発生器の具体的構成を示
すブロック図、第７図はその論理回路部の処理の説明に
供する図表である。 44…シリアル／パラレル変換回路、45…シフトレジスタ
回路、46、50…イクスクルーシブオア回路、47…論理回
路部、48…セレクタ回路、49…カウンタ回路、51…アダ
ー回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上田 裕巳 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 昭63−110840（ＪＰ，Ａ) 特開 昭60−187148（ＪＰ，Ａ) 特開 平１−106535（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入力信号を並列パラレル展開するシリアル
／パラレル変換回路と、 入力信号のレートの並列展開数分の１のクロックレート
を有するクロック信号に基づいてPNパターンを発生する
PNパターン発生回路と、 このPNパターン発生回路から発生されたPNパターンを並
列パラレルのPNパターンに変換する第１のパターン変換
回路と、 入力信号に対する並列パラレル信号と、上記第１のパタ
ーン変換回路からの並列パラレルのPNパターンとの一致
を検出する一致検出回路と、 この一致検出回路の結果に基づいてPNパターンの同期確
立を判定する同期確立判定回路と、 上記第１のパターン変換回路による変換の逆変換を行う
第２のパターン変換回路とを備え、 上記同期確立判定回路が同期外れ状態と判定してPNパタ
ーンの再度の同期引込み動作が必要な状態になったとき
に、上記第２のパターン変換回路が上記入力信号に対し
て変換処理して得たPNパターンを上記PNパターン発生回
路にロードしてPNパターンの同期確立を行うことを特徴
とするPNパターン検出器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2105411A JP2735673B2 (ja) | 1990-04-23 | 1990-04-23 | Ｐｎパターン検出器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2105411A JP2735673B2 (ja) | 1990-04-23 | 1990-04-23 | Ｐｎパターン検出器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH044631A JPH044631A (ja) | 1992-01-09 |
| JP2735673B2 true JP2735673B2 (ja) | 1998-04-02 |
Family
ID=14406867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2105411A Expired - Lifetime JP2735673B2 (ja) | 1990-04-23 | 1990-04-23 | Ｐｎパターン検出器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735673B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3421208B2 (ja) * | 1996-12-20 | 2003-06-30 | 沖電気工業株式会社 | ディジタル伝送システムおよび同期伝送装置におけるパス試験信号生成回路ならびにパス試験信号検査回路 |
| EP2757277B1 (en) | 2011-09-13 | 2018-06-06 | Taiho Kogyo Co., Ltd | Sliding member and sliding material composition |
| JP6212929B2 (ja) * | 2013-04-30 | 2017-10-18 | アイコム株式会社 | ビットエラー測定装置および無線機 |
-
1990
- 1990-04-23 JP JP2105411A patent/JP2735673B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH044631A (ja) | 1992-01-09 |
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