JP2003333110A - シリアルデータ受信回路 - Google Patents
シリアルデータ受信回路Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 データまたはクロックにジッタがある場合に
も妥当なデータを出力をするシリアルデータ受信回路を
得る。 【解決手段】 オーバーサンプリング回路１からのオー
バーサンプリングデータをｍビット毎にｎビットのパラ
レルデータに変換するシリアル・パラレル変換回路２
と、シリアル・パラレル変換回路２からｍ×ｎに前回あ
るいは次回のα個のデータを加えたｍ×ｎ＋α個のデー
タを一度に入力し、これら全てのデータを選択される可
能性がある候補として評価し、これらのデータの中から
ｎビットのパラレルデータを出力するデータ選択回路１
２とを備えた。
も妥当なデータを出力をするシリアルデータ受信回路を
得る。 【解決手段】 オーバーサンプリング回路１からのオー
バーサンプリングデータをｍビット毎にｎビットのパラ
レルデータに変換するシリアル・パラレル変換回路２
と、シリアル・パラレル変換回路２からｍ×ｎに前回あ
るいは次回のα個のデータを加えたｍ×ｎ＋α個のデー
タを一度に入力し、これら全てのデータを選択される可
能性がある候補として評価し、これらのデータの中から
ｎビットのパラレルデータを出力するデータ選択回路１
２とを備えた。
Description
【０００１】
【発明の属する技術分野】この発明は、高速なシリアル
データを受信するシリアルデータ受信回路に関するもの
である。
データを受信するシリアルデータ受信回路に関するもの
である。
【０００２】
【従来の技術】図１３は従来のシリアルデータ受信回路
を示す構成図であり、図において、１はオーバーサンプ
リング回路、２はシリアル・パラレル変換回路、３はデ
ータ選択回路である。
を示す構成図であり、図において、１はオーバーサンプ
リング回路、２はシリアル・パラレル変換回路、３はデ
ータ選択回路である。
【０００３】次に動作について説明する。高速なシリア
ルデータを受信するシステムの多くは、図１３に示した
３つの機能部を有している。オーバーサンプリング回路
１では、入力シリアルデータを１データにつきｍ（ｍ＞
１）回サンプリングする。シリアル・パラレル変換回路
２では、オーバーサンプリングデータをｍビット毎にｎ
（ｎ≧１）ビットのパラレルデータに変換する。さら
に、データ選択回路３では、各パラレルデータのｍビッ
トのデータの中からそれぞれ１つを選択し、ｎビットの
パラレルデータを出力する。なお、このような従来の技
術として、ＵＳＰ５９０５７６９等がある。
ルデータを受信するシステムの多くは、図１３に示した
３つの機能部を有している。オーバーサンプリング回路
１では、入力シリアルデータを１データにつきｍ（ｍ＞
１）回サンプリングする。シリアル・パラレル変換回路
２では、オーバーサンプリングデータをｍビット毎にｎ
（ｎ≧１）ビットのパラレルデータに変換する。さら
に、データ選択回路３では、各パラレルデータのｍビッ
トのデータの中からそれぞれ１つを選択し、ｎビットの
パラレルデータを出力する。なお、このような従来の技
術として、ＵＳＰ５９０５７６９等がある。
【０００４】
【発明が解決しようとする課題】従来のシリアルデータ
受信回路は以上のように構成されているので、オーバー
サンプリングしたｍ個のデータの中から１個を選択して
出力（復号化）するということは、入力シリアルデータ
の１データを、ｍ個のデータから“０”か“１”かを判
定し出力することである。１データをｍ回オーバーサン
プリングしているのであるから、それらｍ個のデータが
全て同じである場合が最も正しくオーバーサンプリング
されている場合である。出力として期待されるものは、
オーバーサンプリングされたデータから最も信頼性が高
いデータが出力されるべきである。処理するｍ個の単位
のどの位置に最も信頼性が高いものがあるかが分かれば
妥当なデータを出力できる可能性が高いが、その最も信
頼性の高いデータの位置がクロックまたはデータのジッ
タによりずれる場合には、正しいデータが出力されない
などの課題があった。
受信回路は以上のように構成されているので、オーバー
サンプリングしたｍ個のデータの中から１個を選択して
出力（復号化）するということは、入力シリアルデータ
の１データを、ｍ個のデータから“０”か“１”かを判
定し出力することである。１データをｍ回オーバーサン
プリングしているのであるから、それらｍ個のデータが
全て同じである場合が最も正しくオーバーサンプリング
されている場合である。出力として期待されるものは、
オーバーサンプリングされたデータから最も信頼性が高
いデータが出力されるべきである。処理するｍ個の単位
のどの位置に最も信頼性が高いものがあるかが分かれば
妥当なデータを出力できる可能性が高いが、その最も信
頼性の高いデータの位置がクロックまたはデータのジッ
タによりずれる場合には、正しいデータが出力されない
などの課題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、データまたはクロックにジッタが
ある場合にも妥当なデータを出力をするシリアルデータ
受信回路を得ることを目的とする。
めになされたもので、データまたはクロックにジッタが
ある場合にも妥当なデータを出力をするシリアルデータ
受信回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るシリアル
データ受信回路は、一度にｍ×ｎ＋α個のデータを入力
し、これら全てのデータを選択される可能性がある候補
として評価し、これらのデータの中からｎビットのパラ
レルデータを出力するデータ選択回路を備えたものであ
る。
データ受信回路は、一度にｍ×ｎ＋α個のデータを入力
し、これら全てのデータを選択される可能性がある候補
として評価し、これらのデータの中からｎビットのパラ
レルデータを出力するデータ選択回路を備えたものであ
る。
【０００７】この発明に係るシリアルデータ受信回路
は、データ選択回路において、入力されるｍ×ｎ＋α個
のデータから同一値を有するデータの連続性に応じてデ
ータ遷移の少ないｎ個のビット位置を検出する出力ビッ
ト位置決定回路と、入力されるｍ×ｎ＋α個のデータか
ら出力ビット位置決定回路により決定されたビット位置
のデータを選択して出力する出力ビット選択回路とを備
えたものである。
は、データ選択回路において、入力されるｍ×ｎ＋α個
のデータから同一値を有するデータの連続性に応じてデ
ータ遷移の少ないｎ個のビット位置を検出する出力ビッ
ト位置決定回路と、入力されるｍ×ｎ＋α個のデータか
ら出力ビット位置決定回路により決定されたビット位置
のデータを選択して出力する出力ビット選択回路とを備
えたものである。
【０００８】この発明に係るシリアルデータ受信回路
は、データ選択回路において、入力されるｍ×ｎ＋α個
のデータの一部のみから同一値を有するデータの連続性
に応じてデータ遷移の少ないｎ個のビット位置を検出す
る出力ビット位置決定回路と、入力されるｍ×ｎ＋α個
のデータから出力ビット位置決定回路により決定された
ビット位置のデータを選択して出力する出力ビット選択
回路とを備えたものである。
は、データ選択回路において、入力されるｍ×ｎ＋α個
のデータの一部のみから同一値を有するデータの連続性
に応じてデータ遷移の少ないｎ個のビット位置を検出す
る出力ビット位置決定回路と、入力されるｍ×ｎ＋α個
のデータから出力ビット位置決定回路により決定された
ビット位置のデータを選択して出力する出力ビット選択
回路とを備えたものである。
【０００９】この発明に係るシリアルデータ受信回路
は、データ選択回路において、急激に信頼性の高いビッ
ト位置が変化することを禁止する条件として、入力され
るｍ×ｎ＋α個のデータの一部のみから同一値を有する
データの連続性に応じてデータ遷移の少ない中央および
その前後のｎ個のビット位置を検出する出力ビット位置
決定回路と、前回に選択出力した中央、その前、あるい
はその後、およびそのビット位置と今回に出力ビット位
置決定回路により決定されたビット位置との比較に応じ
て、今回に選択出力する中央、前、後のビット位置のう
ちのいずれかのビット位置を決定し、入力されるｍ×ｎ
＋α個のデータからその決定したビット位置のデータを
選択して出力する出力ビット選択回路とを備えたもので
ある。
は、データ選択回路において、急激に信頼性の高いビッ
ト位置が変化することを禁止する条件として、入力され
るｍ×ｎ＋α個のデータの一部のみから同一値を有する
データの連続性に応じてデータ遷移の少ない中央および
その前後のｎ個のビット位置を検出する出力ビット位置
決定回路と、前回に選択出力した中央、その前、あるい
はその後、およびそのビット位置と今回に出力ビット位
置決定回路により決定されたビット位置との比較に応じ
て、今回に選択出力する中央、前、後のビット位置のう
ちのいずれかのビット位置を決定し、入力されるｍ×ｎ
＋α個のデータからその決定したビット位置のデータを
選択して出力する出力ビット選択回路とを備えたもので
ある。
【００１０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるシ
リアルデータ受信回路を示す構成図であり、図におい
て、１は入力シリアルデータを１データにつきｍ（ｍ＞
１）回サンプリングするオーバーサンプリング回路、２
はオーバーサンプリングデータをｍビット毎にｎ（ｎ≧
１）ビットのパラレルデータに変換するシリアル・パラ
レル変換回路である。１１はシリアル・パラレル変換回
路２からｍ×ｎのデータのうちのα（αは任意の自然
数）個のデータを保持して、遅延したα個のデータを出
力するレジスタ回路、１２はシリアル・パラレル変換回
路２からのｍ×ｎのデータに、レジスタ回路１１からの
遅延された前回のα個のデータを加えたｍ×ｎ＋α個の
データを一度に入力し、これら全てのデータを選択され
る可能性がある候補として評価し、これらのデータの中
からｎビットのパラレルデータを出力するデータ選択回
路である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるシ
リアルデータ受信回路を示す構成図であり、図におい
て、１は入力シリアルデータを１データにつきｍ（ｍ＞
１）回サンプリングするオーバーサンプリング回路、２
はオーバーサンプリングデータをｍビット毎にｎ（ｎ≧
１）ビットのパラレルデータに変換するシリアル・パラ
レル変換回路である。１１はシリアル・パラレル変換回
路２からｍ×ｎのデータのうちのα（αは任意の自然
数）個のデータを保持して、遅延したα個のデータを出
力するレジスタ回路、１２はシリアル・パラレル変換回
路２からのｍ×ｎのデータに、レジスタ回路１１からの
遅延された前回のα個のデータを加えたｍ×ｎ＋α個の
データを一度に入力し、これら全てのデータを選択され
る可能性がある候補として評価し、これらのデータの中
からｎビットのパラレルデータを出力するデータ選択回
路である。
【００１１】次に動作について説明する。オーバーサン
プリング回路１では、入力シリアルデータを１データに
つきｍ（ｍ＞１）回サンプリングする。シリアル・パラ
レル変換回路２では、オーバーサンプリングデータをｍ
ビット毎にｎ（ｎ≧１）ビットのパラレルデータに変換
する。また、レジスタ回路１１では、シリアル・パラレ
ル変換回路２からｍ×ｎのデータのうちのα個のデータ
を保持して、遅延したα個のデータを出力する。さら
に、データ選択回路１２では、シリアル・パラレル変換
回路２からのｍ×ｎのデータに、レジスタ回路１１から
の遅延された前回のα個のデータを加えたｍ×ｎ＋α個
のデータを一度に入力し、これら全てのデータを選択さ
れる可能性がある候補として評価し、これらのデータの
中からｎビットのパラレルデータを出力する。
プリング回路１では、入力シリアルデータを１データに
つきｍ（ｍ＞１）回サンプリングする。シリアル・パラ
レル変換回路２では、オーバーサンプリングデータをｍ
ビット毎にｎ（ｎ≧１）ビットのパラレルデータに変換
する。また、レジスタ回路１１では、シリアル・パラレ
ル変換回路２からｍ×ｎのデータのうちのα個のデータ
を保持して、遅延したα個のデータを出力する。さら
に、データ選択回路１２では、シリアル・パラレル変換
回路２からのｍ×ｎのデータに、レジスタ回路１１から
の遅延された前回のα個のデータを加えたｍ×ｎ＋α個
のデータを一度に入力し、これら全てのデータを選択さ
れる可能性がある候補として評価し、これらのデータの
中からｎビットのパラレルデータを出力する。
【００１２】以上のように、この実施の形態１によれ
ば、一度にｍ×ｎ＋α個のデータを入力し、これら全て
のデータを選択される可能性がある候補として評価し、
これらのデータの中からｎビットのパラレルデータを出
力するデータ選択回路１２を備えることにより、ｍ×ｎ
個のデータに、前回のα個のデータを加えて処理し、選
択される可能性がある候補として評価することにより、
データまたはクロックにジッタがある場合にも妥当なｎ
ビットの出力をすることができる。なお、この実施の形
態１では、α個のデータとして、前回のデータを用いた
が、次回のデータを用いても良く、また、前回および次
回の両方を用いて併せてα個のデータであっても良く、
同様な効果を奏する。
ば、一度にｍ×ｎ＋α個のデータを入力し、これら全て
のデータを選択される可能性がある候補として評価し、
これらのデータの中からｎビットのパラレルデータを出
力するデータ選択回路１２を備えることにより、ｍ×ｎ
個のデータに、前回のα個のデータを加えて処理し、選
択される可能性がある候補として評価することにより、
データまたはクロックにジッタがある場合にも妥当なｎ
ビットの出力をすることができる。なお、この実施の形
態１では、α個のデータとして、前回のデータを用いた
が、次回のデータを用いても良く、また、前回および次
回の両方を用いて併せてα個のデータであっても良く、
同様な効果を奏する。
【００１３】実施の形態２．図２はこの発明の実施の形
態２によるデータ選択回路を示す構成図であり、図にお
いて、１３は入力されるｍ×ｎ＋α個のデータから同一
値を有するデータの連続性を判定し、連続性がある場合
には連続判定フラグを立てる連続データ検出回路、１４
はそれら連続判定フラグに応じてデータ遷移の少ないｎ
個のビット位置を検出する出力ビット位置決定回路、１
５は入力されるｍ×ｎ＋α個のデータから出力ビット位
置決定回路１４により決定されたビット位置のデータを
選択して出力する出力ビット選択回路である。なお、オ
ーバーサンプリング回路１、およびシリアル・パラレル
変換回路２については、上記実施の形態１と同一であ
る。
態２によるデータ選択回路を示す構成図であり、図にお
いて、１３は入力されるｍ×ｎ＋α個のデータから同一
値を有するデータの連続性を判定し、連続性がある場合
には連続判定フラグを立てる連続データ検出回路、１４
はそれら連続判定フラグに応じてデータ遷移の少ないｎ
個のビット位置を検出する出力ビット位置決定回路、１
５は入力されるｍ×ｎ＋α個のデータから出力ビット位
置決定回路１４により決定されたビット位置のデータを
選択して出力する出力ビット選択回路である。なお、オ
ーバーサンプリング回路１、およびシリアル・パラレル
変換回路２については、上記実施の形態１と同一であ
る。
【００１４】次に動作について説明する。図３はこの発
明の実施の形態２によるシリアルデータ受信回路におけ
る処理を示す説明図である。図３（ａ）に示すような入
力シリアルデータがシリアルデータ受信回路、すなわち
オーバーサンプリング回路１に入力され、（ｍ＝５）倍
のオーバーサンプリングした結果、図３（ｂ）に示すよ
うなデータになったとする。これをシリアル・パラレル
変換回路２において、クロックに基づいてシリアル・パ
ラレル変換して、５個ずつのデータに区切って処理し、
データ選択回路１２において、最適な１ビットを選択
し、出力することによりデータを復号化する。この時、
５個のデータに区切って処理されるが、内部クロックと
入力されるデータとが同期していない時には、この５個
の区切りは必ずしも入力されるデータと同期して区切ら
れるものではない。例えば、図３（ｃ）に示すようにな
る。次に、この区切られた５個のデータから最適な１ビ
ットを選択する処理について説明する。５個のデータか
ら１ビットを選択するには、５個のデータのうちの最も
信頼性の高いデータを選択する必要がある。それは、例
えば、５個の過半数である３個連続して同じデータが５
個の中にあれば、その連続しているデータが選択される
べきビットであり、連続している３個の中央のビットを
選択するのが最も信頼性が高いと考えられる。例えば、
それを実現する連続データ検出回路１３としては、５個
のデータの中の隣接する３ビットで全て同一のデータで
あればフラグ１を３ビットの中央の位置に立てて、同一
のデータでなければフラグ０を３ビットの中央の位置に
立てる。５ビットの位置の全てにフラグを立てるには、
７ビットで判定する必要があるため、（ｍ＝５）ビット
と、その両端に隣接する（α＝２）ビットとの７ビット
で判定する。フラグ１の立っているビットのデータが選
択されるデータの候補であると言える。図３（ｃ）のｋ
−１〜ｋ番目のデータを処理する５ビットの場合では、
０，３，４ビット目が選択されるビットの候補となりう
る。このように選択されるビットの候補が複数ある場合
には、選択されるビットの候補の中央を選択するビット
とするのが妥当である。例えば、それを実現する出力ビ
ット位置決定回路１４としては、４ビット目の次は、次
に処理するデータの０ビット目であることから、４ビッ
ト目と０ビット目とは隣接していると判断し、３，４，
０ビット目の中央である４ビット目を選択し、出力ビッ
ト選択回路１５ではその４ビット目のデータを選択して
出力する。
明の実施の形態２によるシリアルデータ受信回路におけ
る処理を示す説明図である。図３（ａ）に示すような入
力シリアルデータがシリアルデータ受信回路、すなわち
オーバーサンプリング回路１に入力され、（ｍ＝５）倍
のオーバーサンプリングした結果、図３（ｂ）に示すよ
うなデータになったとする。これをシリアル・パラレル
変換回路２において、クロックに基づいてシリアル・パ
ラレル変換して、５個ずつのデータに区切って処理し、
データ選択回路１２において、最適な１ビットを選択
し、出力することによりデータを復号化する。この時、
５個のデータに区切って処理されるが、内部クロックと
入力されるデータとが同期していない時には、この５個
の区切りは必ずしも入力されるデータと同期して区切ら
れるものではない。例えば、図３（ｃ）に示すようにな
る。次に、この区切られた５個のデータから最適な１ビ
ットを選択する処理について説明する。５個のデータか
ら１ビットを選択するには、５個のデータのうちの最も
信頼性の高いデータを選択する必要がある。それは、例
えば、５個の過半数である３個連続して同じデータが５
個の中にあれば、その連続しているデータが選択される
べきビットであり、連続している３個の中央のビットを
選択するのが最も信頼性が高いと考えられる。例えば、
それを実現する連続データ検出回路１３としては、５個
のデータの中の隣接する３ビットで全て同一のデータで
あればフラグ１を３ビットの中央の位置に立てて、同一
のデータでなければフラグ０を３ビットの中央の位置に
立てる。５ビットの位置の全てにフラグを立てるには、
７ビットで判定する必要があるため、（ｍ＝５）ビット
と、その両端に隣接する（α＝２）ビットとの７ビット
で判定する。フラグ１の立っているビットのデータが選
択されるデータの候補であると言える。図３（ｃ）のｋ
−１〜ｋ番目のデータを処理する５ビットの場合では、
０，３，４ビット目が選択されるビットの候補となりう
る。このように選択されるビットの候補が複数ある場合
には、選択されるビットの候補の中央を選択するビット
とするのが妥当である。例えば、それを実現する出力ビ
ット位置決定回路１４としては、４ビット目の次は、次
に処理するデータの０ビット目であることから、４ビッ
ト目と０ビット目とは隣接していると判断し、３，４，
０ビット目の中央である４ビット目を選択し、出力ビッ
ト選択回路１５ではその４ビット目のデータを選択して
出力する。
【００１５】図４はこの発明の実施の形態２によるシリ
アルデータ受信回路における処理を示す説明図である。
ジッタにより、図４（ａ）に示すような入力シリアルデ
ータが入力され、オーバーサンプリング後のデータが、
図４（ｂ）に示すようになった場合には、ｋ−１〜ｋ番
目のデータを処理した結果、４ビット目のデータを選択
することになり、ｋ〜ｋ＋１番目のデータを処理した結
果、４ビット目のデータを選択することになり、ｋ＋１
〜ｋ＋２番目のデータを処理した結果、３ビット目のデ
ータを選択することになる。このようにジッタがある場
合にも、３ビット目のデータを選択することができ、妥
当な出力が可能となる。
アルデータ受信回路における処理を示す説明図である。
ジッタにより、図４（ａ）に示すような入力シリアルデ
ータが入力され、オーバーサンプリング後のデータが、
図４（ｂ）に示すようになった場合には、ｋ−１〜ｋ番
目のデータを処理した結果、４ビット目のデータを選択
することになり、ｋ〜ｋ＋１番目のデータを処理した結
果、４ビット目のデータを選択することになり、ｋ＋１
〜ｋ＋２番目のデータを処理した結果、３ビット目のデ
ータを選択することになる。このようにジッタがある場
合にも、３ビット目のデータを選択することができ、妥
当な出力が可能となる。
【００１６】図５はこの発明の実施の形態２によるシリ
アルデータ受信回路における処理を示す説明図である。
図５（ａ）に示すような入力シリアルデータが入力さ
れ、オーバーサンプリング後のデータが、図５（ｂ）に
示すようになった場合には、ｋ−１〜ｋ番目のデータを
処理した結果、４ビット目のデータを選択することにな
り、ｋ〜ｋ＋１番目のデータを処理した結果、４ビット
目のデータを選択することになり、ｋ＋１〜ｋ＋２番目
のデータを処理した結果、０ビット目のデータを選択す
ることになる。このように、４ビット目を選択した次の
処理で０ビット目を選択すると、結果として入力された
同じデータ（ｋ＋１番目のデータ）から２ビット出力す
ることになり、データの二重取りが生じてしまう。この
ように選択されるビット位置の候補が０ビット目や４ビ
ット目である場合には、選択するビット位置は、前回出
力したビット位置から近い所を選択することにすれば、
０ビット目と０’ビット目では、４ビット目から近いの
は０’ビット目であり、妥当な出力を得ることが可能で
ある。すなわち、選択されるビット位置の候補が０ビッ
ト目や４ビット目である場合には、０’ビット目や４’
ビット目を出力可能にすることで、妥当な出力を得るこ
とが可能となる。また、ｋ＋２〜ｋ＋３番目を処理して
も、０’ビット目を選択することができ、正しい出力を
することが可能である。このような処理により、ジッタ
があるシステムにおいても妥当な出力を得ることが可能
となる。この例では、選択するビットの位置が４ビット
目から０ビット目へ変化する場合に、データの二重取り
が回避できた。例では示さないが、選択するビットの位
置が０ビット目から４ビット目へ変化する場合のデータ
抜けも回避できる。この例では、ｍ＝５、ｎ＝１、α＝
２としたものである。５倍のオーバーサンプリングで、
３個連続して同じデータであれば選択されるべきデータ
とし、出力として選択できるビットは、前回出力したビ
ットとその両隣の１ビットずつとしたが、これは一例で
あり、変更することは可能である。これにより、ビット
抜け、二重取りを起こさず処理することが可能となる。
すなわち、ノイズ、ジッタ等がある場合においても、デ
ータの信頼性の高いビット位置から出力が可能となる。
アルデータ受信回路における処理を示す説明図である。
図５（ａ）に示すような入力シリアルデータが入力さ
れ、オーバーサンプリング後のデータが、図５（ｂ）に
示すようになった場合には、ｋ−１〜ｋ番目のデータを
処理した結果、４ビット目のデータを選択することにな
り、ｋ〜ｋ＋１番目のデータを処理した結果、４ビット
目のデータを選択することになり、ｋ＋１〜ｋ＋２番目
のデータを処理した結果、０ビット目のデータを選択す
ることになる。このように、４ビット目を選択した次の
処理で０ビット目を選択すると、結果として入力された
同じデータ（ｋ＋１番目のデータ）から２ビット出力す
ることになり、データの二重取りが生じてしまう。この
ように選択されるビット位置の候補が０ビット目や４ビ
ット目である場合には、選択するビット位置は、前回出
力したビット位置から近い所を選択することにすれば、
０ビット目と０’ビット目では、４ビット目から近いの
は０’ビット目であり、妥当な出力を得ることが可能で
ある。すなわち、選択されるビット位置の候補が０ビッ
ト目や４ビット目である場合には、０’ビット目や４’
ビット目を出力可能にすることで、妥当な出力を得るこ
とが可能となる。また、ｋ＋２〜ｋ＋３番目を処理して
も、０’ビット目を選択することができ、正しい出力を
することが可能である。このような処理により、ジッタ
があるシステムにおいても妥当な出力を得ることが可能
となる。この例では、選択するビットの位置が４ビット
目から０ビット目へ変化する場合に、データの二重取り
が回避できた。例では示さないが、選択するビットの位
置が０ビット目から４ビット目へ変化する場合のデータ
抜けも回避できる。この例では、ｍ＝５、ｎ＝１、α＝
２としたものである。５倍のオーバーサンプリングで、
３個連続して同じデータであれば選択されるべきデータ
とし、出力として選択できるビットは、前回出力したビ
ットとその両隣の１ビットずつとしたが、これは一例で
あり、変更することは可能である。これにより、ビット
抜け、二重取りを起こさず処理することが可能となる。
すなわち、ノイズ、ジッタ等がある場合においても、デ
ータの信頼性の高いビット位置から出力が可能となる。
【００１７】上記図３から図５の説明では、オーバサン
プリング数ｍと、その両端の２ビットで処理していた。
これはシリアル・パラレル変換回路２で、オーバーサン
プリング数ｍをパラレルに変換して処理していることに
なる。シリアル・パラレル変換をｍ×ｎとすると、ｎ単
位分の並行処理となり、クロック周波数は実施の形態１
の１／ｎとなり、周波数は低減しつつ、同じ時間で処理
が可能となる。以下では、ｍ＝５、ｎ＝４、α＝２とし
た例について説明する。図６はこの発明の実施の形態２
によるシリアルデータ受信回路における処理を示す説明
図である。図６（ａ）に示すような入力シリアルデータ
が入力され、オーバサンプリング後のデータが、図６
（ｂ）に示すようになり、これをシリアル・パラレル変
換した結果が、図６（ｃ）に示すようになったとする。
２２ビットに対して３ビット連続同じデータかどうかの
判定をし、信頼性の高いビット位置を探す。この例の場
合、３，４，０ビット目は、４単位とも連続判定フラグ
が１であり、信頼性の高いデータであると言える。この
場合には、３，４，０ビット目が連続していると判定
し、中央の４ビット目を出力する。このように、出力ビ
ット位置決定回路１４において、ビット位置を決定する
際に、４単位でどのビットが最も信頼性が高いか（どの
ビットが連続判定フラグ１が多いか）を判定し、４単位
とも同じ位置のデータを出力するようにする。このよう
にすることにより、この処理の４単位では、データの二
重取りやデータ抜けをすることが無くなり、４単位の中
にノイズ等で不正確なデータがある場合にも、信頼性の
高いビット位置を出力することができる。なお、オーバ
ーサンプリング数を５とし、４単位分の並列処理する例
について説明したが、オーバーサンプリング数や並列処
理の単位は、容易に変更可能である。
プリング数ｍと、その両端の２ビットで処理していた。
これはシリアル・パラレル変換回路２で、オーバーサン
プリング数ｍをパラレルに変換して処理していることに
なる。シリアル・パラレル変換をｍ×ｎとすると、ｎ単
位分の並行処理となり、クロック周波数は実施の形態１
の１／ｎとなり、周波数は低減しつつ、同じ時間で処理
が可能となる。以下では、ｍ＝５、ｎ＝４、α＝２とし
た例について説明する。図６はこの発明の実施の形態２
によるシリアルデータ受信回路における処理を示す説明
図である。図６（ａ）に示すような入力シリアルデータ
が入力され、オーバサンプリング後のデータが、図６
（ｂ）に示すようになり、これをシリアル・パラレル変
換した結果が、図６（ｃ）に示すようになったとする。
２２ビットに対して３ビット連続同じデータかどうかの
判定をし、信頼性の高いビット位置を探す。この例の場
合、３，４，０ビット目は、４単位とも連続判定フラグ
が１であり、信頼性の高いデータであると言える。この
場合には、３，４，０ビット目が連続していると判定
し、中央の４ビット目を出力する。このように、出力ビ
ット位置決定回路１４において、ビット位置を決定する
際に、４単位でどのビットが最も信頼性が高いか（どの
ビットが連続判定フラグ１が多いか）を判定し、４単位
とも同じ位置のデータを出力するようにする。このよう
にすることにより、この処理の４単位では、データの二
重取りやデータ抜けをすることが無くなり、４単位の中
にノイズ等で不正確なデータがある場合にも、信頼性の
高いビット位置を出力することができる。なお、オーバ
ーサンプリング数を５とし、４単位分の並列処理する例
について説明したが、オーバーサンプリング数や並列処
理の単位は、容易に変更可能である。
【００１８】以上のように、この実施の形態２によれ
ば、データ選択回路１２において、入力されるｍ×ｎ＋
α個のデータから同一値を有するデータの連続性に応じ
てデータ遷移の少ないｎ個のビット位置を検出する出力
ビット位置決定回路１４と、入力されるｍ×ｎ＋α個の
データから出力ビット位置決定回路１４により決定され
たビット位置のデータを選択して出力する出力ビット選
択回路１５とを備えることにより、データ遷移の少ない
ｎ個のビット位置を検出し、そのデータを選択して出力
することにより、ノイズおよびジッタがある場合にも妥
当なｎビットの出力をすることができる。
ば、データ選択回路１２において、入力されるｍ×ｎ＋
α個のデータから同一値を有するデータの連続性に応じ
てデータ遷移の少ないｎ個のビット位置を検出する出力
ビット位置決定回路１４と、入力されるｍ×ｎ＋α個の
データから出力ビット位置決定回路１４により決定され
たビット位置のデータを選択して出力する出力ビット選
択回路１５とを備えることにより、データ遷移の少ない
ｎ個のビット位置を検出し、そのデータを選択して出力
することにより、ノイズおよびジッタがある場合にも妥
当なｎビットの出力をすることができる。
【００１９】実施の形態３．図７はこの発明の実施の形
態３によるデータ選択回路を示す構成図であり、図にお
いて、１６は急激に信頼性の高いビット位置が変化する
ことを禁止する条件として、入力されるｍ×ｎ＋α−β
（βは任意の自然数）個のデータから同一値を有するデ
ータの連続性を判定し、連続性がある場合には連続判定
フラグを立てる連続データ検出回路、１７はそれら連続
判定フラグに応じてデータ遷移の少ないｎ個のビット位
置を検出する出力ビット位置決定回路、１５は入力され
るｍ×ｎ＋α個のデータから出力ビット位置決定回路１
７により決定されたビット位置のデータを選択して出力
する出力ビット選択回路である。なお、オーバーサンプ
リング回路１、およびシリアル・パラレル変換回路２に
ついては、上記実施の形態１と同一である。
態３によるデータ選択回路を示す構成図であり、図にお
いて、１６は急激に信頼性の高いビット位置が変化する
ことを禁止する条件として、入力されるｍ×ｎ＋α−β
（βは任意の自然数）個のデータから同一値を有するデ
ータの連続性を判定し、連続性がある場合には連続判定
フラグを立てる連続データ検出回路、１７はそれら連続
判定フラグに応じてデータ遷移の少ないｎ個のビット位
置を検出する出力ビット位置決定回路、１５は入力され
るｍ×ｎ＋α個のデータから出力ビット位置決定回路１
７により決定されたビット位置のデータを選択して出力
する出力ビット選択回路である。なお、オーバーサンプ
リング回路１、およびシリアル・パラレル変換回路２に
ついては、上記実施の形態１と同一である。
【００２０】次に動作について説明する。連続データ検
出回路１６では、急激に信頼性の高いビット位置が変化
することを禁止する条件として、入力されるｍ×ｎ＋α
−β（βは任意の自然数）個のデータから同一値を有す
るデータの連続性を判定し、連続性がある場合には連続
判定フラグを立てる。出力ビット位置決定回路１７で
は、それら連続判定フラグに応じてデータ遷移の少ない
ｎ個のビット位置を検出する。出力ビット選択回路１５
では、入力されるｍ×ｎ＋α個のデータから出力ビット
位置決定回路１７により決定されたビット位置のデータ
を選択して出力する。
出回路１６では、急激に信頼性の高いビット位置が変化
することを禁止する条件として、入力されるｍ×ｎ＋α
−β（βは任意の自然数）個のデータから同一値を有す
るデータの連続性を判定し、連続性がある場合には連続
判定フラグを立てる。出力ビット位置決定回路１７で
は、それら連続判定フラグに応じてデータ遷移の少ない
ｎ個のビット位置を検出する。出力ビット選択回路１５
では、入力されるｍ×ｎ＋α個のデータから出力ビット
位置決定回路１７により決定されたビット位置のデータ
を選択して出力する。
【００２１】以上のように、この実施の形態３によれ
ば、データ選択回路１２において、入力されるｍ×ｎ＋
α個のデータの一部のみから同一値を有するデータの連
続性に応じてデータ遷移の少ないｎ個のビット位置を検
出する出力ビット位置決定回路１７と、入力されるｍ×
ｎ＋α個のデータから出力ビット位置決定回路１７によ
り決定されたビット位置のデータを選択して出力する出
力ビット選択回路１５とを備えることにより、データ遷
移の少ないｎ個のビット位置を検出し、そのデータを選
択して出力することにより、ノイズおよびジッタがある
場合にも妥当なｎビットの出力をすることができる。ま
た、急激に信頼性の高いビット位置が変化することを禁
止する条件にすれば、入力されるｍ×ｎ＋α個のデータ
の一部のみからデータ遷移の少ないｎ個のビット位置を
検出することができ、回路規模を低減することができ
る。
ば、データ選択回路１２において、入力されるｍ×ｎ＋
α個のデータの一部のみから同一値を有するデータの連
続性に応じてデータ遷移の少ないｎ個のビット位置を検
出する出力ビット位置決定回路１７と、入力されるｍ×
ｎ＋α個のデータから出力ビット位置決定回路１７によ
り決定されたビット位置のデータを選択して出力する出
力ビット選択回路１５とを備えることにより、データ遷
移の少ないｎ個のビット位置を検出し、そのデータを選
択して出力することにより、ノイズおよびジッタがある
場合にも妥当なｎビットの出力をすることができる。ま
た、急激に信頼性の高いビット位置が変化することを禁
止する条件にすれば、入力されるｍ×ｎ＋α個のデータ
の一部のみからデータ遷移の少ないｎ個のビット位置を
検出することができ、回路規模を低減することができ
る。
【００２２】実施の形態４．図８はこの発明の実施の形
態４によるデータ選択回路を示す構成図であり、図にお
いて、１６は急激に信頼性の高いビット位置が変化する
ことを禁止する条件として、入力されるｍ×ｎ＋α−β
（βは任意の自然数）個のデータから同一値を有するデ
ータの連続性を判定し、連続性がある場合には連続判定
フラグを立てる連続データ検出回路、１８はそれら連続
判定フラグに応じてデータ遷移の少ない中央およびその
前後のｎ個のビット位置を検出する出力ビット位置決定
回路、１９は入力されるｍ×ｎ＋α個のデータから出力
ビット位置決定回路１８により決定された中央、その
前、その後のｎ個のビット位置のデータを中間出力する
中間出力ビット回路、２０は前回に選択出力したｎ個の
中央、その前、あるいはその後、およびそのビット位置
を保持し、今回に出力ビット位置決定回路１８により決
定されたｎ個のビット位置との比較に応じて、今回に選
択出力する中央、前、後のうちのｎ個のビット位置を決
定するフラグ（制御信号）を生成する出力制御信号生成
回路、２１は中間出力ビット回路１９からの中間出力か
ら出力制御信号生成回路２０からのフラグに応じたビッ
ト位置のデータを選択して出力する出力ビット選択回路
である。なお、オーバーサンプリング回路１、およびシ
リアル・パラレル変換回路２については、上記実施の形
態１と同一である。
態４によるデータ選択回路を示す構成図であり、図にお
いて、１６は急激に信頼性の高いビット位置が変化する
ことを禁止する条件として、入力されるｍ×ｎ＋α−β
（βは任意の自然数）個のデータから同一値を有するデ
ータの連続性を判定し、連続性がある場合には連続判定
フラグを立てる連続データ検出回路、１８はそれら連続
判定フラグに応じてデータ遷移の少ない中央およびその
前後のｎ個のビット位置を検出する出力ビット位置決定
回路、１９は入力されるｍ×ｎ＋α個のデータから出力
ビット位置決定回路１８により決定された中央、その
前、その後のｎ個のビット位置のデータを中間出力する
中間出力ビット回路、２０は前回に選択出力したｎ個の
中央、その前、あるいはその後、およびそのビット位置
を保持し、今回に出力ビット位置決定回路１８により決
定されたｎ個のビット位置との比較に応じて、今回に選
択出力する中央、前、後のうちのｎ個のビット位置を決
定するフラグ（制御信号）を生成する出力制御信号生成
回路、２１は中間出力ビット回路１９からの中間出力か
ら出力制御信号生成回路２０からのフラグに応じたビッ
ト位置のデータを選択して出力する出力ビット選択回路
である。なお、オーバーサンプリング回路１、およびシ
リアル・パラレル変換回路２については、上記実施の形
態１と同一である。
【００２３】次に動作について説明する。上記実施の形
態２に示したような場合では、ジッタのあるシステムに
おいて、ビット抜け、二重取りを起こさずに処理するこ
とが可能となる。しかしながら、ジッタの大きいシステ
ムでビット抜け、二重取りを起こさないようにするため
には、上記実施の形態２に示したように、前後の１ビッ
トを付加するだけでは不十分で多数のビットを付加して
処理をする必要がでてくる。このような時には、実施の
形態２の処理を行うと、回路規模の増大、処理速度の低
下を引き起こしてしまう。これを解決する方法を例を用
いて説明する。図９および図１０はこの発明の実施の形
態２によるシリアルデータ受信回路における処理の課題
を示す説明図である。上記実施の形態２による説明か
ら、さらにジッタにより選択すべきビットがこの図９お
よび図１０に示すように、１ビット目（１’ビット目）
へずれた時の場合を考える。上記実施の形態２では、
０’ビット目へずれた時も問題無く選択することが可能
であった。これは処理する単位が５ビットとその両端に
隣接する２ビットを加えた７ビットで処理していたから
である。すなわち、０’ビット目を選択するということ
は、７ビットの最も端のビットを選択していたことにな
る。しかしながら、選択すべきビット位置が１’ビット
目へずれてしまった場合には、７ビットで処理をしてい
ては選択することができない。すなわち、１’ビット目
は出力できなくなり、ジッタには追従できなくなる。つ
まり、データの二重取りを引き起こす。これを解決する
には、処理するビットの単位（この例では、５＋２ビッ
ト処理であったものを、５＋４、５＋６等にする、すな
わち、選択されるビット位置の数を５であったものを、
７、９等にする）をさらに増やし、そのデータから妥当
な１ビットを選択すれば、容易に解決することができる
が、処理する単位を増やすことにより、回路規模の増
大、処理速度の低下を引き起こしてしまう。
態２に示したような場合では、ジッタのあるシステムに
おいて、ビット抜け、二重取りを起こさずに処理するこ
とが可能となる。しかしながら、ジッタの大きいシステ
ムでビット抜け、二重取りを起こさないようにするため
には、上記実施の形態２に示したように、前後の１ビッ
トを付加するだけでは不十分で多数のビットを付加して
処理をする必要がでてくる。このような時には、実施の
形態２の処理を行うと、回路規模の増大、処理速度の低
下を引き起こしてしまう。これを解決する方法を例を用
いて説明する。図９および図１０はこの発明の実施の形
態２によるシリアルデータ受信回路における処理の課題
を示す説明図である。上記実施の形態２による説明か
ら、さらにジッタにより選択すべきビットがこの図９お
よび図１０に示すように、１ビット目（１’ビット目）
へずれた時の場合を考える。上記実施の形態２では、
０’ビット目へずれた時も問題無く選択することが可能
であった。これは処理する単位が５ビットとその両端に
隣接する２ビットを加えた７ビットで処理していたから
である。すなわち、０’ビット目を選択するということ
は、７ビットの最も端のビットを選択していたことにな
る。しかしながら、選択すべきビット位置が１’ビット
目へずれてしまった場合には、７ビットで処理をしてい
ては選択することができない。すなわち、１’ビット目
は出力できなくなり、ジッタには追従できなくなる。つ
まり、データの二重取りを引き起こす。これを解決する
には、処理するビットの単位（この例では、５＋２ビッ
ト処理であったものを、５＋４、５＋６等にする、すな
わち、選択されるビット位置の数を５であったものを、
７、９等にする）をさらに増やし、そのデータから妥当
な１ビットを選択すれば、容易に解決することができる
が、処理する単位を増やすことにより、回路規模の増
大、処理速度の低下を引き起こしてしまう。
【００２４】この問題を解決するための手法であるが、
選択されるビットの位置は、上記実施の形態２と同様
に、５ビットと両端に隣接する２ビットの７ビットで処
理して決定する。このようなシステムの場合、急激に信
頼性の高いビット位置が変化することはあってはならな
いことであり、信頼性の高いビット位置は入力データ全
てではなく、一部のみを使用して決定しても妥当な出力
を得ることが可能となる。入力データは５倍のサンプリ
ングをしているのであるから、５ビット毎に信頼性の高
いデータがあるべきであり、もし５ビット毎に信頼性の
高いデータが無い時には、より信頼性が高いと考えられ
る５ビット毎のビット位置を決定する必要がある。図１
１および図１２はこの発明の実施の形態４によるシリア
ルデータ受信回路における処理を示す説明図である。例
えば、図１１（ａ）の入力シリアルデータが入力されれ
ば、ｋ−１〜ｋのデータを処理すると４ビット目、ｋ〜
ｋ＋１のデータを処理すると４ビット目、ｋ＋１〜ｋ＋
２のデータを処理すると０ビット目が選択すべきビット
位置となる。また、ジッタにより選択されるビットがど
れだけずれることを許容するか予め決めておく。この例
では、前後５ビットずつまでずれることを許容するとい
うことにする。すなわち、出力ビット位置決定回路１８
では、決定した選択すべきビットの位置から中央の５ビ
ットと同様に、前後の５ビットもデータを選択し、中間
出力ビット回路１９では、入力されるｍ×ｎ＋α個のデ
ータから出力ビット位置決定回路１８により決定された
中央およびその前後のビット位置のデータを中間出力す
る。また、出力制御信号生成回路２０では、それら中間
出力のうちのどのビットを最終出力とするか、出力ビッ
ト選択回路２１に選択させるフラグ（制御信号）を生成
する。これは、出力制御信号生成回路２０において、前
回に最終出力とした中央、前、後、およびそのビット位
置を保持し、今回に出力ビット位置決定回路１８により
決定されたビット位置との比較に応じて、今回に選択出
力する中央、前、後を決定するフラグを生成する。例え
ば、選択されるビットが中央の５ビットからずれない時
は、フラグを生成しない。選択されるビットが４ビット
目であり、その次の処理で０ビット目になるような場合
には、選択されるビットが７ビットのうちの中央５ビッ
トから上位ビット方向へ外れたというフラグを立てる。
フラグが立っていない場合には、中間出力のうちの中央
の５ビットの位置のデータを出力するものであり、出力
ビット選択回路２１では、中央の５ビットの中間出力を
選択して出力する。また、フラグが立った場合には、中
間出力のうちの前側の５ビットの位置のデータを出力す
るものであり、出力ビット選択回路２１では、前側の５
ビットの中間出力、すなわち、０’ビット目を選択して
出力する。ｋ＋２〜ｋ＋３のデータを処理すると、１’
ビット目を選択して出力する。このように、１’ビット
目も出力することができるが、処理速度の低下は引き起
こさない。同様に、例では挙げないが、０ビット目から
４ビット目へ選択されるビットが変化しても、後側のビ
ット方向がずれるフラグを立て、後側の５ビットの中間
出力を選択出力させる。これにより、選択されるビット
位置の数は、５のままで、１５ビットまで選択されるビ
ットのずれが許容でき、少ない回路規模でジッタに対し
て強い回路が実現できる。すなわち、クロックにジッタ
等がある場合においても、信頼性の高いと考えられるビ
ット位置のデータを出力可能である。この実施の形態４
では、前後５ビットずつまでのずれを許容することとし
たが、このビット数は一例であり、システムの許容値に
より増減した回路は、容易に作成可能である。また、入
力データの数も増減可能である。この実施の形態４の場
合、オーバサンプリング数ｍと、その前後のビットαの
ｍ＋αから選択できるようにしていた。これを上記実施
の形態２に示したように、シリアル・パラレル変換でｍ
×ｎのパラレルデータを作成し、データ選択回路１２で
は、ｍ×ｎ＋αからデータを選択するようにすると、ク
ロック周波数は、１／ｎとなり、周波数を低減しつつ同
じ時間で処理が可能となる。また、１クロックで処理を
するデータでは、全て同じビット位置のデータを中間出
力することにし、１クロックで処理するデータでは、デ
ータの二重取りやデータ抜けをすることが無くなる。こ
れにより、低速動作が可能であると共に、クロックにジ
ッタ等がある場合においても、信頼性の高いと考えられ
るビット位置のデータを出力可能である。また、回路規
模の増大、処理速度の低下を引き起こし難い。
選択されるビットの位置は、上記実施の形態２と同様
に、５ビットと両端に隣接する２ビットの７ビットで処
理して決定する。このようなシステムの場合、急激に信
頼性の高いビット位置が変化することはあってはならな
いことであり、信頼性の高いビット位置は入力データ全
てではなく、一部のみを使用して決定しても妥当な出力
を得ることが可能となる。入力データは５倍のサンプリ
ングをしているのであるから、５ビット毎に信頼性の高
いデータがあるべきであり、もし５ビット毎に信頼性の
高いデータが無い時には、より信頼性が高いと考えられ
る５ビット毎のビット位置を決定する必要がある。図１
１および図１２はこの発明の実施の形態４によるシリア
ルデータ受信回路における処理を示す説明図である。例
えば、図１１（ａ）の入力シリアルデータが入力されれ
ば、ｋ−１〜ｋのデータを処理すると４ビット目、ｋ〜
ｋ＋１のデータを処理すると４ビット目、ｋ＋１〜ｋ＋
２のデータを処理すると０ビット目が選択すべきビット
位置となる。また、ジッタにより選択されるビットがど
れだけずれることを許容するか予め決めておく。この例
では、前後５ビットずつまでずれることを許容するとい
うことにする。すなわち、出力ビット位置決定回路１８
では、決定した選択すべきビットの位置から中央の５ビ
ットと同様に、前後の５ビットもデータを選択し、中間
出力ビット回路１９では、入力されるｍ×ｎ＋α個のデ
ータから出力ビット位置決定回路１８により決定された
中央およびその前後のビット位置のデータを中間出力す
る。また、出力制御信号生成回路２０では、それら中間
出力のうちのどのビットを最終出力とするか、出力ビッ
ト選択回路２１に選択させるフラグ（制御信号）を生成
する。これは、出力制御信号生成回路２０において、前
回に最終出力とした中央、前、後、およびそのビット位
置を保持し、今回に出力ビット位置決定回路１８により
決定されたビット位置との比較に応じて、今回に選択出
力する中央、前、後を決定するフラグを生成する。例え
ば、選択されるビットが中央の５ビットからずれない時
は、フラグを生成しない。選択されるビットが４ビット
目であり、その次の処理で０ビット目になるような場合
には、選択されるビットが７ビットのうちの中央５ビッ
トから上位ビット方向へ外れたというフラグを立てる。
フラグが立っていない場合には、中間出力のうちの中央
の５ビットの位置のデータを出力するものであり、出力
ビット選択回路２１では、中央の５ビットの中間出力を
選択して出力する。また、フラグが立った場合には、中
間出力のうちの前側の５ビットの位置のデータを出力す
るものであり、出力ビット選択回路２１では、前側の５
ビットの中間出力、すなわち、０’ビット目を選択して
出力する。ｋ＋２〜ｋ＋３のデータを処理すると、１’
ビット目を選択して出力する。このように、１’ビット
目も出力することができるが、処理速度の低下は引き起
こさない。同様に、例では挙げないが、０ビット目から
４ビット目へ選択されるビットが変化しても、後側のビ
ット方向がずれるフラグを立て、後側の５ビットの中間
出力を選択出力させる。これにより、選択されるビット
位置の数は、５のままで、１５ビットまで選択されるビ
ットのずれが許容でき、少ない回路規模でジッタに対し
て強い回路が実現できる。すなわち、クロックにジッタ
等がある場合においても、信頼性の高いと考えられるビ
ット位置のデータを出力可能である。この実施の形態４
では、前後５ビットずつまでのずれを許容することとし
たが、このビット数は一例であり、システムの許容値に
より増減した回路は、容易に作成可能である。また、入
力データの数も増減可能である。この実施の形態４の場
合、オーバサンプリング数ｍと、その前後のビットαの
ｍ＋αから選択できるようにしていた。これを上記実施
の形態２に示したように、シリアル・パラレル変換でｍ
×ｎのパラレルデータを作成し、データ選択回路１２で
は、ｍ×ｎ＋αからデータを選択するようにすると、ク
ロック周波数は、１／ｎとなり、周波数を低減しつつ同
じ時間で処理が可能となる。また、１クロックで処理を
するデータでは、全て同じビット位置のデータを中間出
力することにし、１クロックで処理するデータでは、デ
ータの二重取りやデータ抜けをすることが無くなる。こ
れにより、低速動作が可能であると共に、クロックにジ
ッタ等がある場合においても、信頼性の高いと考えられ
るビット位置のデータを出力可能である。また、回路規
模の増大、処理速度の低下を引き起こし難い。
【００２５】以上のように、この実施の形態４によれ
ば、データ選択回路１２において、急激に信頼性の高い
ビット位置が変化することを禁止する条件として、入力
されるｍ×ｎ＋α個のデータの一部のみから同一値を有
するデータの連続性に応じてデータ遷移の少ない中央お
よびその前後のｎ個のビット位置を検出する出力ビット
位置決定回路１８と、前回に選択出力した中央、その
前、あるいはその後、およびそのビット位置と今回に出
力ビット位置決定回路により決定されたビット位置との
比較に応じて、今回に選択出力する中央、前、後のビッ
ト位置のうちのいずれかのビット位置を決定し、入力さ
れるｍ×ｎ＋α個のデータからその決定したビット位置
のデータを選択して出力する出力ビット選択回路２１と
を備えることにより、データ遷移の少ないｎ個のビット
位置を検出し、そのデータを選択して出力することによ
り、ノイズおよびジッタがある場合にも妥当なｎビット
の出力をすることができる。また、急激に信頼性の高い
ビット位置が変化することを禁止する条件にすれば、入
力されるｍ×ｎ＋α個のデータの一部のみからデータ遷
移の少ないｎ個のビット位置を検出することができ、回
路規模の増大、処理速度の低下を防ぐことができる。
ば、データ選択回路１２において、急激に信頼性の高い
ビット位置が変化することを禁止する条件として、入力
されるｍ×ｎ＋α個のデータの一部のみから同一値を有
するデータの連続性に応じてデータ遷移の少ない中央お
よびその前後のｎ個のビット位置を検出する出力ビット
位置決定回路１８と、前回に選択出力した中央、その
前、あるいはその後、およびそのビット位置と今回に出
力ビット位置決定回路により決定されたビット位置との
比較に応じて、今回に選択出力する中央、前、後のビッ
ト位置のうちのいずれかのビット位置を決定し、入力さ
れるｍ×ｎ＋α個のデータからその決定したビット位置
のデータを選択して出力する出力ビット選択回路２１と
を備えることにより、データ遷移の少ないｎ個のビット
位置を検出し、そのデータを選択して出力することによ
り、ノイズおよびジッタがある場合にも妥当なｎビット
の出力をすることができる。また、急激に信頼性の高い
ビット位置が変化することを禁止する条件にすれば、入
力されるｍ×ｎ＋α個のデータの一部のみからデータ遷
移の少ないｎ個のビット位置を検出することができ、回
路規模の増大、処理速度の低下を防ぐことができる。
【００２６】
【発明の効果】以上のように、この発明によれば、一度
にｍ×ｎ＋α個のデータを入力し、これら全てのデータ
を選択される可能性がある候補として評価し、これらの
データの中からｎビットのパラレルデータを出力するデ
ータ選択回路を備えるように構成したので、ｍ×ｎ個の
データに、前回あるいは次回のα個のデータを加えて処
理し、選択される可能性がある候補として評価すること
により、データまたはクロックにジッタがある場合にも
妥当なｎビットの出力をすることができる効果がある。
にｍ×ｎ＋α個のデータを入力し、これら全てのデータ
を選択される可能性がある候補として評価し、これらの
データの中からｎビットのパラレルデータを出力するデ
ータ選択回路を備えるように構成したので、ｍ×ｎ個の
データに、前回あるいは次回のα個のデータを加えて処
理し、選択される可能性がある候補として評価すること
により、データまたはクロックにジッタがある場合にも
妥当なｎビットの出力をすることができる効果がある。
【００２７】この発明によれば、データ選択回路におい
て、入力されるｍ×ｎ＋α個のデータから同一値を有す
るデータの連続性に応じてデータ遷移の少ないｎ個のビ
ット位置を検出する出力ビット位置決定回路と、入力さ
れるｍ×ｎ＋α個のデータから出力ビット位置決定回路
により決定されたビット位置のデータを選択して出力す
る出力ビット選択回路とを備えるように構成したので、
データ遷移の少ないｎ個のビット位置を検出し、そのデ
ータを選択して出力することにより、ノイズおよびジッ
タがある場合にも妥当なｎビットの出力をすることがで
きる効果がある。
て、入力されるｍ×ｎ＋α個のデータから同一値を有す
るデータの連続性に応じてデータ遷移の少ないｎ個のビ
ット位置を検出する出力ビット位置決定回路と、入力さ
れるｍ×ｎ＋α個のデータから出力ビット位置決定回路
により決定されたビット位置のデータを選択して出力す
る出力ビット選択回路とを備えるように構成したので、
データ遷移の少ないｎ個のビット位置を検出し、そのデ
ータを選択して出力することにより、ノイズおよびジッ
タがある場合にも妥当なｎビットの出力をすることがで
きる効果がある。
【００２８】この発明によれば、データ選択回路におい
て、入力されるｍ×ｎ＋α個のデータの一部のみから同
一値を有するデータの連続性に応じてデータ遷移の少な
いｎ個のビット位置を検出する出力ビット位置決定回路
と、入力されるｍ×ｎ＋α個のデータから出力ビット位
置決定回路により決定されたビット位置のデータを選択
して出力する出力ビット選択回路とを備えるように構成
したので、データ遷移の少ないｎ個のビット位置を検出
し、そのデータを選択して出力することにより、ノイズ
およびジッタがある場合にも妥当なｎビットの出力をす
ることができる。また、急激に信頼性の高いビット位置
が変化することを禁止する条件にすれば、入力されるｍ
×ｎ＋α個のデータの一部のみからデータ遷移の少ない
ｎ個のビット位置を検出することができ、回路規模を低
減することができる効果がある。
て、入力されるｍ×ｎ＋α個のデータの一部のみから同
一値を有するデータの連続性に応じてデータ遷移の少な
いｎ個のビット位置を検出する出力ビット位置決定回路
と、入力されるｍ×ｎ＋α個のデータから出力ビット位
置決定回路により決定されたビット位置のデータを選択
して出力する出力ビット選択回路とを備えるように構成
したので、データ遷移の少ないｎ個のビット位置を検出
し、そのデータを選択して出力することにより、ノイズ
およびジッタがある場合にも妥当なｎビットの出力をす
ることができる。また、急激に信頼性の高いビット位置
が変化することを禁止する条件にすれば、入力されるｍ
×ｎ＋α個のデータの一部のみからデータ遷移の少ない
ｎ個のビット位置を検出することができ、回路規模を低
減することができる効果がある。
【００２９】この発明によれば、データ選択回路におい
て、急激に信頼性の高いビット位置が変化することを禁
止する条件として、入力されるｍ×ｎ＋α個のデータの
一部のみから同一値を有するデータの連続性に応じてデ
ータ遷移の少ない中央およびその前後のｎ個のビット位
置を検出する出力ビット位置決定回路と、前回に選択出
力した中央、その前、あるいはその後、およびそのビッ
ト位置と今回に出力ビット位置決定回路により決定され
たビット位置との比較に応じて、今回に選択出力する中
央、前、後のビット位置のうちのいずれかのビット位置
を決定し、入力されるｍ×ｎ＋α個のデータからその決
定したビット位置のデータを選択して出力する出力ビッ
ト選択回路とを備えるように構成したので、データ遷移
の少ないｎ個のビット位置を検出し、そのデータを選択
して出力することにより、ノイズおよびジッタがある場
合にも妥当なｎビットの出力をすることができる。ま
た、急激に信頼性の高いビット位置が変化することを禁
止する条件にすれば、入力されるｍ×ｎ＋α個のデータ
の一部のみからデータ遷移の少ないｎ個のビット位置を
検出することができ、回路規模の増大、処理速度の低下
を防ぐことができる効果がある。
て、急激に信頼性の高いビット位置が変化することを禁
止する条件として、入力されるｍ×ｎ＋α個のデータの
一部のみから同一値を有するデータの連続性に応じてデ
ータ遷移の少ない中央およびその前後のｎ個のビット位
置を検出する出力ビット位置決定回路と、前回に選択出
力した中央、その前、あるいはその後、およびそのビッ
ト位置と今回に出力ビット位置決定回路により決定され
たビット位置との比較に応じて、今回に選択出力する中
央、前、後のビット位置のうちのいずれかのビット位置
を決定し、入力されるｍ×ｎ＋α個のデータからその決
定したビット位置のデータを選択して出力する出力ビッ
ト選択回路とを備えるように構成したので、データ遷移
の少ないｎ個のビット位置を検出し、そのデータを選択
して出力することにより、ノイズおよびジッタがある場
合にも妥当なｎビットの出力をすることができる。ま
た、急激に信頼性の高いビット位置が変化することを禁
止する条件にすれば、入力されるｍ×ｎ＋α個のデータ
の一部のみからデータ遷移の少ないｎ個のビット位置を
検出することができ、回路規模の増大、処理速度の低下
を防ぐことができる効果がある。
【図１】 この発明の実施の形態１によるシリアルデー
タ受信回路を示す構成図である。
タ受信回路を示す構成図である。
【図２】 この発明の実施の形態２によるデータ選択回
路を示す構成図である。
路を示す構成図である。
【図３】 この発明の実施の形態２によるシリアルデー
タ受信回路における処理を示す説明図である。
タ受信回路における処理を示す説明図である。
【図４】 この発明の実施の形態２によるシリアルデー
タ受信回路における処理を示す説明図である。
タ受信回路における処理を示す説明図である。
【図５】 この発明の実施の形態２によるシリアルデー
タ受信回路における処理を示す説明図である。
タ受信回路における処理を示す説明図である。
【図６】 この発明の実施の形態２によるシリアルデー
タ受信回路における処理を示す説明図である。
タ受信回路における処理を示す説明図である。
【図７】 この発明の実施の形態３によるデータ選択回
路を示す構成図である。
路を示す構成図である。
【図８】 この発明の実施の形態４によるデータ選択回
路を示す構成図である。
路を示す構成図である。
【図９】 この発明の実施の形態２によるシリアルデー
タ受信回路における処理の課題を示す説明図である。
タ受信回路における処理の課題を示す説明図である。
【図１０】 この発明の実施の形態２によるシリアルデ
ータ受信回路における処理の課題を示す説明図である。
ータ受信回路における処理の課題を示す説明図である。
【図１１】 この発明の実施の形態４によるシリアルデ
ータ受信回路における処理を示す説明図である。
ータ受信回路における処理を示す説明図である。
【図１２】 この発明の実施の形態４によるシリアルデ
ータ受信回路における処理を示す説明図である。
ータ受信回路における処理を示す説明図である。
【図１３】 従来のシリアルデータ受信回路を示す構成
図である。
図である。
１ オーバーサンプリング回路、２ シリアル・パラレ
ル変換回路、１１ レジスタ回路、１２ データ選択回
路、１３，１６ 連続データ検出回路、１４，１７ 出
力ビット位置決定回路、１５，２１ 出力ビット選択回
路、１９ 中間出力ビット回路、２０ 出力制御信号生
成回路。
ル変換回路、１１ レジスタ回路、１２ データ選択回
路、１３，１６ 連続データ検出回路、１４，１７ 出
力ビット位置決定回路、１５，２１ 出力ビット選択回
路、１９ 中間出力ビット回路、２０ 出力制御信号生
成回路。
フロントページの続き
Ｆターム(参考） 5K029 AA02 AA11 BB03 CC01 DD02
DD22 HH14 HH16 LL16
5K047 AA06 GG11 GG29 LL04 LL05
MM38
Claims (4)
- 【請求項１】 入力シリアルデータを１データにつきｍ
（ｍ＞１）回サンプリングするオーバーサンプリング回
路と、 上記オーバーサンプリング回路からのオーバーサンプリ
ングデータをｍビット毎にｎ（ｎ≧１）ビットのパラレ
ルデータに変換するシリアル・パラレル変換回路と、 上記シリアル・パラレル変換回路からｍ×ｎに前回ある
いは次回のα（αは任意の自然数）個のデータを加えた
ｍ×ｎ＋α個のデータを一度に入力し、これら全てのデ
ータを選択される可能性がある候補として評価し、これ
らのデータの中からｎビットのパラレルデータを出力す
るデータ選択回路とを備えたシリアルデータ受信回路。 - 【請求項２】 データ選択回路は、 入力されるｍ×ｎ＋α個のデータから同一値を有するデ
ータの連続性に応じてデータ遷移の少ないｎ個のビット
位置を検出する出力ビット位置決定回路と、 入力されるｍ×ｎ＋α個のデータから上記出力ビット位
置決定回路により決定されたビット位置のデータを選択
して出力する出力ビット選択回路とを備えたことを特徴
とする請求項１記載のシリアルデータ受信回路。 - 【請求項３】 データ選択回路は、 急激に信頼性の高いビット位置が変化することを禁止す
る条件として、入力されるｍ×ｎ＋α個のデータの一部
のみから同一値を有するデータの連続性に応じてデータ
遷移の少ないｎ個のビット位置を検出する出力ビット位
置決定回路と、 入力されるｍ×ｎ＋α個のデータから上記出力ビット位
置決定回路により決定されたビット位置のデータを選択
して出力する出力ビット選択回路とを備えたことを特徴
とする請求項１記載のシリアルデータ受信回路。 - 【請求項４】 データ選択回路は、 急激に信頼性の高いビット位置が変化することを禁止す
る条件として、入力されるｍ×ｎ＋α個のデータの一部
のみから同一値を有するデータの連続性に応じてデータ
遷移の少ない中央およびその前後のｎ個のビット位置を
検出する出力ビット位置決定回路と、 前回で選択出力した中央、その前、あるいはその後、お
よびそのビット位置と今回に上記出力ビット位置決定回
路により決定されたビット位置との比較に応じて、今回
に選択出力する中央、前、後のビット位置のうちのいず
れかのビット位置を決定し、入力されるｍ×ｎ＋α個の
データからその決定したビット位置のデータを選択して
出力する出力ビット選択回路とを備えたことを特徴とす
る請求項１記載のシリアルデータ受信回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002143614A JP2003333110A (ja) | 2002-05-17 | 2002-05-17 | シリアルデータ受信回路 |
| US10/272,948 US20030215038A1 (en) | 2002-05-17 | 2002-10-18 | Jitter-resistant serial data receiving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002143614A JP2003333110A (ja) | 2002-05-17 | 2002-05-17 | シリアルデータ受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003333110A true JP2003333110A (ja) | 2003-11-21 |
Family
ID=29417048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002143614A Pending JP2003333110A (ja) | 2002-05-17 | 2002-05-17 | シリアルデータ受信回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030215038A1 (ja) |
| JP (1) | JP2003333110A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203866A (ja) * | 2004-12-16 | 2006-08-03 | Genesis Microchip Inc | ディジタル伝送リンク上でのデータの受信の方法および装置 |
| JP2007300291A (ja) * | 2006-04-28 | 2007-11-15 | Fujitsu Ltd | ジッタ補正方法及び回路 |
| JP2008118683A (ja) * | 2006-11-03 | 2008-05-22 | Silicon Image Inc | ユニットインターバルに含めるオーバーサンプルデータの決定方法 |
| JP2011244241A (ja) * | 2010-05-19 | 2011-12-01 | Mitsubishi Electric Corp | 受信機、通信システム及び受信方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7801257B2 (en) * | 2005-09-28 | 2010-09-21 | Genesis Microchip Inc | Adaptive reception techniques for over-sampled receivers |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69218999T2 (de) * | 1991-05-01 | 1997-10-23 | Motorola Inc | Breitbandiger digitaler Phasenausrichter |
| JPH05235782A (ja) * | 1992-02-19 | 1993-09-10 | Fujitsu Ltd | 垂直データ・水平データ交換方法及び回路 |
| US5905769A (en) * | 1996-05-07 | 1999-05-18 | Silicon Image, Inc. | System and method for high-speed skew-insensitive multi-channel data transmission |
-
2002
- 2002-05-17 JP JP2002143614A patent/JP2003333110A/ja active Pending
- 2002-10-18 US US10/272,948 patent/US20030215038A1/en not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203866A (ja) * | 2004-12-16 | 2006-08-03 | Genesis Microchip Inc | ディジタル伝送リンク上でのデータの受信の方法および装置 |
| JP2007300291A (ja) * | 2006-04-28 | 2007-11-15 | Fujitsu Ltd | ジッタ補正方法及び回路 |
| JP2008118683A (ja) * | 2006-11-03 | 2008-05-22 | Silicon Image Inc | ユニットインターバルに含めるオーバーサンプルデータの決定方法 |
| JP2011244241A (ja) * | 2010-05-19 | 2011-12-01 | Mitsubishi Electric Corp | 受信機、通信システム及び受信方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030215038A1 (en) | 2003-11-20 |
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