JPH07250052A - フレームパターン検出装置 - Google Patents

Abstract

(57)【要約】 【目的】 回路規模の小さいフレームパターン検出装置
の提供を目的とする。 【構成】 検出状態認識回路を、フレームパターン検出
回路の個数Ｎを２進数に変換した場合の桁数ｎより１個
多い数だけ設け、第０〜第ｎの検出状態認識回路１１〜
１（ｎ＋１）とし、エンコーダ２０にて、第１〜第（Ｎ
−１）のフレームパターン検出回路２〜Ｎの検出信号
は、フレームパターン検出回路の各番号を２進数に変換
した場合１となる桁に該当する番号の第１〜第ｎの検出
状態認識回路１２〜１（ｎ＋１）に出力し、該第０のフ
レームパターン検出回路１の検出信号は第０の検出状態
認識回路１１に出力し、第０〜第ｎの検出状態認識回路
１１〜１（ｎ＋１）では、フレームタイミング発生部２
１よりの取込みパルスにより取り込んだフレームパター
ン検出回路の出力を、前回の取込みパルスにより取り込
んだフレームパターン検出回路の出力と比較し、一致す
ればＨレベルをアンド回路２２に入力し、アンド回路２
２よりフレームパターン検出信号を出力する構成とす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多重分離装置等に用い
る、Ｎビットのフレームパターンを含む入力データをＮ
ビット並列信号に直並列変換したものから、フレームパ
ターンを検出するフレームパターン検出装置の改良に関
する。

【０００２】

【従来の技術】図７は従来例のフレームパターン検出装
置のブロック図、図８はフレームパターンが８ビットの
場合フレームパターン検出回路でのフレームパターン検
出位相を示す図である。

【０００３】以下は特にことわらない限りフレームパタ
ーンは図８（Ｂ）に示す８ビットの“１１００１０１
０”とし、フレームパターンを含む入力信号は８ビット
の並列信号で入力するものとして説明する。

【０００４】連続８ビットのフレームパターンを含む直
列データを並列変換した、８ビット並列信号として入力
するデータより、８ビットのフレームパターンを検出す
る場合、フレームパターンが２ビットタイミングにまた
がることが多く、ＭＳＢがどのビット線にあるか不明で
ある為に、図８（Ａ）に示す如く、１ビットづつＭＳＢ
ビット位置をずらした８通りのケースについてパターン
検出を行わなければならない。

【０００５】フレームパターン検出装置としては、図７
に示す如く、図８（Ａ）に示すケース１〜ケース８に相
当するフレームパターンを検出するフレームパターン検
出回路１〜８を持つと、何れか１つのフレームパターン
検出回路でフレームパターンが検出され、フレームパタ
ーンを検出したフレームパターン検出回路では検出信号
としてＨレベルの信号が出力され、他のフレームパター
ン検出回路の出力はＬレベルである。

【０００６】フレームパターン検出回路１〜８の出力は
フレームタイミング発生部２１及び夫々対応する８個の
検出状態認識回路１１〜１８に入力し、フレームタイミ
ング発生部２１ではＨレベルの信号が入力した時及び１
フレーム時間経過する毎に取込みパルスを検出状態認識
回路１１〜１８に送り、夫々フレームパターン検出回路
１〜８の出力を取り込ませる。

【０００７】検出状態認識回路１１〜１８は図７の検出
状態認識回路１８に示す如く、セレクタ４０，フリップ
フロップ（以下ＦＦと称す）４１，出力反転排他的論理
和回路（以下反転ＥＸＯＲと称す）４２よりなり、例え
ば、フレームパターン検出回路８よりの出力を、セレク
タ４０の１側に入力し、取込み信号が入力した時選択出
力してＦＦ４１に入力し、ＦＦ４１の出力を、反転ＥＸ
ＯＲ４２及びセレクタ４０の０側に入力させ、取込み信
号が入力しない時は、セレクタ４０にて０側を選択させ
ＦＦ４１に入力することで、前の取込み信号にて取り込
んだ、フレームパターン検出回路８の出力信号をＦＦ４
１にて保持し、現在の取込み信号にて取り込んだ、フレ
ームパターン検出回路８の出力信号とを反転ＥＸＯＲ４
２で比較し、一致すればＨレベルをアンド回路２２ー１
に出力する。

【０００８】検出状態認識回路１１〜１８が、前の取込
み信号の時と現在の取込み信号の時と同じ信号を取り込
めば、アンド回路２２ー１はＨレベルの信号を出力し、
保護回路２３の、ＦＦ３０，３１，３２よりなるシフト
レジスタに順次入力する。

【０００９】即ち、フレームパターン検出回路１〜８の
何れかがフレームパターンを検出し、フレームパターン
を検出し続けている限り、検出状態認識回路１１〜１８
はＨレベルの信号をアンド回路２２ー１に出力し続け、
アンド回路２２ー１はＨレベルの信号を出力し続け、保
護回路２３に入力する。

【００１０】保護回路２３は前方３段，後方３段の場合
を示しており、ＦＦ３０，３１，３２の各出力はノア回
路３４及びアンド回路３５に入力し、ＦＦ３０，３１，
３２の出力が共にＨレベルなら同期がとれたので、アン
ド回路３５よりＨレベルをＦＦ３６のリセット端子に出
力し、同期がとれたことを示し、ＦＦ３０，３１，３２
の出力が共にＬレベルなら同期がはずれたので、ノア回
路３４よりＨレベルをＦＦ３６のセット端子に出力し、
同期はずれを示す。

【００１１】

【発明が解決しようとする課題】しかしながら、検出状
態認識回路の数が並列信号のビット数だけ必要で回路規
模が大きい問題点がある。

【００１２】本発明は、検出状態認識回路の数をフレー
ムパターンのビット数（フレームパターン検出回路の
数）Ｎ以下に出来、回路規模を小さく出来るフレームパ
ターン検出装置の提供を目的としている。

【００１３】

【課題を解決するための手段】図１，図２は本発明の原
理ブロック図（その１，その２）である。図１に示す如
く、Ｎビット並列信号とした、Ｎビットのフレームパタ
ーンを含むデータを入力し、該入力した並列信号をその
儘及び順次１ビットづつシフトしたＮビット並列信号よ
り夫々フレームパターンを検出し、フレームパターンを
検出した時は検出信号をフレームタイミング発生部２１
及びエンコーダ２０に送る第０〜第（Ｎ−１）のフレー
ムパターン検出回路１〜Ｎと、該検出信号が入力時及び
１フレーム時間経過する毎に取込みパルスを、第０〜第
ｎの検出状態認識回路１１〜１（ｎ＋１）に送る該フレ
ームタイミング発生部２１と、該取込みパルスにより取
り込んだフレームパターン検出回路の出力を、前回の取
込みパルスにより取り込んだフレームパターン検出回路
の出力と比較し、一致すればＨレベルを出力する、フレ
ームパターン検出回路の個数Ｎを２進数に変換した場合
の桁数ｎより１個多い上記第０〜第ｎの検出状態認識回
路１１〜１（ｎ＋１）と、該第０〜第（Ｎ−１）のフレ
ームパターン検出回路１〜Ｎの検出信号を入力し、該第
１〜第（Ｎ−１）のフレームパターン検出回路２〜Ｎの
検出信号は、フレームパターン検出回路の各番号を２進
数に変換した場合１となる桁に該当する番号の第１〜第
ｎの検出状態認識回路１２〜１（ｎ＋１）に出力し、該
第０のフレームパターン検出回路１の検出信号は第０の
検出状態認識回路１１に出力するエンコーダ２０と、第
０〜第ｎの検出状態認識回路１１〜１（ｎ＋１）の出力
を入力し、フレームパターン検出信号を出力するアンド
回路２２とを有する構成とする。

【００１４】更に、図２（Ａ）に示す如く、第０〜第
（Ｎ−１）のフレームパターン検出回路１ー１〜Ｎー１
夫々に、Ｍ通りのフレームパターンの夫々を検出するＭ
個のフレームパターン検出部を設け、外部制御信号によ
り、該第０〜第（Ｎ−１）のフレームパターン検出回路
１ー１〜Ｎー１内の１通りのフレームパターンを検出す
る検出部を選択するフレームパターン検出部選択回路８
０を設けた構成とする。

【００１５】更に、図２（Ｂ）に示す如く、上記第０〜
第（Ｎ−１）のフレームパターン検出回路１〜Ｎの出力
に、該第０〜第（Ｎ−１）のフレームパターン検出回路
１〜Ｎの出力より、複数のフレームパターン検出信号が
出力すると、アラームを出力する複数信号検出回路７０
を設けた構成とする。

【００１６】

【作用】本発明によれば、検出状態認識回路を、フレー
ムパターン検出回路の個数Ｎを２進数に変換した場合の
桁数ｎより１個多い数だけ設け、第０〜第ｎの検出状態
認識回路１１〜１（ｎ＋１）とし、エンコーダ２０に
て、第１〜第（Ｎ−１）のフレームパターン検出回路２
〜Ｎの検出信号は、フレームパターン検出回路の各番号
を２進数に変換した場合１となる桁に該当する番号の第
１〜第ｎの検出状態認識回路１２〜１（ｎ＋１）に出力
し、該第０のフレームパターン検出回路１の検出信号は
第０の検出状態認識回路１１に出力し、第０〜第ｎの検
出状態認識回路１１〜１（ｎ＋１）では、フレームタイ
ミング発生部２１よりの取込みパルスにより取り込んだ
フレームパターン検出回路の出力を、前回の取込みパル
スにより取り込んだフレームパターン検出回路の出力と
比較し、一致すればＨレベルをアンド回路２２に入力
し、アンド回路２２よりフレームパターン検出信号を出
力する。

【００１７】例えば、フレームパターンが８ビットで、
並列信号が８ビットの時、第７のフレームパターン検出
回路８にてフレームパターンを検出すると、７は２進数
では最大桁，次の桁，最低桁とも１の、“１１１”で表
されるので、最低桁，次の桁，最大桁に該当する第１，
第２，第３の検出状態認識回路１２〜１４に入力し、出
力をアンド回路２２に入力する。

【００１８】第０のフレームパターン検出回路１にてフ
レームパターンを検出すると、０は２進数では“００
０”で表され１がないので、第０の検出状態認識回路１
１に入力する。

【００１９】第０〜第３の検出状態認識回路１１〜１４
では、何れかのフレームパターン検出回路が、フレーム
パターンを検出した時の、取込みパルスにより取り込ん
だフレームパターン検出回路の出力を、前回の取込みパ
ルスにより取り込んだフレームパターン検出回路の出力
と比較し、一致すればＨレベルをアンド回路２２に入力
し、アンド回路２２よりフレームパターン検出信号を出
力する。

【００２０】即ち、何れかのフレームパターン検出回路
が、フレームパターンを検出し続けている間、第０〜第
３の検出状態認識回路１１〜１４よりＨレベルを出力
し、同期がとれている状態とするので、検出状態認識回
路は、フレームパターンのビット数を２進数で表した時
の桁数に１を加えた数の４個で十分となり、回路規模を
小さくすることが出来る。

【００２１】更に、図２（Ａ）に示す如く、第０〜第
（Ｎ−１）のフレームパターン検出回路１ー１〜Ｎー１
夫々に、Ｍ通りのフレームパターンの夫々を検出するＭ
個のフレームパターン検出部を設け、且つ外部制御信号
により、該第０〜第（Ｎ−１）のフレームパターン検出
回路１ー１〜Ｎー１内の１通りのフレームパターンを検
出する検出部を選択するフレームパターン検出部選択回
路８０を設ければ、Ｍ通りのフレームパターンの内の１
通りのフレームパターンを使用する場合に容易に対応出
来る。

【００２２】更に、図２（Ｂ）に示す如く、複数信号検
出回路７０を設ければ、例えば、フレームパターンが８
ビットの１１００１０１１で、１１００１０１１００１
０１１の如き信号が入力すると、先頭部分の１１００１
０１１にてフレームパターン検出回路１が同期検出の信
号を出力し、７ビット目よりの１１００１０１１にてフ
レームパターン検出回路７が誤って同期検出の信号を出
力するが、かくの如く複数の検出信号が出力される場合
は正常でないので、複数信号検出回路７０よりアラーム
を出力することで異常状態であることを知らせることが
出来る。

【００２３】尚複数信号検出回路７０の出力のアラーム
を用い、フレームタイミング発生部２１よりの取込みパ
ルスをマスクし、検出状態認識回路１１〜１（ｎ＋１）
が検出信号を取り込まないようにすることも出来る。尚
又、アラームを用い、検出状態認識回路１１〜１（ｎ＋
１）内の検出状態認識信号をクリアすることも出来る。

【００２４】

【実施例】図３は本発明の実施例のフレームパターン検
出装置のブロック図、図４は本発明の実施例のフレーム
パターン検出部選択を示す図、図５は本発明の実施例の
フレームパターン検出装置の要部のブロック図（その
１）、図６は本発明の実施例のフレームパターン検出装
置の要部のブロック図（その２）である。

【００２５】図３は、フレームパターンが８ビットで並
列信号が８ビットの実施例で、図７の従来例と異なる点
はエンコーダ２０を設け、検出状態認識回路の数を少な
くした点であるので、この異なる点を中心に以下説明す
る。

【００２６】１０進数例えば７〜１を２進数にすると、
図３（Ａ）に示す如く、７は２進数では最大桁，次の
桁，最低桁とも１の、“１１１”で表され、６は最大
桁，次の桁とも１で最低桁は０で表され、１は最大桁，
次の桁共０で最低桁は１で表される。そこで、最大桁，
次の桁，最低桁夫々に対応するように検出状態認識回路
１４，１３，１２を設け、且つ図３（Ａ）に示す如く、
フレームパターン検出回路８を第７のフレームパターン
検出回路とし、フレームパターン検出回路７を第６のフ
レームパターン検出回路とし、・・フレームパターン検
出回路２を第１のフレームパターン検出回路とし、エン
コーダ２０では、第７〜第１のフレームパターン検出回
路８〜２の番号７〜１を２進数にした時の１となる桁の
検出状態認識回路に出力を入力するようにする。

【００２７】尚第０のフレームパターン検出回路１の番
号０では１となる桁がないので検出状態認識回路１１に
出力を入力するようにする。このようにすれば、検出状
態認識回路１１〜１４の４個にて、８個のフレームパタ
ーン検出回路１〜８の検出状態が保持出来るので、出力
をアンド回路２２に入力し、出力よりフレームパターン
検出信号を保護回路２３に出力するようにすれば、従来
例と同様に同期状態が保たれる。

【００２８】即ち、何れかのフレームパターン検出回路
が、フレームパターンを検出し続けている間、第０〜第
３の検出状態認識回路１１〜１４よりＨレベルを出力
し、同期がとれている状態とするので、検出状態認識回
路は、フレームパターンのビット数を２進数で表した時
の桁数に１を加えた数の４個で十分となり、回路規模を
小さくすることが出来る。

【００２９】図４は、フレームパターンが、例えば、図
４（Ａ）に示す如く“０１１１”と“００１１”との２
種類あり、その内の１種類のフレームパターン“０１１
１”の場合は、アンド回路５０，５２，５４，５６にて
検出し、フレームパターン“００１１”の場合は、アン
ド回路５１，５３，５５，５７にて検出するよう、アン
ド回路を、フレームパターン検出回路４ー１〜１ー１に
を設け、アンド回路５０〜５７の出力を、フレームパタ
ーン検出部選択回路８０の、外部制御信号の入力するア
ンド回路５８〜６５に入力し、アンド回路５８，５９の
出力をオア回路６６に入力し、アンド回路６０，６１の
出力をオア回路６７に入力し、アンド回路６２，６３の
出力をオア回路６８に入力し、アンド回路６４，６５の
出力をオア回路６９に入力し、オア回路６６〜６９の出
力をエンコーダに入力するようにすれば、外部制御信号
により、何れか一方のフレームパターンを検出するよう
にすることが出来、“０１１１”のフレームパターン検
出装置及び“００１１”のフレームパターン検出装置を
持つ場合より回路規模を小さくすることが出来る。

【００３０】フレームパターンを検出し検出信号を出力
するのは、フレームパターン検出回路１〜８の内の何れ
か１つである筈なのに、複数のフレームパターン検出回
路より検出信号が出力するのは異常であるのでアラーム
を出力する複数信号検出回路７０を設け、図５に示す如
く、フレームパターン検出回路１〜８の出力を複数信号
検出回路７０に入力するようにすると、アラームにて上
記異常を検出することが出来る。

【００３１】又図５に示す如く、マスク回路８１を設
け、アラームにて、フレームタイミング発生部２１より
の取込みパルスをマスクするようにすれば、この異常状
態でのフレームパターン検出回路の出力を取り込まない
ようにすることが出来信頼性が向上する。

【００３２】図６（Ｂ）に示す如く、複数信号検出回路
７０のアラームを、検出状態認識回路１１ー２〜１４ー
２のＦＦ４１のリセット端子に入力するようにすれば、
検出状態認識信号を、クリアすることが出来、信頼性が
向上する。

【００３３】又検出状態認識回路１１ー１〜１４ー１を
図６（Ａ）の検出状態認識回路１１ー１に示す如く、ノ
ット回路４４，アンド回路４３を追加し、複数信号検出
回路７０のアラームをノット回路４４を介してアンド回
路４３に入力するようにすれば、上記と同様に検出状態
認識信号を、クリアすることが出来、信頼性が向上す
る。

【００３４】

【発明の効果】以上詳細に説明せる如く本発明によれ
ば、検出状態認識回路の数をフレームパターンのビット
数（フレームパターン検出回路の数）Ｎ以下に出来、回
路規模の小さいフレームパターン検出装置が得られる効
果がある。

【図面の簡単な説明】

【図１】は本発明の原理ブロック図（その１）、

【図２】は本発明の原理ブロック図（その２）、

【図３】は本発明の実施例のフレームパターン検出装置
のブロック図、

【図４】は本発明の実施例のフレームパターン検出部選
択を示す図、

【図５】は本発明の実施例のフレームパターン検出装置
の要部のブロック図（その１）、

【図６】は本発明の実施例のフレームパターン検出装置
の要部のブロック図（その２）、

【図７】は従来例のフレームパターン検出装置のブロッ
ク図、

【図８】はフレームパターンが８ビットの場合フレーム
パターン検出回路でのフレームパターン検出位相を示す
図である。

【符号の説明】

１〜Ｎ，１ー１〜Ｎー１はフレームパターン検出回路、 １１〜１（ｎ＋１）、１１ー１〜１４ー１，１１ー２〜
１４ー２は検出状態認識回路、 ２０はエンコーダ、 ２１はフレームタイミング発生部、 ２２，３５，４３，５０〜６５はアンド回路、 ３０〜３２，３６，４１はフリップフロップ、 ３４はノア回路、 ４０はセレクタ、 ４２は出力反転排他的論理和回路、 ４４はノット回路、 ６６〜６９はオア回路、 ７０は複数信号検出回路、 ８０はフレームパターン検出部選択回路、 ８１はマスク回路を示す。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 Ｎビット並列信号とした、Ｎビットのフ
   レームパターンを含むデータを入力し、該入力した並列
   信号をその儘及び順次１ビットづつシフトしたＮビット
   並列信号より夫々フレームパターンを検出し、フレーム
   パターンを検出した時は検出信号をフレームタイミング
   発生部（２１）及びエンコーダ（２０）に送る第０〜第
   （Ｎ−１）のフレームパターン検出回路（１〜Ｎ）と、
   該検出信号が入力時及び１フレーム時間経過する毎に取
   込みパルスを、第０〜第ｎの検出状態認識回路〔１１〜
   １（ｎ＋１）〕に送る該フレームタイミング発生部（２
   １）と、該取込みパルスにより取り込んだフレームパタ
   ーン検出回路の出力を、前回の取込みパルスにより取り
   込んだフレームパターン検出回路の出力と比較し、一致
   すればＨレベルを出力する、フレームパターン検出回路
   の個数Ｎを２進数に変換した場合の桁数ｎより１個多い
   上記第０〜第ｎの検出状態認識回路〔１１〜１（ｎ＋
   １）〕と、該第０〜第（Ｎ−１）のフレームパターン検
   出回路（１〜Ｎ）の検出信号を入力し、該第１〜第（Ｎ
   −１）のフレームパターン検出回路（２〜Ｎ）の検出信
   号は、フレームパターン検出回路の各番号を２進数に変
   換した場合１となる桁に該当する番号の第１〜第ｎの検
   出状態認識回路〔１２〜１（ｎ＋１）〕に出力し、該第
   ０のフレームパターン検出回路（１）の検出信号は第０
   の検出状態認識回路〔１１〕に出力するエンコーダ（２
   ０）と、第０〜第ｎの検出状態認識回路〔１１〜１（ｎ
   ＋１）〕の出力を入力し、フレームパターン検出信号を
   出力するアンド回路（２２）とを有することを特徴とす
   るフレームパターン検出装置。
2. 【請求項２】 上記第０〜第（Ｎ−１）のフレームパタ
   ーン検出回路（１ー１〜Ｎー１）夫々に、Ｍ通りのフレ
   ームパターンの夫々を検出するＭ個のフレームパターン
   検出部を設け、外部制御信号により、該第０〜第（Ｎ−
   １）のフレームパターン検出回路（１ー１〜Ｎー１）内
   の１通りのフレームパターンを検出する検出部を選択す
   るフレームパターン検出部選択回路（８０）を設けたこ
   とを特徴とする請求項１記載のフレームパターン検出装
   置。
3. 【請求項３】 上記第０〜第（Ｎ−１）のフレームパタ
   ーン検出回路（１〜Ｎ）の出力に、該第０〜第（Ｎ−
   １）のフレームパターン検出回路（１〜Ｎ）の出力よ
   り、複数のフレームパターン検出信号が出力すると、ア
   ラームを出力する複数信号検出回路（７０）を設けたこ
   とを特徴とする請求項１記載のフレームパターン検出装
   置。
4. 【請求項４】 上記複数信号検出回路（７０）よりアラ
   ームが出力されると、上記取込み信号をマスクするマス
   ク回路（８１）を設けたことを特徴とする請求項３記載
   のフレームパターン検出装置。
5. 【請求項５】 上記複数信号検出回路（７０）よりアラ
   ームが出力されると、上記第０〜第ｎの検出状態認識回
   路〔１１〜１（ｎ＋１）〕の検出状態認識信号をクリア
   する手段を設けたことを特徴とする請求項３記載のフレ
   ームパターン検出装置。