JPH0936745A - 信号選択装置及びそれを用いた信号検出装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数ビットのディジタル信号で複数の“１”
を含む信号について、全ての“１”を、通常のエンコー
ダを用いて高速に検出できるようにする 【解決手段】 二進数で表される複数ビットのデータに
おける各位の１ビット信号について、その位の１ビット
信号と、その位の１ビット信号よりも上位にある全ての
１ビット信号との論理和演算を実行する論理和回路６１
〜６３と、上記論理和回路６１〜６３から出力される演
算結果を反転した１ビット信号と、上記位のすぐ下の位
の１ビット信号との論理積演算を実行する論理積回路５
１〜５３とを設け、“１”と“０”の二進数で表される
複数ビットデータから、他位ビットの“１”の出力を抑
制しながら上位ビットの“１”から優先的に順に一つず
つ“１”を検出して行くようにすることにより、全ての
“１”についての検出を行うのに必要なクロック数を可
及的に少なくして検出速度を向上させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号選択装置及び
それを用いた信号検出装置に関し、特に、通常のエンコ
ーダを用いて、第１の信号及び第２の信号からなる二進
数で表される複数ビットの信号から、上記第１の信号を
高速に検出することを可能とするための信号選択装置、
及びそれを用いた信号検出装置に関する。

【０００２】

【従来の技術】一般に、二つの状態を取り得る物理量が
対応付けられており、この物理量の変化を監視される複
数の被監視要素のうちから、対応する物理量が変化した
被監視要素を特定するために、各被監視要素に対応する
上記物理量の変化を二値符号化して、二値のうちどちら
か特定の信号のみを検出するようにした信号検出装置が
ある。

【０００３】例えば、複数の機械を同時に使用しなが
ら、そのうちのある機械に故障が発生した場合、その機
械を特定してＬＥＤの点滅等により外部に知らせる故障
機検出装置や、ビジョンセンサにおけるマトリックス上
の重心検出装置や、キーボード操作時の入力キー検出等
に用いる入力キー検出装置等のような信号検出装置が知
られている。

【０００４】すなわち、複数ビットからなるディジタル
信号での複数の“１”を含むものについて、これら全て
の“１”を検出する信号検出装置としては、図４に示す
ようなスキャニング装置が従来より用いられてきた。

【０００５】このようなスキャニング装置においては、
第１のフリップフロップＦ１の出力が“１”のとき、エ
ンコーダ出力Ｅｎｃｏｄｅｒ−ｏｕｔが有効となる。そ
してクロックに同期して、第１〜第４のフリップフロッ
プＦ１〜Ｆ４のそれぞれが記憶保持するデータを順に上
にシフトし、その度毎にカウンタ１０の値を“１”ずつ
増加させる。この作業を４回繰り返し行う。したがっ
て、カウンタ１０は、“００”から“１１”までの４ク
ロックサイクルを規則的にカウントする。

【０００６】例えば、このスキャニング装置を用いて、
４ビットデータ中から“１”を検出する場合、まず、図
３の最左端のクロックサイクルの立ち上がりに合わせて
第１〜第４のマルチプレクサＭ１〜Ｍ４が一方の入力Ａ
側を選択し、“０１１０”の各位の１ビットデータが、
各位に対応するフリップフロップの入力ｉｎＦＦ−Ｄに
取り込まるとほぼ同時に、各フリップフロップ１〜４の
出力ｉｎＦＦ−Ｑから出力される。

【０００７】その結果、第１のフリップフロップＦ１か
らは“０”が出力され、Ｖａｌｉｄ信号は“Ｌ”にな
る。また、上記クロックサイクルの立ち上がりに合わせ
て、カウンタ１０が“００”にセットされる。

【０００８】上記システムクロックの直後の、二番目の
クロックサイクルの立ち上がりに合わせて、各マルチプ
レクサＭ１〜Ｍ４は他方の入力Ｂ側を選択し、各フリッ
プフロップＦ１〜Ｆ４の保持するデータがそれぞれのす
ぐ上のフリップフロップにシフトされて、“１１００”
の各位の１ビットデータが、各位に対応するｉｎＦＦ−
Ｄに取り込まれるとほぼ同時に、各ｉｎＦＦ−Ｑから出
力される。

【０００９】その結果、第１のフリップフロップＦ１か
らは“１”が出力され、Ｖａｌｉｄ信号は“Ｈ”にな
る。また、上記二番目のクロックサイクルの立ち上がり
に合わせて、カウンタ１０の値が１つ増加され、“０
１”にセットされる。以降に続く３番目、４番目のクロ
ックサイクルにおいては、各マルチプレクサＭ１〜Ｍ４
は他方の入力Ｂ側を選択したままである。

【００１０】図３は、このスキャニング装置において、
４ビットデータ“０１１０”及びこれに続く“１１０
１”をスキャニングする際の、上記動作を含む一連の動
作タイミングを表すタイミングチャートである。

【００１１】図３で、左端から４クロックサイクルにか
けて、Ｖａｌｉｄ信号の出力はＬ、Ｈ、Ｈ、Ｌ”となっ
ている。これは、“０１１０”のスキャニング結果を示
している。そして、次の４クロックサイクルにかけて
は、“Ｈ、Ｈ、Ｌ、Ｈ”となっており、これは“１１０
１”のスキャニング結果を示している。

【００１２】このように、上記スキャニング装置におい
ては、全位に対応するフリップフロップから出力される
信号について、その信号が“０”が“１”かにかかわら
ず逐一検査する。

【００１３】また、複数ビットからなるディジタル信号
から“１”を検出する場合に、一般的に、エンコーダが
用いられるが、エンコーダによる検出は、ディジタル信
号の中に“１”が唯一含まれている場合に限り有効であ
る。

【００１４】

【発明が解決しようとする課題】上述のようなスキャニ
ング装置においては、全位に対応するフリップフロップ
から出力された信号を検査するために、例えば信号
“１”を検出する場合、信号“０”を出力しているデー
タ出力信号線についても検査する。したがって、１つの
データについての検出に、常にそのデータのビット数分
のクロック数を要するので、信号の検出に時間がかかる
という問題があった。

【００１５】本発明は上述の問題点に鑑み、複数ビット
のディジタル信号で複数の“１”を含むものについて、
これら全ての“１”を通常のエンコーダを用いて高速に
検出することができるようにすることを目的とする。

【００１６】

【課題を解決するための手段】本発明の信号選択装置
は、二進数で表される複数ビットのデータにおける各位
の１ビット信号について、その位の１ビット信号と、そ
の位の１ビット信号よりも上位にある全ての１ビット信
号との論理和演算を実行する論理和回路と、上記論理和
回路から出力される演算結果を反転した１ビット信号
と、上記位のすぐ下の位の１ビット信号との論理積演算
を実行する論理積回路とを備えることを特徴としてい
る。

【００１７】また、本発明の信号検出装置は、第１の信
号及び第２の信号から成る二進数で表される複数ビット
のデータから、上記第１の信号を検出する信号検出装置
において、上記複数ビットのデータの各位に対応して設
けられ、各位の信号を記憶するラッチ回路と、上記複数
ビットのデータの各位の１ビット信号について、その位
の１ビット信号と、その位の１ビット信号よりも上位に
ある全ての１ビット信号との論理和演算を実行する論理
和回路と、上記論理和回路から出力される演算結果を反
転した１ビット信号と、上記位のすぐ下の位の１ビット
信号との論理積演算を実行する論理積回路と、上記論理
積回路の出力から上記第１の信号を検出すると上記ラッ
チ回路にリセットをかけるリセット手段とを備えること
を特徴としている。

【００１８】また、本発明の信号検出装置の他の特徴と
するところは、第１の信号及び第２の信号から成る二進
数で表される複数ビットのデータから、上記第１の信号
を検出する信号検出装置において、伝送されていた信号
を、一時的に記憶保持して出力する第１のラッチ回路
と、上記第１のラッチ回路にリセットをかけるための第
１のリセット手段と、伝送されていた信号を、一時的に
記憶保持して出力する第２のラッチ回路と、上記第２の
ラッチ回路にリセットをかけるための第２のリセット手
段と、上記第２のラッチ回路からの出力値と、上記第１
のラッチ回路からの出力値の反転値との論理積演算を行
う第１の論理積回路と、上記第１のラッチ回路からの出
力値と、上記第２のラッチ回路からの出力値との論理和
演算を行う論理和回路と、伝送されていた信号を、一時
的に記憶保持して出力する第３のラッチ回路と、上記第
３のラッチ回路にリセットをかけるための第３のリセッ
ト手段と、上記第３のラッチ回路からの出力値と、上記
論理和回路からの出力値の反転値との論理積演算を行う
第２の論理積回路と、および上記第１のラッチ回路、上
記第１の論理積回路および上記第２の論理積回路の出力
から、上記第１の信号を検出するエンコーダとを有する
ことを特徴としている。

【００１９】

【作用】本発明にかかる信号選択装置においては、上記
のような構成により、“１”と“０”の二進数で表され
る複数ビットデータから、論理積回路と論理和回路を用
いて他位ビットの“１”の出力を抑制しながら上位ビッ
トの“１”から優先的に順に一つずつ“１”を検出して
行くようにしたので、信号検出を通常のエンコーダを用
いて高速に行うことが可能となる。

【００２０】

【実施例】以下に本発明の実施例について図面を参照し
て説明する。図１は本実施例にかかる信号検出装置の構
成を示す回路図、図２は本実施例にかかる信号検出装置
の動作タイミングを表すタイミングチャートである。

【００２１】図１に示すように、本実施例の信号選択装
置は、第１のフリップフロップ群１００と第２のフリッ
プフロップ群２００の二つのフリップフロップ群を有し
ている。上記第１のフリップフロップ群１００は、第１
〜第４のフリップフロップ１１〜１４を有し、上記第２
のフリップフロップ群２００は、第５〜第８のフリップ
フロップ２１〜２４を有している。

【００２２】これらの第１〜第４のフリップフロップ１
１〜１４と、第５〜第８のフリップフロップ２１〜２４
とは、各々対応するもの同士が信号線３１〜３４により
接続されている。

【００２３】第２のフリップフロップ群２００を構成す
る各フリップフロップ２１〜２４の出力は、フィードバ
ック線４１〜４４により、それぞれ対応する第１のフリ
ップフロップ群１００の各フリップフロップ１１〜１４
にフィードバックされる。

【００２４】第１の論理積回路５１は、第１のフリップ
フロップ１１からの出力の反転値と第２のフリップフロ
ップ１２からの出力値との論理積演算を行う。

【００２５】第１の論理和回路６１は、信号線３１から
入力される値と信号線３２から入力される値との論理和
演算を行う。第２の論理和回路６２は、信号線３１から
入力される値と信号線３２から入力される値と信号線３
３から入力される値との論理和演算を行う。

【００２６】第２の論理積回路５２は、第１の論理和回
路６１からの出力の反転値と、第３フリップフロップ１
３の出力値との論理積演算を行う。また、第３の論理積
回路５３は、第２の論理和回路６２からの出力の反転値
と、第４のフリップフロップ１４の出力値との論理積演
算を行う。

【００２７】また、本実施例の信号検出装置は、上記の
信号選択装置に、４ビット入力２ビット出力のエンコー
ダ７と、第３の論理和回路６３と、インバータ８と、第
９のフリップフロップ９１、第１０のフリップフロップ
９２とを備える。第３の論理和回路６３は、各フリップ
フロップ１１〜１４からの出力の論理和演算を実行す
る。

【００２８】その演算結果は、インバータ８により反転
されて、各フリップフロップ１１〜１４の入力端子に入
力される。またそれと同時に、上記演算結果は、第９お
よび第１０のフリップフロップ９１、９２を介すること
により２クロックサイクル遅延され、Ｖａｌｉｄ信号と
してエンコーダ７からの出力と同時に出力される。

【００２９】次に、本実施例の信号選択装置の動作を、
４ビットデータ“０１１０”から“１”を検出する場合
を例にとり説明するが、エンコーダ７により、上位ビッ
トの“１”から順に一つずつ検出してゆくので、エンコ
ーダ７への４ビットデータ出力別に、“０１００”を出
力する第一段階、“００１０”を出力する第二段階、そ
して“００００”を出力する第三段階と、三段階に分け
て説明する。

【００３０】データ“０１１０”が、上位ビットから１
ビットずつ、それぞれ第１〜第４のフリップフロップ１
１〜１４に格納される。最上位の“０”は、第１のフリ
ップフロップ１１から、信号線３１を介して第５のフリ
ップフロップ２１に入力され、第５のフリップフロップ
２１から、エンコーダ７の処理のタイミングに合わせ
て、エンコーダ７へと出力される。

【００３１】また、最上位の“０”は、第１の論理和回
路６１及び第２の論理和回路６２に入力され、さらにそ
の“０”は反転されて“１”となり第１の論理積回路５
１に入力される。第二位の“１”は、第２のフリップフ
ロップ１２から、第１の論理和回路６１、第２の論理和
回路６２、及び第１の論理積回路５１とに入力される。
第三位の“１”は、第３のフリップフロップ１３から、
第２の論理和回路６２及び第２の論理積回路５２に入力
される。第四位の“０”は、第４のフリップフロップ１
４から、第３の論理積回路５３に入力される。

【００３２】また、第１〜第４のフリップフロップ１１
〜１４からそれぞれのデータが、第３の論理和回路６３
に入力され、第３の論理和回路６３において“０”、
“１”、“１”、“０”の論理和演算が実行され、その
結果、第３の論理和回路６３からは“１”が出力され
る。この“１”は、インバータ８により反転されて
“０”となり、第１〜第４のフリップフロップ１１〜１
４に入力される。

【００３３】それと同時に、この“１”は、第９のフリ
ップフロップ９１に続いて第１０のフリップフロップ９
２に一時的に格納され、後述のエンコーダ７から出力さ
れる“０１”の出力と同時に、第１０のフリップフロッ
プ９２からＶａｌｉｄ信号“Ｈ”として出力される。

【００３４】第１の論理積回路５１においては、上記第
１のデータが反転したデータ“１”と、上記第二位のデ
ータ“１”との論理積演算が行われ、その結果、第１の
論理積回路５１からは、“１”が出力される。この
“１”が第６のフリップフロップ２２に入力されて、第
６のフリップフロップ２２から、エンコーダ７に“１”
が出力されるとともに、第２のフリップフロップ１２に
フィードバックされる。

【００３５】このフィードバック信号は、第２のフリッ
プフロップ１２のリセット端子から入力される。これに
より、第２のフリップフロップ１２が記憶保持していた
第二位のデータ“１”にリセットがかけられて、第２の
フリップフロップ１２の記憶保持するデータが“０”と
なる。

【００３６】第１の論理和回路６１においては、上記第
一位の“０”と上記第二位の“１”との論理和演算が行
われ、その結果、第１の論理和回路６１から“１”が出
力されるが、この“１”は反転されて“０”となり、第
２の論理積回路５２に入力される。

【００３７】そして、第３のフリップフロップ１３から
第三位のデータ“１”が信号線３３を介して第２の論理
積回路５２に入力され、第２の論理積回路５２におい
て、上記“１”と上記反転データ“０”との論理積演算
が行われ、その結果、“０”が第７のフリップフロップ
２３を介してエンコーダ７へと出力される。

【００３８】第２の論理和回路６２においては、上記第
一位の“０”と上記第二位の“１”と上記第三位の
“１”との論理和演算が行われる。その結果、第２の論
理和回路６２から“１”が出力されるが、この論理値
“１”は反転されて“０”となり、第３の論理積回路５
３に入力される。

【００３９】そして、第４のフリップフロップ１４から
第四位のデータ“０”が信号線３４を介して第３の論理
積回路５３に入力される。そして、上記第３の論理積回
路５３において、第四位のデータ“０”と上記反転デー
タ“０”との論理積演算が行われる。その結果、“０”
が第８のフリップフロップ２４を介してエンコーダ７へ
と出力される。

【００４０】以上のように、第一段階においては、各信
号線３１〜３４を介して、データ“０１００”がエンコ
ーダ７へと出力される。そして、エンコーダ７から
“１”のある位、すなわち、第二位を表すデータ“０
１”が出力される。

【００４１】次に、第二段階におけるデータの出力を説
明する。第１〜第４のフリップフロップ１１〜１４から
それぞれのデータ、すなわち“０”、“０”、“１”、
“０”が、第３の論理和回路６３に入力され、第３の論
理和回路６３において、これら四つの値についての論理
和演算が実行される。そして、その実行の結果、上記第
３の論理和回路６３からは“１”が出力される。この論
理値“１”はインバータ８により反転されて“０”とな
り、各フリップフロップ１１〜１４のクロック入力端子
に入力される。

【００４２】それと同時に、この論理値“１”は、第９
のフリップフロップ９１に続いて第１０のフリップフロ
ップ９２に一時的に格納され、後述のエンコーダ７から
出力されるデータ“１０”の出力と同時に、第１０のフ
リップフロップ９２からＶａｌｉｄ信号“Ｈ”として出
力される。

【００４３】最上位のデータ“０”は、信号線３１を介
して第２のフリップフロップ群２００の第５のフリップ
フロップ２１からエンコーダ７へと出力される。第一段
階終了時において、第２のフリップフロップ１２の記憶
保持するデータは“０”であるが、この“０”が第１の
論理積回路５１に入力されると、上記第一位のデータの
反転データ“１”と論理積演算が行われる。その結果、
“０”が第１の論理積回路５１から第６のフリップフロ
ップ２２を介してエンコーダ７へと出力される。

【００４４】第１の論理和回路６１においては、上記第
一位の“０”と第２のフリップフロップ１２から出力さ
れるデータ“０”との論理和演算が行われる。その結
果、第１の論理和回路６１から“０”が出力されるが、
この“０”は反転されて“１”となり、第２の論理積回
路５２に入力される。

【００４５】そして、第３のフリップフロップ１３から
第三位のデータ“１”が信号線３３を介して第２の論理
積回路５２に入力され、第２の論理積回路５２におい
て、第三位のデータ“１”と上記反転データ“１”との
論理積演算が行われ、その結果、“１”が第７のフリッ
プフロップ２３を介してエンコーダ７へと出力される。

【００４６】この出力は、第３のフリップフロップ１３
にフィードバックされて第３のフリップフロップ１３の
リセット端子から入力される。これにより、第３のフリ
ップフロップ１３が記憶保持していた第三位のデータ
“１”にリセットがかけられて、第３のフリップフロッ
プ１３の記憶保持するデータが“０”となる。

【００４７】第２の論理和回路６２においては、第１の
フリップフロップ１１から出力されるデータ“０”と第
２のフリップフロップ１２から出力されるデータ“０”
と第３のフリップフロップ１３から出力されるデータ
“１”との論理和演算が行われ、その結果、第２の論理
和回路６２から“１”が出力されるが、この“１”は反
転されて“０”となり、第３の論理積回路５３に入力さ
れる。

【００４８】そして、第４のフリップフロップ１４から
第四位のデータ“０”が信号線３４を介して第３の論理
積回路５３に入力され、第３の論理積回路５３におい
て、第四位のデータ“０”と上記反転データ“０”との
論理積演算が行われ、その結果、“０”が第８のフリッ
プフロップ２４を介してエンコーダ７へと出力される。

【００４９】以上のように、第二段階においては、各信
号線３１〜３４を介して、データ“００１０”がエンコ
ーダ７へと出力される。そしてエンコーダ７から“１”
のある位、すなわち第三位を表すデータ“１０”が出力
される。

【００５０】次に、第三段階におけるデータの出力を説
明する。各フリップフロップ１１〜１４からそれぞれの
データ、すなわち、“０”、“０”、“０”、“０”
が、第３の論理和回路６３に入力される。そして、第３
の論理和回路６３において“０”、“０”、“０”、
“０”の論理和演算が実行され、その結果、第３の論理
和回路６３からは“０”が出力される。

【００５１】この“０”は、インバータ８により反転さ
れて“１”となり、第１〜第４のフリップフロップ１１
〜１４のクロック入力端子に入力される。それと同時
に、この“０”は、第９のフリップフロップ９１に続い
て第１０のフリップフロップ９２に一時的に格納され、
上述のエンコーダ７から出力されるデータ“１０”の出
力の次のクロックサイクルに合わせて、第１０のフリッ
プフロップ９２からＶａｌｉｄ信号“Ｌ”として出力さ
れる。最上位のデータ“０”は、信号線３１を介して第
５のフリップフロップ２１からエンコーダ７へと出力さ
れる。

【００５２】第１の論理積回路５１においては、第２の
フリップフロップ１２から出力される“０”と反転デー
タ“１”との論理積演算が行われ、その結果、“０”が
第６のフリップフロップ２２からエンコーダ７へと出力
される。

【００５３】上述したように、第二段階終了時におい
て、第３のフリップフロップ１３の記憶保持するデータ
は“０”であるが、この“０”が第２の論理積回路５２
に入力されると、第１の論理和回路６１から出力される
反転データ“１”と論理積演算が行われ、その結果、
“０”が第１の論理積回路５１から第７のフリップフロ
ップ２３を介してエンコーダ７へと出力される。

【００５４】第２の論理和回路６２においては、第１の
フリップフロップ１１から出力されるデータ“０”と第
２のフリップフロップ１２から出力されるデータ“０”
と第３のフリップフロップ１３から出力されるデータ
“０”との論理和演算が行われ、その結果、第２の論理
和回路６２から“０”が出力されるが、この“０”は反
転されて“１”となり、第３の論理積回路５３に入力さ
れる。

【００５５】そして、第４のフリップフロップ１４から
データ“０”が第３の論理積回路５３に入力され、第３
の論理積回路５３において、第四位のデータ“０”と上
記反転データ“１”との論理積演算が行われ、その結
果、“０”が第８のフリップフロップ２４を介してエン
コーダ７へと出力される。以上のように、第三段階にお
いては、各信号線３１〜３４を介して、データ“０００
０”がエンコーダ７へと出力される。

【００５６】図２は、上記実施例において、４ビットデ
ータ“０１１０”について“１”を検出する際の動作を
表すタイミングチャートである。図２において、ｉｎＦ
Ｆ−Ｄ、ｉｎＦＦ−Ｑは、それぞれ第１〜第４のフリッ
プフロップ１１〜１４の入力端子の信号、出力端子の信
号を表している。

【００５７】また、ｏｕｔＦＦ−Ｄ、ｏｕｔＦＦ−Ｑ
は、第５〜第８のフリップフロップ２１〜２４の入力端
子の信号、出力端子の信号をそれぞれ表している。各フ
リップフロップ１１〜１４、および２１〜２４は、ｃｌ
ｏｃｋ信号に同期して、図２における破線のタイミング
でデータをラッチする。

【００５８】Ｅｎｃｏｄｅｒ−ｏｕｔの信号は、２ビッ
トデータにより、第５〜第８のフリップフロップ２１〜
２４から出力される４ビットデータのうち、どの位に
“１”があるかを示している。またＶａｌｉｄ信号が
“Ｈ”のとき、Ｅｎｃｏｄｅｒ−ｏｕｔが有効となり、
Ｖａｌｉｄ信号が“Ｌ”のとき、ｏｕｔＦＦ−Ｑの信号
が“００００”であることを示す。

【００５９】以下、図２を用いて、各フリップフロップ
及びエンコーダ７における、動作タイミングの説明をす
る。“０１１０”がｉｎＦＦ−Ｄから入力されると、そ
の直後のＣＬＫ信号の立ち上がりに同期して、ｉｎＦＦ
−Ｑからは、１ＣＬＫサイクル毎に、上位の“１”から
順に一つずつリセットがかけられてゆき、“０”となっ
たデータが出力される。

【００６０】このため、まず“０１１０”が取り込ま
れ、次に第二位の“１”がリセットされて“０”とな
り、“００１０”が取り込まれ、第三位の“１”がリセ
ットされて全ての“１”に対してリセットがかけられる
と“００００”が出力され、次のデータ“１１０１”が
取り込まれる。

【００６１】ｏｕｔＦＦ−Ｄからは、１ＣＬＫサイクル
毎に上位の“１”から一つずつ順に検出されてゆくの
で、まず第二位の“１”が検出されて“０１００”が出
力され、次に第三位の“１”が検出されて“００１０”
が出力される。

【００６２】そして、全ての“１”が検出されると“０
０００”が出力されてＶａｌｉｄ信号が“Ｌ”となり、
次のデータ“１１０１”の上位ビットの“１”から優先
的に検出されてゆく。Ｅｎｃｏｄｅｒ−ｏｕｔからは、
“０１１０”の第二位と第三位に“１”があることを示
すため、“０１”と“１０”が出力される。

【００６３】このように本実施例の信号検出装置におい
ては、１つのデータについて信号“１”を検出する場合
に要するクロック数は、そのデータに含まれる“１”の
ビット数に、全ての“１”について検出が終了したとき
“００００”を出力するための１クロック分を加えたク
ロック数で済む。したがって、従来のスキャニング装置
による検出に比し、短時間での検出を実現することがで
きる。

【００６４】なお、本実施例では、４ビットデータにつ
いての信号選択及び信号検出について説明したが、本発
明は、多数ビットデータについての信号選択及び信号検
出にも適用可能である。

【００６５】この場合、第ｎ位のデータ処理に関して説
明する。論理和回路においては、ｎ位の１ビットデータ
と、ｎ位の１ビットデータよりも上位にある全ての１ビ
ットデータとの論理和演算が実行され、この演算結果の
反転値が、（ｎ＋１）位の論理積回路に入力される。一
方、論理積回路においては、（ｎ−１）位の論理和回路
から出力された１ビットデータの反転値と、ｎ位の１ビ
ットデータとの論理積演算が実行される。

【００６６】この演算結果である１ビットデータが、第
２のラッチ回路に入力されて記憶保持され、エンコーダ
の処理タイミングに同期して、第２のラッチ回路からエ
ンコーダへと出力される。

【００６７】またそれと同時に、この１ビットデータ
は、フィードバック線を介して第１のラッチ回路へとフ
ィードバックされ、この１ビットデータが“１”である
場合、第１のラッチ回路のリセット端子から、“１”が
入力されると、それまで第１のラッチ回路が記憶保持し
ていたデータにリセットがかけられ、第１のラッチ回路
が記憶保持するデータは“０”となる。

【００６８】

【発明の効果】本発明は上述したように、本発明によれ
ば、二進数で表された複数ビットデータで、複数の
“１”を含むデータから“１”を検出する場合に、論理
積回路と論理和回路を用いて他位ビットの“１”の出力
を抑制しながら上位ビットの“１”から優先的に順に一
つずつ“１”を検出して行くようにしたので、通常のエ
ンコーダを用いて、高速に信号検出することができる。

【図面の簡単な説明】

【図１】本発明の実施例にかかる信号選択装置の構成を
示す回路図である。

【図２】本発明の実施例にかかる信号選択装置の動作タ
イミングを表すタイミングチャートである。

【図３】従来のスキャニング装置の動作タイミングをの
一例を表すタイミングチャートである。

【図４】従来のスキャニング装置の回路図である。

【符号の説明】

７ エンコーダ ８ インバータ １１ 第１のフリップフロップ １２ 第２のフリップフロップ １３ 第３のフリップフロップ １４ 第４のフリップフロップ ２１ 第５のフリップフロップ ２２ 第６のフリップフロップ ２３ 第７のフリップフロップ ２４ 第８のフリップフロップ ３１ 信号線 ３２ 信号線 ３３ 信号線 ３４ 信号線 ４１ フィードバック線 ４２ フィードバック線 ４３ フィードバック線 ４４ フィードバック線 ５１ 第１の論理積回路 ５２ 第２の論理積回路 ５３ 第３の論理積回路 ６１ 第１の論理和回路 ６２ 第２の論理和回路 ６３ 第３の論理和回路 ９１ 第９のフリップフロップ ９２ 第１０のフリップフロップ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 二進数で表される複数ビットのデータに
   おける各位の１ビット信号について、その位の１ビット
   信号と、その位の１ビット信号よりも上位にある全ての
   １ビット信号との論理和演算を実行する論理和回路と、 上記論理和回路から出力される演算結果を反転した１ビ
   ット信号と、上記位のすぐ下の位の１ビット信号との論
   理積演算を実行する論理積回路とを備えることを特徴と
   する信号選択装置。
2. 【請求項２】 第１の信号及び第２の信号から成る二進
   数で表される複数ビットのデータから、上記第１の信号
   を検出する信号検出装置において、 上記複数ビットのデータの各位に対応して設けられ、各
   位の信号を記憶するラッチ回路と、 上記複数ビットのデータの各位の１ビット信号につい
   て、その位の１ビット信号と、その位の１ビット信号よ
   りも上位にある全ての１ビット信号との論理和演算を実
   行する論理和回路と、 上記論理和回路から出力される演算結果を反転した１ビ
   ット信号と、上記位のすぐ下の位の１ビット信号との論
   理積演算を実行する論理積回路と、 上記論理積回路の出力から上記第１の信号を検出すると
   上記ラッチ回路にリセットをかけるリセット手段とを備
   えることを特徴とする信号検出装置。
3. 【請求項３】 第１の信号及び第２の信号から成る二進
   数で表される複数ビットのデータから上記第１の信号を
   検出する信号検出装置において、 伝送されていた信号を、一時的に記憶保持して出力する
   第１のラッチ回路と、 上記第１のラッチ回路にリセットをかけるための第１の
   リセット手段と、 伝送されていた信号を、一時的に記憶保持して出力する
   第２のラッチ回路と、 上記第２のラッチ回路にリセットをかけるための第２の
   リセット手段と、 上記第２のラッチ回路からの出力値と、上記第１のラッ
   チ回路からの出力値の反転値との論理積演算を行う第１
   の論理積回路と、 上記第１のラッチ回路からの出力値と、上記第２のラッ
   チ回路からの出力値との論理和演算を行う論理和回路
   と、 伝送されていた信号を、一時的に記憶保持して出力する
   第３のラッチ回路と、 上記第３のラッチ回路にリセットをかけるための第３の
   リセット手段と、 上記第３のラッチ回路からの出力値と、上記論理和回路
   からの出力値の反転値との論理積演算を行う第２の論理
   積回路と、 上記第１のラッチ回路、上記第１の論理積回路、および
   上記第２の論理積回路の出力から、上記第１の信号を検
   出するエンコーダとを有することを特徴とする信号検出
   装置。