JP4428819B2 - 多入力データソーティング回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は多入力データソーティング回路、特にデジタルデータ処理における多入力データを、データの大きさの順にソーティング処理する回路に関する。
【０００２】
【従来の技術】
デジタルデータの多入力データソーテング処理に関する従来技術は、特開平１１−１２６１５５号公報（以下、第１従来技術という）に開示されている。２入力データのうち大きい方のデータを出力し、他方の出力に小さい方のデータを出力するデータ並べ替え回路を複数段縦続接続している。
【０００３】
図１０に従来技術の機能ブロック図を示す。この従来技術の例は、ｎビットの３入力データの場合である。３個の２入力データ並べ替え回路１００、２００および３００により構成される。ｎビット入力データ１および２は、２入力データ並べ替え回路１００に入力され、この２入力並べ替え回路１００の一方の出力とｎビット入力データ３が、２入力データ並べ替え回路２００に入力される。また、２入力データ並べ替え回路１００の他方の出力と２入力データ並べ替え回路２００の一方の出力が、２入力データ並べ回路３００に入力される。そして、２入力データ並べ替え回路３００からｎビット出力データの「最大値」および「中央値」が出力され、２入力データ並べ替え回路２００の残りの出力から、ｎビット出力データの「最小値」が出力される。ここで、２入力データ並べ替え回路１００は、２入力データ比較回路１００１、１対の２入力データセレクタ１００２、１００３およびインバータ（位相反転回路）１００４より構成される。２入力データ並べ替え回路２００および３００も、２入力データ並べ替え回路１００と同様構成である。
【０００４】
入力データ数ｍが偶数である場合には、偶数段には（ｍ／２）個の２入力データ並べ替え回路を使用する。奇数段には、（ｍ／２−１）個の２入力データ並べ替え回路を使用する。そして、２入力データ並べ替え回路をｍ段縦続接続する。一方、入力データ数ｍが奇数の場合には、各段には（ｍ−１）／２個の２入力データ並べ替え回路を使用する。そして、ｍ段の２入力データ並べ替え回路を縦続接続する。
【０００５】
一方、本発明の一形態であり、画像処理における画質改善手法の１つであり、局所領域中の濃度の中央値を出力濃度として与えるメディアンフィルタの従来技術としては、特開昭５７−１５５６７１号公報の「メディアンフィルタ回路」（以下、第２従来技術という）等に開示されている。この従来技術では、入力データの中で、あるデータの値より大きいデータの数を数えるという処理を特徴とする。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した第１および第２従来技術には、次の如き課題を有する。先ず、第１従来技術に開示された多入力データソーティング技法では、２入力データ並べ替え回路を複数段縦続接続する方式であるために、入力データ数が増加すると回路規模が増大する。また、第２従来技術又は特開平５−２３３８０４号公報に開示されるメディアンフィルタでは、ハードウエアで実現するには回路規模が増大すると共にそれを制御する制御回路が複雑になる。例えば、上述した第２従来技術では、メディアンフィルタを実現するための入力データの中で、あるデータの値より大きいデータの数を数えるという処理がハードウエアで実現するするには、回路規模が増大し且つ回路が複雑である。
【０００７】
【発明の目的】
従って、本発明の主な目的は、ハードウェアの規模が小さく、ハードウエア構成および制御に規則性がある拡張性の高い多入力データソーティング回路を提供することである。
【０００８】
【課題を解決するための手段】
本発明による多入力データソーティング回路は、ｍ個のｎビット入力データを受けて大きさの順にソーティングして出力する多入力データソーティング回路において、
ｍ個のｎビット入力データを入力とするｍ個のデータレジスタと、ｍ個のデータレジスタからを受けるｍ個のデータセレクタ回路を有するデータ制限回路と、データ制限回路から出力されるｍ個のｎビットデータの内の最大値のデータを検出する最大値検出回路と、最大値検出回路が検出した最大値データを保存する最大値ラッチ回路と、最大値ラッチ回路からの最大値データとｍ個のｎビット入力データとを比較し、両データが一致している入力データに対応する第１の論理値と、両データが一致していない入力データに対応する第２の論理値とでなるｍ個のセレクタ制御信号を生成する最大値一致検出回路と
を備え、
データ制限回路におけるｍ個のデータセレクタ回路は、ｍ個のｎビット入力データとともにｍ個のセレクタ制御信号をそれぞれ受け、セレクタ制御信号が第１の論理値であるｎビット入力データを「０」に置き換えて出力するとともに、セレクタ制御入力が第２の論理値であるｎビット入力データはそのまま出力する多入力データソーティング回路とを備える。
【０００９】
本発明の多入力データソーティング回路の好適実施形態によると、最大値ラッチ回路は（ｍ／２−０．５）個のｎビットシフトレジスタから構成される。最大値一致検出回路は、ｎビット入力データにおける入力データ１から入力データｍ方向に優先度を設けることにより、セレクタ制御信号における第１の論理値のデータ、すなわち入力データとの一致データ、をただ１つだけ出力する。
【００１０】
【発明の実施の形態】
本発明の上記および他の目的、特徴および利点を明確にすべく、以下添付した図面を参照しながら、本発明による多入力データソーティング回路の好適実施形態を詳細に説明する。
【００１１】
先ず、図１は、本発明による多入力データソーティング回路の構成を示す機能ブロック図である。この多入力データソーティング回路は、データレジスタ回路１１、入力データ制限回路１２、最大値検出回路１３、最大値ラッチ回路１４、最大値一致検出回路１５およびタイミング制御回路１６から構成されている。
【００１２】
図１に示す多入力データソーティング回路の各構成要素の構成および機能等を説明する。データレジスタ回路１１は、ｍ個のｎビット入力データ１〜ｍに対応して、ｍ個のｎビットのデータレジスタから構成されている。入力データ制限回路１２は、ｍ個のデータセレクタ回路から構成され、それぞれデータレジスタ回路１１の各データレジスタ出力に接続されている。各入力データ制限回路１２は、最大値一致検出回路１５からのセレクタ制御入力により、データレジスタ回路１１の各データレジスタ出力をそのまま出力するか、データの最小値である「０」データを出力するかを選択する機能を有する。最大値検出回路１３は、入力データ制限回路１２の各データ出力から最大値のデータを検出する。最大値ラッチ回路１４は、（ｍ／２−０．５）個のｎビットレジスタから構成されるシフトレジスタ回路で、最大値出回路１３の出力結果である最大値データを保持する。上述した最大値一致検出回路１５は、最大値ラッチ回路１４のデータとデータレジスタ回路１１の各出力データとを比較して、一致検出する。この検出結果は、入力データ制限回路１２の各入力データ制限回路に出力する。タイミング制御回路１６は、本発明の多入力データソーティング回路の全体タイミングを制御する。
【００１３】
以下、図１に示す多入力データソーティング回路の各構成要素１２〜１６をハードウェアで構成した場合の具体例を示す。図２は、入力データ制限回路１２をハードウェアで構成した具体例である。図２の入力データ制限回路１２は、ｍ個のｎビット２入力データセレクタ回路２０ａ〜２０ｍで構成される。各データセレクタ回路２０ａ〜２０ｍの入力データＡおよびＢとして、各入力データ１、２、…、ｍとデータの最小値である「０」を入力する。また、各データセレクタ回路２０ａ〜２０ｍのセレクタ端子Ｓに入力されるセレクタ制御信号は、最大値一致検出回路１５からの信号出力である。
【００１４】
図３は、図１に示す最大値検出回路１３をハードウェアで構成した具体例である。この最大値検出回路１３は、複数のｎビット２入力データ比較モジュール（３０ａ、３０ｂ、…）により構成される。ｍ個のｎビット入力データに対しては、（ｍ−１）個のｎビットの２入力データ比較モジュール３０が必要になる。図４は、これら各２入力データ比較モジュール３０の更に詳細構成を示す。図４に示すｎビット２入力データ比較モジュール３０は、ｎビット２入力データＡ、Ｂの大小比較するコンパレータ回路３２と、ｎビット２入力データセレクタ回路３１から構成される。このｎビット２入力データ比較モジュール３０では、コンパレータ回路３２で２入力データＡ、Ｂを比較する。その比較結果を、２入力データセレクタ回路３１のセレクト端子Ｓに入力し、入力データＡ、Ｂをセレクトすることにより、２入力データＡ、Ｂのうち大きいデータ値を出力する機能を有する。
【００１５】
図５は、図１に示す最大値一致検出回路１５をハードウェアで構成した場合の具体例であり、一致検出回路５１およびデータ優先回路５０の縦続接続回路より構成される。一致検出回路５１は、入力データ１用のｎビット２入力一致回路５１ａ〜５１ｋ、入力データ２用のｎビット２入力一致回路５２ａ〜５２ｋ、…、入力データｍ用のｎビット２入力一致回路５ｍａ〜５ｍｋより構成される。この一致検出回路５１は、最大値ラッチ回路１４のｋ（ｋ＝ｍ／２−０．５）個のデータとｍ個の各入力データとの一致を検出する。ｎビット２入力一致検出回路５１ａ〜５１ｋは、最大値ラッチ回路１４のｋ（ｋ＝ｍ／２−０．５）個のデータと入力データ１との一致を検出する。ｎビット２入力一致検出回路５２ａ〜５２ｋは、最大値ラッチ回路１４のｋ（ｋ＝ｍ／２−０．５）個のデータと入力データ２との一致を検出する。以下、同様にｎビット２入力一致検出回路５ｍａ〜５ｍｋは、最大値ラッチ回路１４のｋ（ｋ＝ｍ／２−０．５）個のデータと入力データｍとの一致を検出する。
【００１６】
一方、最大値一致検出回路１５を構成するデータ優先回路５０は、各最大値に対するデータ優先回路５０ａ、５０ｂ、…、５０および５０（ｋ＋１）より構成される。これらからデータ優先回路５０ａ〜５０（ｋ＋１）は、１つの最大値データに対し、複数の入力データが一致した場合に、優先度を付けて、ただ１つの入力データのみが一致したとする回路である。データ優先回路５０ａ〜５０ｋは、全て同様構成である。複数の入力データがあった場合（例えば、論理「Ｈ」）のデータ優先回路で、ｍ個の入力データに優先度を付ける構成とし、複数の入力データがあった場合においても、出力結果としては必ず１つだけにする回路である。
【００１７】
図６は、図５に示すデータ優先回路５０をハードウェアで構成した場合の具体例を示す。図６の具体例では、入力データ１を位相反転するインバータ６１ａ、このインバータ６１ａで位相反転されたデータ１および入力データ２を入力とするＡＮＤゲート６２ａ、このＡＮＤゲート６２ａの出力を位相反転するインバータ６１ｂ、これらインバータ６１ａおよび６１ｂで位相反転されたデータおよび入力データ３を入力とするＡＮＤゲート６２ｂの如く、複数のインバータ６１およびＡＮＤゲート６２より構成される。出力データ１、２、３、…は、入力データを直接出力する以外、上述したＡＮＤゲート６２ａ、６２ｂ、…より取り出す。この構成により、入力データ１の優先度が一番高くなっている。例えば入力データに論理「Ｈ」が入力した場合には、他の入力データに論理「Ｈ」があったとしても、出力データは入力データ１に対応する出力データ１のみが論理「Ｈ」となり、他の出力データは全て論理「Ｌ」となる。論理和回路５０（ｋ＋１）は、ｍ個のｋ入力論理和（ＯＲ）ゲートから構成されている。それぞれの論理和ゲートでは、前段の各データ優先回路５０ａ〜５０ｋの各入力データに対応する出力データに対して論理和をとる構成になっている。
【００１８】
次に、本発明による多入力データソーティング回路の動作を、図１を参照して説明する。この多入力データソーティング回路では、ｍ（ｍは奇数）個の入力データの場合、（ｍ／２＋０．５）回の最大値検出処理が必要となる。先ず、ｍ個のｎビット入力データをデータレジスタ回路１１にラッチする。
【００１９】
これから、最初の最大値検出処理を実施する。最初の最大値検出処理において、最大値ラッチ回路１４が初期化されており、シフトレジスタの各データ値としては、最小値である「０」が入力されている。最大値一致検出回路１５では、最大値ラッチ回路１４のシフトレジスタの各データ値と入力データ値との一致検出を実施しているので、入力データが「０」の場合のみ一致を検出し、対応する入力データ制限回路１２の各入力データ制限回路に論理レベル「１」を送出する。
【００２０】
入力データ制限回路１２の各入力データ制限回路は、最大値一致検出回路１５から入力する制御信号が論理レベル「０」のとき、入力データを出力する。入力する制御信号が論理レベル「１」のとき、データ「０」を出力する。従って、入力データ値が「０」以外の入力データは、入力データ制限回路１２からそのまま出力される。最大値検出回路１３により最大値が検出され、最大値ラッチ回路１４のシフトレジスタに入力される。
【００２１】
次に、２回目の最大値検出処理を説明する。最初の最大値検出処理により、ｍ個の入力データの最大値が、最大値ラッチ回路１４のシフトレジスタに入力されたとき、最大値一致検出回路１５では、シフトレジスタの内容と入力データとの一致を検出する。即ち、上述した「０」データの他、新たに検出した最大値と入力データ値の一致を検出する。最大値である入力データが入力されている入力データ制限回路１２のデータセレクタ回路２０は、最大値一致検出回路１５から入力する制御信号が論理レベル「１」になるので、回路出力としてはデータの最小値である「０」を出力する。従って、２回目の最大値検出処理では、最初の最大値検出処理で検出した最大値を除いた、入力データで最大値検出処理を実施するのと同等になる。
【００２２】
同様に、３回目の最大値検出処理を説明する。上述した１回目および２回目の最大値検出処理により、最大値と最大値の次に大きなデータが既に最大値ラッチ回路１４のシフトレジスタに入力されている。最大値一致検出回路１５では、最大値ラッチ回路１４のシフトレジスタの内容と入力データとの一致を検出する。上述した如く、最大値と最大値の次に大きなデータが入力データとして入力されている入力データ制限回路１２のデータセレクタ回路２０は、最大値一致検出回路１５から入力する制御信号が論理レベル「１」になるので、回路出力としてはデータ「０」を出力する。従って、３回目の最大値検出処理では、１回目、２回目の最大値検出処理で検出した最大値を除いた入力データで最大値検出処理を実施するのと同等になる。
【００２３】
以下同様にして、最大値検出処理を実施する。最後の最大値検出処理である（ｍ／２＋０．５）回目の処理を説明する。今までの（ｍ／２−０．５）回の最大値検出処理により、既にｍ個の入力データの中で最大値から順番に（ｍ／２−０．５）個のデータが最大値ラッチ回路１４のシフトレジスタに入力されている。最大値一致検出回路１５において、最大値ラッチ回路１４のシフトレジスタの内容と入力データとが一致したデータが入力されている入力データ制限回路１２のデータセレクタ回路２０の出力は、データ「０」を出力する。従って、（ｍ／２＋０．５）回目の最大値検出処理では、今までの（ｍ／２−０．５）回の最大値検出処理で検出した最大値を除いた入力データで最大値検出処理を実施するのと同等になり、ｍ個のデータの中間値を検出することになる。ここで、最大値検出処理において、検出した最大値と同じ値の入力データが複数個存在した場合には、最大値一致検出回路１５では、１つの最大値に対し複数の入力データとの一致を検出することになる。しかし、入力データ１から入力データｍ方向に優先度を設けることにより、最大値一致検出回路１５では、１つの最大値に対し、入力データとの一致はただ１つだけ出力するよう構成している。
【００２４】
本発明の用途例として、画像処理における画質改善手法の１つであるメディアンフィルタの処理方式を具体的な数値を使用して処理ステップ毎に説明する。図７は、入力データが９個（ｍ＝９）で１６ビットデータである場合のメディアンフィルタ処理を示している。図７の処理ステップ（０）は、入力データがデータレジスタにセットされた状態を示している。また、最大値ラッチレジスタの内容もデータの最小値である「００」になっている（初期状態）。
【００２５】
次に、処理ステップ（１）では、初回の最大値検出処理の結果を示している。この処理において、入力データの中で最大値であるデータレジスタ▲７▼のデータ「ｅ２」が最大値として検出される。
【００２６】
処理ステップ（２）では、データ「ｅ２」を最大値としてラッチすると共に、最大値として検出したデータレジスタ▲７▼のデータ「ｅ２」をデータの最小値である「００」にしている。
【００２７】
処理ステップ（３）では、処理ステップ（２）のデータに対して２回目の最大値検出処理を行う。この場合、処理ステップ（２）のデータの中で最大値であるデータレジスタ▲６▼のデータ「ｃａ」が、最大値として検出される。従って、初期状態であるステップ（０）における９個の入力データの中で２番目に大きなデータを検出することになる。
【００２８】
処理ステップ（４）では、処理ステップ（２）と同様の処理を実施する。データ「ｃａ」を最大値としてラッチすると共に最大値として検出したデータレジスタ▲６▼のデータ「ｃａ」をデータの最小値である「００」にしている。
【００２９】
処理ステップ（５）では、処理ステップ（４）のデータに対して３回目の最大値検出処理を行う。この場合、処理ステップ（４）のデータの中で最大値であるデータレジスタ▲２▼のデータ「ｂ３」が最大値として検出される。従って、初期状態であるステップ（０）における９個の入力データの中で３番目に大きなデータを検出することになる。
【００３０】
処理ステップ（６）では、処理ステップ（２）と同様の処理を実施する。データ「ｂ３」を最大値としてラッチすると共に最大値として検出したデータレジスタ▲２▼のデータ「ｂ３」をデータの最小値である「００」にしている。
【００３１】
処理ステップ（７）では、処理ステップ（６）のデータに対して４回目の最大値検出処理を行う。この場合、処理ステップ（６）のデータの中で最大値であるデータレジスタ▲５▼のデータ「７ｃ」が最大値として検出される。従って、初期状態であるステップ（０）における９個の入力データの中で４番目に大きなデータを検出することになる。
【００３２】
処理ステップ（８）では、処理ステップ（２）と同様の処理を実施する。データ「７ｃ」を最大値としてラッチすると共に最大値として検出したデータレジスタ▲５▼のデータ「７Ｃ」をデータの最小値である「００」にしている。
【００３３】
処理ステップ（９）では、処理ステップ（８）のデータに対して５回目の最大値検出処理を行う。この場合、処理ステップ（８）のデータの中で最大値であるデータレジスタ▲３▼のデータ「６４」が最大値として検出される。従って、初期状態であるステップ（０）における９個の入力データの中で５番目に大きなデータ、即ち中間値を検出することになる。
【００３４】
図８は、図７の入力データが９個（ｍ＝９）である場合のメディアンフィルタ処理のタイミングを示す。ストローブ信号（図８（ａ）参照）では、入力データをラッチすると共に最大値ラッチ回路のデータをデータの最小値である「０」にする。データクロック（図８（ｂ）参照）は、最大値検出処理した結果を、最大値ラッチ回路に取り込むための信号である。図８（ｃ）には、これら処理内容が示されている。
【００３５】
図９は、本発明による多入力データソーティング回路の第２実施形態の構成を示す。この第２実施形態は、データレジスタ９０１、最大値検出回路９１１、９２１、…、９ｊ１および入力データ制限回路９１２、９２２、…より構成される。最大値検出回路９１１および入力データ制限回路９１２により初回の最大値検出処理を行う。最大値検出回路９２１および入力データ制限回路９２２により２回目の最大値検出処理を行う。また、最大値検出回路９ｊ１を含む回路部分によりｊ回目の最大値検出処理を行う。ここで、ｊ＝（ｍ／２＋０．５）である。この第２実施形態の基本的な処理方式は、上述の通りであるが、演算回数の低減についてさらに工夫している。その第２実施形態によりメディアンフィルタを構成した場合には、上述の如く、入力データ数がｍ個（ｍは奇数）であれば、（ｍ／２＋０．５）回の最大値検出処理を行う。即ち、このメディアンフィルタの処理時間としては、クロック数として（ｍ／２＋０．５）回分の時間が必要である。
【００３６】
図９を参照すると、処理回路としては、（ｍ／２＋０．５）回の最大値検出処理を直列に実施する構成である。従って、この第２実施形態では、入力データをデータレジスタ９０１にセットするだけで、メディアンフィルタの目的である中間値を検出できる。
【００３７】
図９に示す本発明の第２実施形態では、ハードウェアの規模は第１実施形態よりも大きくなるが、１回の処理で中間値を検出でき、ハードウェアのタイミング制御回路を削除できる効果がある。
【００３８】
以上、本発明による多入力データソーティング回路およびそれを使用するメディアンフィルタの構成および動作を詳述した。しかし、斯かる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではない。本発明の要旨を逸脱することなく、特定用途に応じて、種々の変形変更が可能であること、当業者には容易に理解できよう。
【００３９】
【発明の効果】
以上の説明から理解される如く、本発明の多入力データソーティング回路によると、次の如き実用上の顕著な効果が得られる。先ず、複数入力データから最大値を検出する回路の前段に入力データを制御する回路を設けたという基本構成に基づき、同様な最大値検出処理を実行するだけで、データの大きさ順にデータソーティングが構成可能である。従って、ハードウェア規模が小さくなる。
【００４０】
また、ハードウェア構成に規則性があり、制御が容易であるため、拡張性の高い多入力データソーティング回路が構成でき、特に画像処理における画質改善手法の１つであるメディアンフィルタ等に好適である。
【図面の簡単な説明】
【図１】本発明による多入力データソーティングの第１実施形態の機能ブロック図である。
【図２】図１中に示す入力制限回路の具体例のブロック図である。
【図３】図１中に示す最大値検出回路の具体例のブロック図である。
【図４】図３中に示す最大値検出回路を構成するｎビット２入力データ比較モジュールの詳細構成図である。
【図５】図１に示すの最大値一致検出回路の具体例のブロック図である。
【図６】図５に示す最大値一致検出回路のデータ優先回路の具体例のブロック図である。
【図７】本発明による多入力データソーティング回路の９入力データの場合の処理方式を示す。
【図８】９入力データの場合におけるメディアンフィルタの処理タイミングチャートである。
【図９】本発明による多入力データソーティング回路の第２実施形態の機能ブロック図である。
【図１０】従来技術の機能ブロック図である。
【符号の説明】
１１ データレジスタ
１２ 入力データ制限回路
１３ 最大値検出回路
１４ 最大値ラッチ回路
１５ 最大値一致検出回路
１６ タイミング制御回路
２０ａ〜２０ｍ データセレクタ回路
３０ａ、３０ｂ、… ２入力データ比較モジュール
３１ データセレクタ
３２ コンパレータ回路
５０ データ優先回路
５１ 一致検出回路

Claims (3)

1. ｍ個のｎビット入力データを受けて大きさの順にソーティングして出力する多入力データソーティング回路において、
   前記ｍ個のｎビット入力データを入力とするｍ個のデータレジスタと、該ｍ個のデータレジスタからを受けるｍ個のデータセレクタ回路を有するデータ制限回路と、該データ制限回路から出力されるｍ個のｎビットデータの内の最大値のデータを検出する最大値検出回路と、該最大値検出回路が検出した最大値データを保存する最大値ラッチ回路と、該最大値ラッチ回路からの前記最大値データと前記ｍ個のｎビット入力データとを比較し、両データが一致している入力データに対応する第１の論理値と、該両データが一致していない入力データに対応する第２の論理値とでなるｍ個のセレクタ制御信号を生成する最大値一致検出回路と
   を備え、
   前記データ制限回路におけるｍ個のデータセレクタ回路は、前記ｍ個のｎビット入力データとともに前記ｍ個のセレクタ制御信号をそれぞれ受け、該セレクタ制御信号が第１の論理値である前記ｎビット入力データを「０」に置き換えて出力するとともに、該セレクタ制御入力が第２の論理値である前記ｎビット入力データはそのまま出力する
   ことを特徴とする多入力データソーティング回路。
2. 前記最大値ラッチ回路は（ｍ／２−０．５）個のｎビットシフトレジスタから構成されることを特徴とする請求項１に記載の多入力データソーティング回路。
3. 前記最大値一致検出回路は、前記ｎビット入力データにおける入力データ１から入力データｍ方向に優先度を設けることにより、前記セレクタ制御信号における第１の論理値のデータ、すなわち入力データとの一致データ、をただ１つだけ出力することを特徴とする請求項１又は２の何れかに記載の多入力データソーティング回路。

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