KR900008400B1 - 파이프 라인구조를 이용한 데이터 분류장치 - Google Patents

파이프 라인구조를 이용한 데이터 분류장치 Download PDF

Info

Publication number
KR900008400B1
KR900008400B1 KR1019870015540A KR870015540A KR900008400B1 KR 900008400 B1 KR900008400 B1 KR 900008400B1 KR 1019870015540 A KR1019870015540 A KR 1019870015540A KR 870015540 A KR870015540 A KR 870015540A KR 900008400 B1 KR900008400 B1 KR 900008400B1
Authority
KR
South Korea
Prior art keywords
data
bit
classifier
sequentially
output
Prior art date
Application number
KR1019870015540A
Other languages
English (en)
Other versions
KR890010741A (ko
Inventor
안영섭
Original Assignee
삼성전자 주식회사
안시환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 안시환 filed Critical 삼성전자 주식회사
Priority to KR1019870015540A priority Critical patent/KR900008400B1/ko
Publication of KR890010741A publication Critical patent/KR890010741A/ko
Application granted granted Critical
Publication of KR900008400B1 publication Critical patent/KR900008400B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/22—Arrangements for sorting or merging computer data on continuous record carriers, e.g. tape, drum, disc
    • G06F7/24—Sorting, i.e. extracting data from one or more carriers, rearranging the data in numerical or other ordered sequence, and rerecording the sorted data on the original carrier or on a different carrier or set of carriers sorting methods in general

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Data Mining & Analysis (AREA)
  • Databases & Information Systems (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

내용 없음.

Description

파이프 라인구조를 이용한 데이터 분류장치
제1도는 본 발명의 블럭도.
제2도는 제1도의 구체회로도.
제3도는 제2도중 데이터 분류기의 구체회로도.
제4도는 제3도중 비교기의 구체회로도.
제5도는 제2도에 대한 동작타이밍도.
* 도면의 주요부분에 대한 부호의 설명
20 : 제1-제n데이터 분류부 10 : 제어부
본 발명은 디지탈 정보처리 시스템에 관한 것으로 특히 디지탈 정보를 분류하는 장치에 관한 것이다.
일반적으로 디지탈 정보처리 시스템은 콤퓨터, 화상정보처리나 산업기기등이 있으며 상기 디지탈 정보처리 시스템은 수집된 정보를 처리하기 전이나 처리한후 처리된 정보를 분류하게 되는데 종래에는 소프트웨어(Software)적으로 정보를 분류하였으며 정보를 분류하기 위한 알고리즘(Algorithm)을 개발하여 왔다.
그러나 상기와 같이 데이터 분류 알고리즘을 이용한 소프트웨어로 정보를 분류하는 방법은 소프트웨어에 따라 시스템이 동작하여 데이터를 분류함으로 시스템의 동작시간 지연에 의해 데이터의 분류속도가 일정한계를 넘어설 수 없었다. 그리고 하드웨어(hardware)로서 데이터 분류 알고리즘을 실현하여 데이터를 분류하는 방법은 회로구성이 간단하여야 하고 회로의 처리속도가 빨라야 하며 확장성이 우수하여야 한다.
따라서 본 발명의 목적은 1비트 데이터 분류기를 파이프 라인구조로 배열하여 데이터의 분류속도와 회로의 확장성을 향상할 수 있는 파이프 라인구조를 이용한 데이터 분류장치를 제공함에 있다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
제1도는 본 발명의 블럭도로서 제어신호를 입력하고 클럭신호에 따라 제어신호를 쉬프트시켜 제1-제n분류 데이터 선택신호를 발생하는 제어부(10)와, 각각의 분류데이터 출력단을 갖는 N개의 제1-제n데이터분류기(1, 2,…N)가 직렬 연결되어 n개의 m비트의 데이터를 순차적으로 입력하여 상기 순차척으로 입력된 현재의 데이터와 보관된 이전의 데이터를 비교하여 상기 제어부(10)의 제1-제n분류데이터 선택신호에 의해 가장 큰 데이터부터 가장 작은 데이터를 데이터 크기순으로 순차적으로 분류하는 데이터 분류부(20)로 구성된다.
상술한 구성에 의거 본 발명을 설명하면 n개의 m비트로된 데이터를 순차적으로 입력하는 제1데이터 분류기(1)는 상기 순차적으로 입력된 현재의 데이터와 보관된 이전의 데이터를 비교하여 가장 큰 데이터를 검출하여 보관하고 나머지 n-1개의 데이터를 제2데이터 분류부(2)로 순차적으로 출력한다. 상기 제1데이터 분류부(1)로부터 순차적으로 출력된 n-1개의 데이터를 입력하는 제2데이터 분류부(2)도 상기 순차적으로 입력된 현재의 데이터와 보관된 이전의 데이터를 비교하여 상기 제1데이터 분류기(1)의 검출 데이터보다 작고 n-1개의 데이터중 가장 큰 데이터를 검출하여 보관하며 이와 같이 제3-제n데이터중 분류기(3, 4, 5,…n)들도 상기 제1, 2데이터 분류부(1, 2)와 같이 동작하여 입력된 데이터중 가장 큰 데이터로부터 가장작은 데이터를 크기순으로 검출하게 된다. 상기와 같이 n개의 데이터가 크기순으로 순차 분류되면 제어부(10)는 외부로부터 인가되는 클럭펄스열과 제어신호로 상기 제1-제n개의 데이터(1, 2, 3,… n)의 출력을 순차적으로 인에이블시켜 제1데이터 분류기(1)로부터 제n데이터 분류기(n)의 출력을 순차적으로 출력시킨다.
제2도는 제1도의 구체회로도로서 n개의 m비트 데이터중 차상위 비트 데이터를 데이터단(D11)을 통해순차적으로 입력하여 제1-2입력단(GI, VI)의 입력신호에 따라 현재의 데이터와 이전의 데이터를 비교하여 인에이블 신호에 의해 가장 큰 데이터를 검출하여 보관하며 나머지 n-1개의 데이터를 순차적으로 출력하는 제11비트 분류기(B11)와, n개의 m비트 데이터중 차상위 비트 데이터를 데이터단(D21)을 통해 순차적으로 입력하여 상기 제1비트 분류기(B11)의 비교신호 출력단(GO, VO)의 비교신호에 따라 현재 데이터와 이전 데이터를 비교하여 인에이블신호에 의해 가장 큰 데이터를 검출하여 보관하고 나머지 n-2개의 데이터를 순차적으로 출력하는 제21비트 분류기(B21)와, n개의 m비트 데이터중 최상위 다음 비트 데이터를 데이터단(D31)를 통해 순차적으로 입력 상기 제2비트 분류기(B21)의 비교신호 출력단(GO, VO)의 비교신호에 따라 현재 데이터와 이전데이터를 비교하여 인에이블 신호에 의해 가장 큰 데이터를 검출하여 보관하고 나머지 n-3개의 데이터를 순차적으로 출력하는 제31비트 분류기(B31)와, 이와 같이 동작하는 비트 분류기(B41-Bm-1)가 수직방향으로 계속 연결되며, n개의 m비트 데이터중 최하위 비트 데이터를 데이터단(Dm1)을 통해 순차척으로 입력 상기 제(m-1)1비트 분류기(B(m-1)1)의 비교신호 출력단(GO, VO)의 비교신호에 따라 현재의 데이터와 이전의 데이터를 비교하여 가장 큰 데이터를 검출하여 보관하고 나머지n-1개의 데이터를 순차적으로 출력하는 제m1비트 분류기(Bm1)로 이루어져 제1데이터 분류기(1)가 구성되고 상기 제1데이터 분류기(1)의 출력단(Q11-Qm1)이 제2데이터 분류부(2)의 데이터단(D12-Dm2)으로 연결되고 상기 제2데이터 분류부(2)의 출력단(Q12-Qm2)이 제3데이터 분류기(3)의 데이터단(D13-Dm3)으로 연결되며 이와 같이 n개의 데이터 분류기가 수평방향으로 직렬 연결되어 n개의 데이터 분류부의 출력단이 각각 다음단의 데이터단으로 연결되어 m×n개의 비트 분류기(B11-Bmn)가 파이프 라인구조로 이루어진 데이터 분류기(1, 2, 3,…n)와, 데이터단(D1)으로 제어신호를 입력하고 클럭단으로 클럭펄스를 입력하여 상기 입력된 제어신호를 순차적으로 쉬프트시켜 제1-제n분류데이터 선택신호를 출력하는 n개의 디플립플롭(F1-Fn)으로 구성된 제어부(10)를 구비하여 n개의 m비트 데이터를 순차적으로 입력하여 상기 순차적으로 입력된 현재의 데이터와 이전의 데이터를 비교하여 가장 큰 데이터부터 가장 작은 데이터를 데이터 크기순으로 분류하여 제어신호에 의해 순차적으로 출력하도록 구성된다.
제3도는 제2도중 비트 분류기의 구체회로도로서 외부로부터 인가되는 클럭펄스에 의해 n개의 분류할 비트 데이터를 입력 순차적으로 일시 저장하는 제1래치(R1)와, 외부로부터 인가되는 클럭펄스에 의해 분류된 데이터를 저장하는 제2래치(R2)와, 상기 제1, 2래치(R1, R2)의 데이터를 비교하여 비교기(CO1)와, 상기 제1래치(R1)의 출력데이터나 제2래치(R2)의 데이터를 인에이블신호에 의해 선택하여 상기 제2래치(R2)로 인가하기 위해 3개의 부논리곱소자(N1-N3)로 구성되는 제1멀티플렉서와, 상기 제1래치(R1)의 데이터나 제2래치(R2)의 데이터를 제어신호에 의해 선택한 다음 분류기로 출력하기 위해 부논리곱소자(N4-N6)로 구성된 제2멀티플렉서와, 상기 제2래치(R2)에 저장되어 있는 분류된 데이터를 분류 데이터 선택신호에 의해 출력하는 전계효과 트랜지스터(T1)로 이루어지고, 제4도는 제3도중 비교기(CO1)의 구체회로도로서 제1입력단(GI)과 제1출력단(GO) 사이에 드레인과 소스가 접속되어 서로 병렬 연결된 전계효과 트랜지스터(Q4-Q5)와, 상기 제1입력단(GI)과 제2출력단(VO) 사이에 직렬 접속된 전계효과 트랜지스터(Q6, Q7)와, 제2입력단(VI)과 제2출력단(VO) 사이에 드레인과 소스가 접속되어 서로 병렬 연결된 전계효과 트랜지스터(Q8, Q9)와, 상기 제2입력단(VI)과 제2출력단(GO) 사이에 직렬 접속된 전계효과 트랜지스터(Q2,Q3)와, 상기 전계효과 트랜지스터(Q4, Q7)의 게이트가 단자(A)에 접속되고 상기 전계효과 트랜지스터(Q3, Q9)의 게이트가 단자(
Figure kpo00002
)에 연결되며 상기 전계효과 트랜지스터(Q2, Q8)의 게이트가 단자(B)에 접속되고 상기 전계효과 트랜지스터(Q5, Q6)의 게이트에 단자(
Figure kpo00003
)에 연결되도록 구성된다.
여기서 단자(A,
Figure kpo00004
)는 제3도는 제1래치(R1)의 출력단(Q,
Figure kpo00005
)신호를 입력하는 단자이고 단자(B,
Figure kpo00006
)는 제3도의 재2래치(R2)의 출력단(Q,
Figure kpo00007
) 신호를 입력하는 단자이다.
상기 구성에 의거 제4도의 동작을 살펴보면 다음과 같다. 데이터를 분류하기 위한 최초의 동작은 최상위비트부터 시작되며 제2도의 제11-제1n비트 분류기(B11-B1n)의 제1-2입력단(GI-VI)의 입력신호는 0, 1로 되어 있다.
그러나 상기 제11-제1n비트 분류기(B11-B1n)를 제외한 나머지 비트 분류기는 상기 제11-제1n비트 분류기(B11-B1n)의 출력신호를 단자(A, B)의 입력신호에 따라 출력단(GO, VO)의 신호가 결정된다.
예를 들어 상기 단자(A, B)로 0,0가 입력되면 단자(
Figure kpo00008
,
Figure kpo00009
)에는 1,1이 인가되어 전계효과 트랜지스터(Q3, Q5, Q6, Q9)가 온되어 제1출력단(GO)에는 제1입력단(GI)으로 입력된 신호를 출력하게 되고 제2출력단(VO)에는 제2입력단(VI)으로 입력된 신호를 출력하게 된다. 또한 상기 단자(A, B)로 0, 1이 입력되면 3단자(
Figure kpo00010
,
Figure kpo00011
)에는 1, 0이 인가되어 전계효과 트랜지스터(Q2, Q3, Q8, Q9)가 온되어 제2출력단(GO, VO)에는 제2입력단(VI)의 입력신호를 출력하게 된다.
따라서 단자(A, B)의 입력신호에 따라 제1-제2출력단(GO, VO)의 신호가 결정됨으로 상기 단자(A, B)의 입력신호에 따른 출력을 하기 표＜1＞에 도시하였다.
[표 1]
Figure kpo00012
제5도는 제2도에 대한 동작 타이밍도로서, 제5도중 CP는 클럭펄스이고, RS는 리세트 신호이며, DI는 입력 데이터이고, OE는 제어신호이며, DO는 출력 데이터이다.
따라서 제1도를 제2-5를 참조하여 상세히 설명한다. 최초 중앙처리장치로부터 n개의 m비트 데이터를 분류하기 위해 제5도 RS와 같은 리세트신호를 공급하여 제11-제mn비트 분류기(B11-Bmn) 및 제1-제n 플립플롭(F1-Fn)을 모두 리세트한후 제5도 DI와 같이 n개의 m비트 디지탈신호를 제11-제m1비트 분류기(B11-Bm1)의 데이터단(D11-Dm1)으로 입력하고 제5도와 CP와 같은 클럭펄스를 제11-제mn비트 분류기(B11-Bmn) 및 제1-n플립플롭(F1-Fn)으로 순차저으로 인가한다.
이때 제11-제mn비트 분류기(B11-Bmn)는 리세트신호에 의해 제3도에서 제1래치(R1)와 제2래치(R2)를 모두 클리어시킨 후 제n개의 m비트 데이터를 상기 제11-제m1비트 분류기(B11-Bm1)의 데이터단(D11-Dm1)을 통해 순차적으로 입력하여 가장 큰 m비트 데이터를 검출하는 동시에 n-1개의 m비트 데이터를 제12-제m2비트 분류기(B12-Bm2)로 출력한다. 또한 상기 n-1개의 m비트 데이터를 입력하는 제12-제m2비트 분류기(B12-Bm2)도 순차적으로 입력되는 n-1개의 m비트 데이터를 클럭펄스에 의해 가장큰 m비트 데이터를 검출하는 동시에 n-2개의 m비트 데이터를 제13-제m3비트 분류기(B13-Bm3)로 출력한다. 이와 같이 제13-제mn비트 분류기(B13-Bmn)들도 제11-제m1비트 분류기(B11-Bm1)들과 제12-제m2비트 분류기(B12-Bm2)들과 같이 동작하여 n-2개의 m비트 데이터중 가장 큰 데이터부터 가장작은 데이터를 순차적으로 분류하게 된다.
그러면 제2도에서 제3도와 같이 구성된 제11-제m1비트 분류기(B11-Bm1)들은 중앙처리장지(도시하지 않음)로부터 인가되는 m비트 데이터중 각각 1비트의 데이터를 중앙처리장치(도시하지 않음)로부터 인가되는 클럭펄스에 의해 이미 분류 저장된 데이터와 비교하여 큰 데이터를 저장하고 작은 데이터는 각각 제12-제m2비트 분류기(B12-Bm2)들로 출력하게 되는데 제11-제m1비트 분류기(B11-Bm1)들의 동작을 제3도를 참조하여 상세히 설명하면 하기와 같이 중앙처리장치(도시하지 않음)로부터 최상위 비트의 데이터는 제11비트 분류기(B11)의 제1래치(R1)로 입력되어 상기 중앙처리장치(도시하지 않음)로부터 공급되는 클럭펄스에 의해 래치 출력된다. 상기 제1래치(R1)의 출력단(Q1,
Figure kpo00013
)으로 래치 출력된 신호는 비교기(CO1)의 단자(A,
Figure kpo00014
)로 인가된다. 또한 분류된 1비트 데이터를 저장하고 있는 제2래치(R2)의 출력단(Q2,
Figure kpo00015
)으로 출력된 신호는 상기 비교기(CO1)의 단자(B,
Figure kpo00016
)로 인가된다. 이로 인해 상기 비교기(CO1)는 상기 단자(A, B)의 입력신호에 따라 제1-2입력단(GI,VI)으로 입력신호를 제1-2출력단(GO, VO)으로 출력하게 된다. 상기 제1-2출력단(GO, VO)으로 출력된 신호는 제21비트 분류기(B21)의 비교기(CO1)로 출력하게 된다. 또한 제m1분류기(Bm1)의 비교기(CO1)의 제2출력단(VO) 출력인 인에이블 신호는 부논리곱소자(N1-N3)로 구성된 제1멀티플렉서에 인가되는 동시에 반전소자(I1)를 통해 부논리곱소자(N4-N6)로 구성된 제2멀티플렉서로 인가된다. 이때 상기 인에이블 신호가 로우일때 제1멀티플렉서는 제1래치(R1)의 출력을 선택하여 제2래치(R2)의 입력단자에 인가하고 제2멀티플렉서는 제2래치(R2)의 출력을 선택하여 제12비트 분류기(B12)의 제1레지스터(R1)의 입력단자에 인가하게 된다.
위와 반대로 상기 선택신호가 하이 논리상태 일때에는 제1멀티플렉서는 제2래치(R2)의 출력을 선택 다시 제2래치(R2)의 입력단자에 재인가하고 제2멀티플렉서는 제1래치(R1)의 출력을 선택하여 제12비트 분류기(B12)의 제1래치(R1)의 입력단자에 인가한다. 한편 중앙처리장치로부터 차상위비트의 데이터를 입력하는 제21비트 분류기(B21)도 상기 제11비트 분류기(B11)과 동일하게 동작하여 제22비트 분류기(B22)의 제1래치(R1)의 입력단자에 1비트의 데이터를 전송하게 된다.
이와 같이 제31-제m1비트 분류기(B31-Bm1)들도 상기 제11, 제21비트 분류기(B11, B21)와 동일하게 동작하게 된다. 이때 제m1비트 분류기(Bm1)내의 비교기(CO1)의 제2출력단(VO) 출력인 인에이블 신호를 제11-제m1비트 분류기(B11-Bm1)의 제1, 2멀티플렉서에 공급하여 제11-제m1분류기(B11-Bm1)들은 중앙저리장치로부터 순차적으로 입력되는 n개의 m비트 데이터중 가장 큰 m비트 데이터를 분류하여 제2래치(R2)에 저장하게 된다. 상기 제11-제m1비트 분류기(B11-Bm1)로부터 n-1개의 m비트 데이터를 순차적으로 입력하게되는 제12-제m2비트 분류기(B12-Bm2)들도 상기 제11-제m1비트 분류기(B11-Bm1)들과 동일하게 동작하여 n-1개의 데이터중 가장 큰 m비트의 데이터를 분류하여 제2래치(R2)에 저장한다.
이와 같이 제13-제mn비트 분류기(B13-Bmn)들도 상기 제11-제m1비트 분류기(B11-Bm1)와, 동일하게 동작하여 n-2개의 1비트 데이터를 크기순으로 좌측에서 우측으로 분류하여 각각 제2래치(R2)에 저장하므로서 n개의 m비트 데이터를 분류하게 된다.
상기와 같이 n개의 m비트 데이터가 시리얼로 분류가 완결되면 이때 제1-제n플립플롭(F1-Fn)으로 링카운터를 구성하는 제어부(10)는 중앙처리장치로부터 제5도 OE와 같이 제어신호와 제5도와 CP와 같은 클럭펄스를 입력하여 상기 클럭펄스가 인가될때마다 상기 제어신호를 직렬연결된 제1플립플롭(F1)에서 제2플립플롭(F2)으로 이동시킴으로 상기 제11-제mn비트 분류기(B11-Bnm)의 제어입력단(P1)으로 분류데이터 선택신호를 각각 인가하게 하게된다. 상기 제어 입력단(P1)을 통해 인가되는 분류데이터 선택신호를 첫번째로 제11-제m1비트 분류기(B11-Bm1)에 인가되고 두번째로 제12-제m2비트 분류기(B12-Bm2)에 인가되며 순차적으로 제13-제mn비트 분류기(B13-Bmn)에 인가되면 제3도의 트랜지스터(T1)가 온되어 n개의 m비트 데이터가 출력단(out)을 통해 데이터 크기순으로 출력하게 된다.
그러면 제11-제mm비트 분류기(B11-Bmn)들은 순차적으로 분류 저장된 데이터를 상기 분류데이터 선택신호에 의해 출력단(OUT)으로 출력함으로서 제5도 D0와 같은 데이터를 출력하게 된다. 그리고 제3도중 비교기는 제1래치(R1)의 출력 Q1이 제2래치(R2)의 출력(Q2)보다 클경우에만 제1-2출력단(GO)와 (VO)가 모두 로우논리 상태를 갖게된다.
상술한 바와 같이 1비트 데이터 분류기를 파이프 라인구조로 배열하여 n개의 m비트 데이터중 가장 큰 데이터부터 가장 작은 데이터를 크기순으로 출력하여 데이터 처리를 고속으로 수행할 수 있으며 회로의 확장성을 향상시킬 수 있는 이점이 있다.

Claims (5)

  1. 디지탈 정보시스템 파이프 라인구조를 이용한 데이터 분류장치에 있어서, 제어신호를 입력하여 클럭신호에 의해 입력 제어신호를 쉬프트 쉬프트시켜 제1-제n분류데이터 선택신호를 발생하는 제어부(10)와, 각각의 분류데이터 출력안을 갖는 n개의 제1-제n데이터 분류기(1, 2,…N)로 직렬 연결되어 n개의 m비트 데이터를 순차적으로 입력하여 상기 순차적으로 입력된 현재의 데이터와 이전의 데이터를 비교하여 상기 제어부(10)의 제1-제n분류 데이터 선택신호에 의해 가장 큰 데이터부터 가장 작은 데이터를 데이터 크기순으로 분류하는 데이터 분류부(20)로 구성됨을 특징으로 하는 파이프 라인구조를 이용한 데이터 분류장치.
  2. 제1항에 있어서, 데이터 분류부(20)가 n개의 m비트 데이터를 순차적으로 입력하여 현재데이터와 이전의 데이터를 비교하여 인에이블 신호에 의해 가장 큰 데이터를 검출하여 저장하는 동시에 나머지 n-1개의 m비트 데이터를 순차적으로 분류하는 제1데이터 분류기(1)와, 상기 제1데이터 분류기(1)에서 순차적으로 출력된 n-1개의 m비트 데이터를 입력하여 현재의 데이터와 이전의 데이터를 비교하여 인에이블신호에 의해 가장 큰 데이터를 검출하여 저장하는 동시에 나머지 n-2개의 m비트 데이터를 순차적으로 분류하는 제2데이터 분류기(2)와, 상기 제1-2분류기(1, 2)와 같이 수평방향으로 직렬 연결되어 상기 제2데이터 분류기(2)에서 출력된 n-3개의 m비트 데이터를 순차적으로 입력하여 인에이블 신호에 의해 가장 큰 데이터부터 가장 작은 데이터를 데이터 크기순으로 분류하는 제3-제n데이터 분류기(3, 4,…n)로 구성됨을 특징으로 하는 파이프 라인구조를 이용한 데이터 분류장치.
  3. 제2항에 있어서, 데이터 분류기들이 클럭펄스에 의해 n개의 m비트 데이터중 최상위 비트 데이터를 데이터단을 통해 순차적으로 입력하여 제1-2입력단(GI, VI)의 입력신호에 따라 현재의 데이터와 이전의 데이터를 비교하여 인에이블 신호에 의해 가장 큰 데이터를 검출하여 저장하며 나머지 n-1개의 최상위 비트데이터를 순차적으로 분류하는 제11비트 분류기(B11)와, n개의 m비트 데이터중 차상위 비트 데이터를 데이터단을 통해 순차적으로 입력하여 상기 제11비트 분류기(B11)의 비교출력 신호 출력단(GO, VO)의 비교신호에 따라 현재 데이터와 이전의 데이터를 비교하여 출력 인에이블 신호에 의해 가장 큰 데이터를 출력하여 저장하며 나머지 n-1개의 차상위 비트 데이터를 순차적으로 분류하는 제21비트 분류기(B21)와, 상기 제11-제21비트 분류기(B11-B21)와 같이 수직방향으로 직렬 연결되어 n개의 m비트 데이터중 차상위 다음비트부터 최하위 비트 데이터를 데이터단을 통해 순차적으로 입력하여 상기 제21-제m1-1비트 분류기(B21-Bm1-1)의 제1-2출력단(GO, VO)의 비교신호에 따라 비교신호에 따라 현재 데이터와 이전의 데이터를 비교하여 각각 비교하여 차상위 비트에서 최하위 비트 데이터의 가장 큰 데이터를 각각 분류하는 제31-제m1비트 분류기(B31-Bm1)로 구성됨을 특징으로 하는 파이프 라인구조를 이용한 데이터 분류장치.
  4. 제1항에 있어서, 데이터 분류부(20)가 파이프 라인구조를 갖는 m×n개의 비트 분류기(B11-Bmn)로 구성됨을 특징으로 하는 파이프 라인구조를 이용한 데이터 분류장치.
  5. 제3항에 있어서, 데이터 분류기가 클럭펄스에 의해 n개의 분류할 비트 데이터를 순차적으로 입력 일시 저장하는 제1래치(R1)와, 클럭펄스에 의해 분류된 데이터를 저장하는 제2래치(R2)와, 상기 제1, 2래치(R1, R2)의 데이터를 비교하여 비교기(CO1)와, 상기 제1래치(R1)의 데이터나 제2래치(R2)의 데이터를 인에이블 신호에 의해 선택하여 상기 제2래치(R2)로 인가하기 위한 3개의 부논리곱소자(N1-N3)로 구성되는 제1멀티플렉서와, 상기 제1래치(R1)의 데이터나 제2래치(R2)의 데이터를 인에이블 신호에 의해 선택한 다음 데이터 분류기로 출력하기 위한 부논리곱소자(N4, N6)로 구성된 제2멀티플렉서와, 상기 제2래치(R2)에 저장되어 있는 분류된 데이터를 분류 데이터 선택신호에 따라 출력하는 전계효과 트랜지스터(T1)로 구성됨을 특징으로 하는 파이프 라인구조를 이용한 데이터 분류장치.
KR1019870015540A 1987-12-31 1987-12-31 파이프 라인구조를 이용한 데이터 분류장치 KR900008400B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019870015540A KR900008400B1 (ko) 1987-12-31 1987-12-31 파이프 라인구조를 이용한 데이터 분류장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019870015540A KR900008400B1 (ko) 1987-12-31 1987-12-31 파이프 라인구조를 이용한 데이터 분류장치

Publications (2)

Publication Number Publication Date
KR890010741A KR890010741A (ko) 1989-08-10
KR900008400B1 true KR900008400B1 (ko) 1990-11-20

Family

ID=19267813

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870015540A KR900008400B1 (ko) 1987-12-31 1987-12-31 파이프 라인구조를 이용한 데이터 분류장치

Country Status (1)

Country Link
KR (1) KR900008400B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100837815B1 (ko) * 2001-06-30 2008-06-13 주식회사 케이티 컨텐츠 분류 코드 저장 방법

Also Published As

Publication number Publication date
KR890010741A (ko) 1989-08-10

Similar Documents

Publication Publication Date Title
US9396143B2 (en) Hierarchical in-memory sort engine
US5883529A (en) Function clock generation circuit and D-type flip-flop equipped with enable function and memory circuit using same
US6052770A (en) Asynchronous register
US4628483A (en) One level sorting network
EP0444911B1 (en) Integrated high speed synchronous counter with asynchronous read-out
US5122979A (en) Method and a digital electronic device for the evaluation of an extremum of a set of binary encoded data words
KR960042416A (ko) 최대값 선택회로
Lipu et al. Exploiting parallelism for faster implementation of Bubble sort algorithm using FPGA
EP0176559A1 (en) SEMICONDUCTOR LOGIC CIRCUIT.
US4477904A (en) Parity generation/detection logic circuit from transfer gates
JPH01283625A (ja) データを分類するための固定布線回路
JPH0644044A (ja) 二進数を固定値と比較する並列化大きさ比較器
US10101965B1 (en) Method and apparatus for high speed streaming sorter
US20030095718A1 (en) Median filter
KR900008400B1 (ko) 파이프 라인구조를 이용한 데이터 분류장치
US5813040A (en) Write controller for a CAM-based switch with lineraly searchable memory utilizing hardware-encoded status tags to indicate avaliablity of each memory location for writing
EP0612008A1 (en) Multiple level parallel magnitude comparator
KR0139019B1 (ko) 비트순차식 병렬 비교기
EP0568373A2 (en) Parallelized magnitude comparator
KR920008268B1 (ko) 분류회로(Sorting Gircuit)
Ishii Retiming gated-clocks and precharged circuit structures
US4604726A (en) Sorting apparatus
JP4428819B2 (ja) 多入力データソーティング回路
JP2679820B2 (ja) ビット反転装置
Vinnakota et al. A new circuit for maximum value determination

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20021031

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee