JPH01283625A - データを分類するための固定布線回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、データを分類するための固定布線回路に係る
。

従来の技術 ］ンピュータグラフィックや関連データベースを用いた
アプリケーションにおいては数字の多数のグループを数
字の順序に分類することが必要である。分類は、典型的
に、汎用プロセッサ及びソフトウェアコマンドを用いて
行なわれ、メモリに記憶された分類されていないデータ
が分類される。２つの一般的な方法は、バブル分類方法
と、パケット分類方法である。

発明が解決しようとする課題 バブル分類方法は、比較回路を用いて、最初の２つのメ
モリ位置の大きい方の値を見出すものである。この大き
い方の値が下位の位置にある場合には、両方の値が交換
され、それによって第２の位置に入れられた値がその次
の値と比較され、等々を行なって、メモリの最大値がメ
モリアレイの最上部へ「バブルアップ」される。この手
順を繰り返し、２番目に大きな値が第２の位置へもって
いかれ、等々となる。Ｎ個の項目を分類するには、比較
ループをＮ１／２回通らなければならない。分類される
べき項目の数が増加するにつれて、この通過の回数が大
きくなって性能１著しい影響を与える。

パケット分類方法では、分類されるべき数の実際の値を
そのメモリアドレスとして使用している。この方法の利
点は、非常に迅速であることである。然し乍ら、分類さ
れる数字の個数に拘りなく、考えられる値と同数のメモ
リ位置（パケット）がなければならないので、メモリ容
量が必要とされるという欠点がある。例えば、一連の３
２ビット数字を分類するには、たとえ１００個の数字を
分類するだけであっても、４百万以上ものメモリ位置が
使用できねばならない。他の欠点は、複合値に対してポ
インタが必要なことと、データに対して各々のメモリ位
置を検査しなければならないので分類されたデータをア
クセスする速度が遅いことである。

数字を分類するための高性能の集積回路は、アドバンス
ト・マイクロ・デバイス・コンテント・アトレジプル・
データ・マネージャＡＭ９５Ｃ８５である。この名前が
示すとおり、メモリに記憶された数字の値によってメモ
リをアドレスすることができる。その実行速度は、入力
データをいかに分類するかに基づいたものとなる。

課題を解決するための手段 一般に、本発明は、データを分類するための固定布線回
路であって、複数の記憶装置及び各々の比較器を備えた
回路に係る。各記憶装置（例えば、レジスタ）は、分類
される一群の多ビットワードのうちの１つの多ビットワ
ードを記憶するのに用いられる。記憶装置にある順序で
既に分類されて記憶されたものに追加されるべき各々の
新たな多ビットワードは、全ての比較器に送られて、記
憶された多ビットワードと同時に比較される。

これら比較器の比較出力は、その新たな多ビットワード
がそのとき記憶される記憶装置を識別するのに用いられ
、そのワードが既に記憶されている多ビットワードに対
して適切な位置に入るようにされる。従って、新たな多
ビットワードは正しい位置に直ちに挿入され、分類され
た多ビットワードをいつでも呼び出すことができる。こ
の回路によってＮ個の多ビットワードのリストを分類す
るに要する時間はＮと共にリニアに増大するだけであっ
て、必要とされる記憶位置の量は、分類される多ビット
ワードの数によって左右される。

好ましい実施例においては、分類された多ビットワード
を隣接する記憶装置ヘシフトして新たな多ビットワード
のための場所を作り、それと同時にこの新たなワードを
挿入することができる。

各記憶装置及び比較器は、この新たな多ビットワード、
隣接する記憶装置に記憶された多ビットワードの１つ又
は関連記憶装置に現在記憶されている多ビットワードを
選択的に入力するように接続された関連マルチプレクサ
を有し、上記記憶装置はシフトレジスタであり、マルチ
プレクサは単一ビットマルチプレクサであり、上記比較
器は、記憶された多ビットワードと新たな多ビットワー
ドのビットを直列に受け取って比較するように接続され
た単一ビット比較器であり、この単一ビット比較器は、
最初に最上位ビットを受け取りそして比較されたビット
が等しくない最初のときに比較出力を凍結し、そして記
憶装置及びマルチプレクサは、キー（挿入位置を決定す
るために比較器において順次に比較される数）に対して
用いられる１組と、タグ（関連データが記憶されるアド
レスを指すポインタ）に対して用いられる１組の合計２
組がある。単一ビット比較器及びマルチプレクサの使用
により集積回路上のスペースが節約される。この回路は
、２ビツト（又は４ビツト）比較器及びマルチプレクサ
を使用することにより動作速度を上げることができるが
、それに対応してチップスペースも増加する。

本発明の他の特徴及び効果は、添付図面を参照した好ま
しい実施例の以下の詳細な説明及び特許請求の範囲から
明らかとなろう。

実施例 １１文 以下、添付図面を参照し、好ましい実施例を詳細に説明
する。

第１図には、分類エンジンモジュール１０゜即ち、３２
ビツトキー及びそれに関連した３２ビットタグのフォー
マットで与えられる多ビットワードを分類するための固
定布線回路が示されている。キーは、多ビットワードを
順次に配列するために比較される数値を表わす多ビット
ワードの部分である。タグは、関連データが記憶される
アドレスを指すのに用いられる。（例えば、タグは、コ
ンピュータグラフィックの多角形に関連したデータの全
ブロックを指してもよい。）分類エンジン１０は、入力
端子１６に直列に入力される新たなキーと、入力端子１
８に直列に入力される関連タグとを各々記憶するための
複数のキー記憶装置１２及びそれに関連したタグ記憶装
置１４を備えている。これらの記憶装置１２及び１４は
、関連する４対１のキーマルチプレクサ２ｏ又は４対ｌ
のタグマルチプレクサ２２からの入力を受け取るように
接続された３２ビツトシフトレジスタである。又、各キ
ー記憶装置１２には、直列の１ビツト比較器２４及び制
御論理回路２６が関連される。

各比較器２４は、関連記憶装置１２にそのとき記憶され
ているキーと、入力端子１６に入力された新たなキーと
を入力として受け取る。各比較器２４は、出力（新たな
キーが大きいか又はそのとき記憶されているキーが大き
いかを示す）をそれに関連した制御論理回路２６と、次
に大きなキーを記憶するための記憶装置１２に関連した
制御論理回路２６とに供給する。各制御論理回路２６は
、それに関連した比較器２４からの出力と、次に小さな
キーを記憶するキー記憶装置１２に関連した比較器から
の出力とを入力として受け取る。各制御論理回路２６の
出力は、キーマルチプレクサ２０及びタグマルチプレク
サ２２へ制御入力として送られる。

第１図及び第２図を参照すれば、各々のキーマルチプレ
クサ２０は、次に小さなキーに対する記憶装置１２の出
力（「バブルアップ」データ路と称する）と、関連記憶
装置１２の出力からの再循環入力と、入力端子１６から
の新たなキーと、次に大きなキーに対する記憶装置１２
からの出力（「読み出し」データ路と称する）とを入力
として受け取る。タグマルチプレクサ２２は、関連する
タグ記憶装置１４に対して同じ４つの入力を含んでいる
。第２図に示すように、２本のライン２８は、制御論理
回路２６からマルチプレクサ２０．２２ヘマルチブレク
サ制御信号ＭＵＸ　　ＣＮＴＲを供給する。

又、各々の分類エンジンモジュール１０は、分類された
数字を読み出すための読み出しキー出力３０及び読み出
しタグ出力３２を備えている。

各々の分類エンジンモジュールｌＯは、更に、第４図に
示すように容量を増加するためにモジュール形態で更に
別の分類エンジンモジュール１ｏへ接続される更に別の
入力及び出力を含んでいる。

これには、より大きい／より小さいの比較（〉（ＣＯＭ
Ｐ、）入力３４と、バブルアップキー人力３６と、バブ
ルアップタグ人力３８と、よす大きい／より小さいの比
較（＞　　＜　　ＧＯＭＰ、）出力４０と、読み出しキ
ー人力４２と、バブルアップキー出力４４と、読み出し
タグ人力４６と、バブルアップタグ出力４８とが含まれ
る。

第３図を参照すれば、１ビツトの直列比較器２４は、２
つのインバータ５０．５２と、２つのアンドゲート５４
．５６と、３ビツトレジスタ５８と、ノアゲート５９と
を含んでいる。アンドゲート５４は、インバータ５０の
出力と記憶されたキー人力６０とを入力として受け取る
。アンドゲート５６は、インバータ５２の出力と新たな
キー人力１６とを入力として受け取る。アンドゲート５
４の出力は、高レベルにあるときに、新たなキーピット
が記憶されたキーピットよりも小さいことを指示する。

アンドゲート５６の出力は、高レベルであるときに、新
たなキーピットが記憶されたキーピットよりも大きいこ
とを指示する。アンドゲート５４．５６の出力は、３ビ
ツトレジスタ５８に直接与えられる。アンドゲート５４
．５６の出力は、アンドゲート５９へ入力として与えら
れる。又、ゲート５９の出力はレジスタ５８へ送られ、
その両方の入力が低レベルであるときに高レベルとなり
、新たなキービットと記憶されたキーピットが等しいこ
とを指示する。

分類エンジンモジュール１０は集積回路であり、記憶装
置１２．１４は、ダイナミックランダムアクセスメモリ
技術を用いて形成するのが好ましいが、更に、電荷結合
装置（ＣＯＤ）技術によって実施することもできる。ゲ
ートは、ＣＭＯＳ又はＮＭＯ３型のものである。第４図
において、分類エンジンモジュール１０は、同様の分類
エンジンモジュール１０’　に接続されて示されており
、大きな容量の複合エンジンが形成される。分類エンジ
ン１０’は、小さなキー及びそれに関連したタグを記憶
すると共に、読み出しキー出力３０及び読み出しタグ出
力３２（第４図には示さず）により複合分類エンジンの
全読み出しを与えるのに用いられる。各分類エンジンモ
ジュール１０％　ｌＯ′は、クロック入力及び２つの制
御入力Ｃ０ＮＴＲ０Ｌ　　１．Ｃ０ＮＴＲ０Ｌ　　２を
含んでおり、これらは、初期化、直列比較、挿入／シフ
ト及び読み出しの４つの状態の１つに分類エンジン１Ｏ
１１０′　を入れるのに用いられる。

ｌ止 動作に際し、１つ以上の分類エンジンモジュール１０．
１０’　で構成された分類エンジンは、キー／タグの対
を分類し、それらをキーの値に基づいて数字の順序で記
憶するのに用いられる。初期化モードにおいては、全て
の記憶装置１２が全ての位置に１を入れることによって
初期化され、新たなキーが低い値をもって最下部に記憶
されるようになっている。新たなキー／タグ対は、その
各々の対について直列比較モード（新たなキーを全ての
記憶されたキーと比較する）及び挿入／シフトモード（
新たなキー及びタグを適切な位置に挿入しそして記憶さ
れたキー及びタグを必要に応じてシフトする）を繰り返
すことにより記憶装置１２．１４に適切な順序で順次に
入れられる。

直列比較モードにおいては、３２ビツトのキーが入力１
６を経て直列に読み取られそして全ての１ビツト比較器
２４へ送られる。各比較器２４においては、新たなキー
のビットが関連記憶装置１２に記憶されたキーのビット
と比較される。最上位ビットが最初に比較され、１つの
ビットが他のビットより大きくなるや否や比較器の出力
が凍結される。従って、新たなキーを予め分類されて記
憶された全てのキーと比較するためには３２個のクロッ
ク周期が必要である。又、記憶されたキーは、比較の間
に最下部からマルチプレクサ２０への第２の入力を通し
て各記憶装置１２へ再循環される。第３図を参照すれば
、単一ビット比較器２４において、入力１６の新たなキ
ーピットが入力６０の記憶されたキーピットよりも大き
い場合には、アンドゲート５６の出力が高レベルとなり
、アンドゲート５４の出力が低しベとなる。入力６０の
記憶されたキーピットが入力１６の新たなキーピットよ
り大きい場合には、アンドゲート５４の出力が高レベル
となりそしてアンドゲート５６の出力が低レベルとなる
。新たなキーピットと記憶されたキーピットとが同じで
ある場合には、アンドゲート５４．５６の出力が低レベ
ルとなり、ノアゲート５９の出力が高レベルとなる（こ
れは新たなキーピットと記憶されたキーピットが等しい
ことを指示する）。ノアゲート５９の出力が低レベルに
なるや否や、シフトレジスタ５８へのクロックが論理部
品（第３図には示さず）を介してディスエーブルされ、
シフトレジスタ５８の状態を凍結する。

挿入／シフトモードにおいては、新たなキーが古いキー
より小さい及び新たなキーが古いキーより大きいという
比較器２４の出力が論理回路２６に送られ、キー及びタ
グマルチプレクサ２０．２２を制御する。記憶装置１２
に既に記憶されているキーは順序付けされているので、
特定の記憶装置１２及びその上にある全比較器２４の出
力は、新たなキーが記憶されたキーよりも小さいことを
指示しく新たなキーがそのグループの最も大きなもので
ない限り）そしてその記憶装置より下にある全比較器出
力は、新たなキーが記憶されたキーよりも大きいことを
指示する。新たなキーは、関連比較器２４の出力が、新
たなキーが記憶されたキーより小さいことを指示すると
ころの第１記憶装置１２に挿入される。従って、この記
憶装置１２及びそれより高い全ての記憶装置１２に記憶
されたキーは、１つの記憶装置だけアップ方向にシフト
されることになる。制御論理回路２６は、関連比較器２
４が新たなキーが記憶されたキーよりも大きいことを指
示するときにマルチプレクサ２０が再循環入力（最下部
から２番目）を与えるように制御し、従って、挿入位置
より低い記憶装置１２はそれらの記憶されたキーを保持
する。制御論理回路２６は、それより低い記憶装置に対
する比較器出力が新たなキーが記憶されたキーよりも大
きいことを指示しそしてその関連比較器が新たなキーが
記憶されたキーよりも小さいことを指示するときに、マ
ルチプレクサ２０が挿入キー人力（最下部から３番目）
を与えるように制御する。

制御論理回路２６は、その比較器の出力とそれより下の
比較器の出力の両方が新たなキーが記憶された両キーよ
りも小さいことを指示するときに、マルチプレクサ２０
がバブルアップ入力（最下部入力）を与えるように制御
する。このようにして、新たな値（入力１６から読み込
まれた）が適切な位置に挿入され、その位置及びそれよ
り高い位置の全ての値が全て３２個のクロック周期中に
１つの記憶装置づつアップ方向に移動される。同じ制御
信号がタグマルチプレクサ２２に送られて、関連タグに
対して同じ挿入及びシフト動作が与えられる。

従って、新たなキー及びタグが挿入された後に、３ビツ
トレジスタ５８へのクロックの凍結状態が解かれ、次の
キー／タグ対が比較されて挿入され、等々となる。記憶
されたキー及びタグを読み出すために、マルチプレクサ
２０，２２は読み出し入力（最上部入力）を接続するよ
うに制御され、多ビットワードがキー及びタグの記憶装
置１２．１４を通してクロックされ、読み出しキー出力
３０及び読み出しタグ出力３２に直列に読み出される。

従って、分類エンジンは、新たなキー／タグ対をその最
大容量まで受け入れそしてその新たな対を正しい記憶位
置に瞬時に挿入する。記憶されたデータは任意の時間に
読み出して多だしい順序にすることができる。分類エン
ジンがＮ項目のリストを分類するに要する時間は、Ｎと
共にリニアに増加するだけである。追加容量を与えるた
めには、更に別の分類エンジンモジュール１０を単に追
加すればよい。

他の実施例 特許請求の範囲内で他の実施例を考えることもできる。

例えば、密度を増加するようにＣＯＤ技術を用いて記憶
装置を実施することもできる。

又、動作速度を高めるために、対応するチップスペース
を犠牲にすれば、２（又は４）ビットの比較及びマルチ
プレクス動作を使用することができる。

又、入ってくるデータ及び出ていくデータの補数をとっ
たりとらなかったりする追加の制御ラインによって分類
順序を制御することができる。

【図面の簡単な説明】

第１図は、本発明によるデータを分類する固定布線回路
のブロック図、 第２図は、第１図の回路の単一記憶装置に関連した部品
のブロック図、 第３図は、第１図の回路の１ビツト比較器を示す回路図
、そして 第４図は、複数の第１図回路間の接続を示すブロック図
である。 １０・・・分類エンジンモジュール １２・・・複数のキー記憶装置 １４・・・タグ記憶装置 １６．１８・・・入力 ２０．２２・・・マルチプレクサ ２４・・・１ビツト比較器 ２６・・・制御論理回路 ３０・・・読み出しキー出力 ３２・・・読み出しタグ出力 ｋｌｊ

Claims (1)

1. 【特許請求の範囲】 （１）分類されるべき一連の第１の多ビットワードのう
   ちの新たな多ビットワードを入力するための入力手段と
   、 上記分類されるべき一連の多ビットワードのうちの１つ
   の多ビットワードを各々記憶するための複数の第１記憶
   装置と、 各第１記憶装置に各々関連した複数の比較器であって、
   その各々が関連記憶装置に記憶された多ビットワードと
   、上記入力手段からの上記新たな多ビットワードとを受
   け取るように接続されて、上記関連記憶装置に記憶され
   た多ビットワードと上記新たな多ビットワードとを比較
   すると同時に、他の比較器の比較も行なって、比較出力
   を発生するようにされた複数の比較器と、 上記比較出力に応答して上記新たな多ビットワードを上
   記記憶装置に記憶し、これが他の記憶装置に記憶された
   分類された多ビットワードに対して適切な位置に入れら
   れるようにする制御手段とを具備することを特徴とする
   データを分類するための固定布線回路。 （２）上記制御手段は、上記記憶装置に記憶された分類
   された多ビットワードをその隣接記憶装置へ同時にシフ
   トして上記新たな多ビットワードのための余裕を作る手
   段を備えている請求項１に記載の回路。 （３）上記制御手段は、複数のマルチプレクサを備え、
   各々のマルチプレクサは各々の記憶装置及び比較器に関
   連していて、更に、各々のマルチプレクサは、上記入力
   手段からの上記新たな多ビットワードと、上記各々の記
   憶装置に隣接する第１の隣接記憶装置に記憶された分類
   された多ビットワードとを受け取って、その２つの多ビ
   ットワードの１つをその関連比較器の上記比較出力に基
   づいて上記各々の記憶装置へ選択的に出力するように接
   続された請求項２に記載の回路。 （４）各々の上記比較器は、上記新たな多ビットワード
   及び分類された多ビットワードのビットを直列に受け取
   って比較するよう接続された単一ビット比較器である請
   求項１に記載の回路。 （５）各々の上記比較器は、最初に最上位ビットを受け
   取りそして比較されたビットが等しくない最初のときに
   上記比較出力を凍結するように接続された請求項４に記
   載の回路。（６）各々の上記マルチプレクサは、上記関
   連記憶装置に記憶された多ビットワードを入力として受
   け取りそしてその出力として選択的に供給するように接
   続された請求項３に記載の回路。 （７）上記マルチプレクサは単一ビットマルチプレクサ
   であり、上記記憶装置は、上記マルチプレクサからの直
   列入力を受け取りそして上記比較器へ直列出力を供給す
   るように接続されたシフトレジスタであり、更に、この
   シフトレジスタは、上記直列出力をそれに関連したマル
   チプレクサと、第１の隣接記憶装置に関連したマルチプ
   レクサとに供給する請求項３に記載の回路。 （８）上記記憶装置の上記直列出力は、第２の隣接記憶
   装置に関連したマルチプレクサへ更に別の入力として接
   続される請求項７に記載の回路。 （９）上記第１の多ビットワードはキーであり、複数の
   第２の記憶装置を更に備え、その各々は、上記キーに関
   連した多ビットタグを記憶するようにされ、上記制御手
   段は、上記比較出力に応答して各々の上記新たな多ビッ
   トタグをその関連キーに対応する位置に記憶する手段を
   備えている請求項１に記載の回路。 （１０）複数の比較器及びそれに関連した記憶装置を含
   む固定布線回路を用意し、各記憶装置は、分類される一
   連の多ビットワードのうちの１つの多ビットワードを記
   憶するものであり、 更に、分類される上記一連の多ビットワードの新たな多
   ビットワードを上記比較器へ送り、各々の上記比較器に
   おいて、互いに他の比較器での比較と同時に、関連記憶
   装置に記憶された分類された多ビットワードと上記新た
   な多ビットワードとを比較しそして比較出力を発生しそ
   して上記比較出力に応答して、上記新たな多ビットワー
   ドを上記記憶装置に記憶し、それが他の記憶装置に記憶
   された分類された多ビットワードに対して適切な位置に
   入れるようにすることを特徴とするデータを分類する方
   法。