JPH06119146A - データのソート回路 - Google Patents
データのソート回路Info
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- JPH06119146A JPH06119146A JP4293697A JP29369792A JPH06119146A JP H06119146 A JPH06119146 A JP H06119146A JP 4293697 A JP4293697 A JP 4293697A JP 29369792 A JP29369792 A JP 29369792A JP H06119146 A JPH06119146 A JP H06119146A
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- G06F7/24—Sorting, i.e. extracting data from one or more carriers, rearranging the data in numerical or other ordered sequence, and rerecording the sorted data on the original carrier or on a different carrier or set of carriers sorting methods in general
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N7/00—Computing arrangements based on specific mathematical models
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Abstract
(57)【要約】 （修正有）
【目的】ファジー推論の入力ラベルをそのグレード大小
に従って配列する場合などに用いるソート回路の簡単か
つ高速化。 【構成】ソート対象データが順次出現するデータ線Ｄ
Ｂ、縦列配置初期設定により所定初期値保持するデータ
レジスタＤＲ１…と線ＤＢから対応のＤＲに至る転送路
を形成する第１の動作と隣接段のＤＲから対応のＤＲに
至る第２の動作とこれらいずれの転送路も形成しない非
動作のうちいずれか一つを実行するように制御される転
送路形成手段Ｓ１…と、これら転送路形成手段に各動作
を指令するためにそれぞれに対応して設置される複数の
転送制御回路Ｃ１…とを備え、各転送制御回路は、対応
のデータレジスタに保持中のデータと前記データ線上に
出現中のデータの大小関係の判定結果と、隣接段におけ
る同様の大小判定結果Ｊ１…とに基づき前記対応の転送
路形成手段に動作の選択指令を発する。
に従って配列する場合などに用いるソート回路の簡単か
つ高速化。 【構成】ソート対象データが順次出現するデータ線Ｄ
Ｂ、縦列配置初期設定により所定初期値保持するデータ
レジスタＤＲ１…と線ＤＢから対応のＤＲに至る転送路
を形成する第１の動作と隣接段のＤＲから対応のＤＲに
至る第２の動作とこれらいずれの転送路も形成しない非
動作のうちいずれか一つを実行するように制御される転
送路形成手段Ｓ１…と、これら転送路形成手段に各動作
を指令するためにそれぞれに対応して設置される複数の
転送制御回路Ｃ１…とを備え、各転送制御回路は、対応
のデータレジスタに保持中のデータと前記データ線上に
出現中のデータの大小関係の判定結果と、隣接段におけ
る同様の大小判定結果Ｊ１…とに基づき前記対応の転送
路形成手段に動作の選択指令を発する。
Description
【０００１】
【産業上の利用分野】本発明は、各種の家電製品や車両
の制御に利用されるファジイ推論マシン内で生成される
グレード群をその大きさの順に配列し直す場合などに利
用されるデータのソート回路に関するものである。
の制御に利用されるファジイ推論マシン内で生成される
グレード群をその大きさの順に配列し直す場合などに利
用されるデータのソート回路に関するものである。
【０００２】
【従来の技術】ファジイ推論を利用したファジイ制御
は、各種の家電製品や車両の制御など既存の広汎な制御
に応用されつつある。このファジイ推論の核心を成す多
重ファジイ推論は、前件部に含まれるファジイ概念（入
力ラベル）と事実との一致度（グレード）を算定する段
階と、この算定された各入力ラベルのグレードについて
ルールに対応した「min - max 演算」を行い、各ルール
の後件部に含まれるファジイ概念（出力ラベル）のメン
バーシップ関数を頭切りする中間段階と、これら頭切り
された出力ラベルのメンバーシップ関数から確定的な結
論を得る最終段階とから構成される。
は、各種の家電製品や車両の制御など既存の広汎な制御
に応用されつつある。このファジイ推論の核心を成す多
重ファジイ推論は、前件部に含まれるファジイ概念（入
力ラベル）と事実との一致度（グレード）を算定する段
階と、この算定された各入力ラベルのグレードについて
ルールに対応した「min - max 演算」を行い、各ルール
の後件部に含まれるファジイ概念（出力ラベル）のメン
バーシップ関数を頭切りする中間段階と、これら頭切り
された出力ラベルのメンバーシップ関数から確定的な結
論を得る最終段階とから構成される。
【０００３】従来、上述したようなファジイ推論に基づ
く制御は、主として家電製品などの低速制御に応用され
てきが、これを自動車の走行制御や、サスペンション制
御など比較的複雑でかつ高速性が要求される技術分野に
応用しようとすれば、従来の演算時間を飛躍的に、典型
的には３桁程度、短縮することが必要になる。この演算
時間の短縮は、入力ラベルについてのグレード演算、演
算されたグレード群についての「min - max 演算」及び
この min - max 演算結果に基づく出力グレードの頭切
りと非ファジイ化段階のそれぞれについて調和を保ちな
がら実現する必要がある。
く制御は、主として家電製品などの低速制御に応用され
てきが、これを自動車の走行制御や、サスペンション制
御など比較的複雑でかつ高速性が要求される技術分野に
応用しようとすれば、従来の演算時間を飛躍的に、典型
的には３桁程度、短縮することが必要になる。この演算
時間の短縮は、入力ラベルについてのグレード演算、演
算されたグレード群についての「min - max 演算」及び
この min - max 演算結果に基づく出力グレードの頭切
りと非ファジイ化段階のそれぞれについて調和を保ちな
がら実現する必要がある。
【０００４】本発明者は、入力ラベルのグレード群に対
するmin - max 演算の高速化を図るうえで、このグレー
ド群を予め大きさの順に再配列しておくことが有効であ
ることを見出した。しかしながら、このグレードの再配
列、すなわちデータのソートには相応の処理時間が必要
になるため、このデータのソートを高速化しなければ後
段におけるmin - max 演算の高速化が無意味になってし
まう。
するmin - max 演算の高速化を図るうえで、このグレー
ド群を予め大きさの順に再配列しておくことが有効であ
ることを見出した。しかしながら、このグレードの再配
列、すなわちデータのソートには相応の処理時間が必要
になるため、このデータのソートを高速化しなければ後
段におけるmin - max 演算の高速化が無意味になってし
まう。
【０００５】従来、この種のソートは、主としてソフト
ウェア処理で行われている。すなわち、先行のデータ群
が相互の大小比較に基づきポインタによって大きさの順
に鎖状に配列され、この先行のデータ群と新たなデータ
との大小比較の反復によってこの新たなデータの挿入箇
所が求められ鎖状の配列が変更されるという処理が最終
データまで反復される。このようなソフトウェアによる
ソートは、多数回の大小比較を含むため処理時間がかか
るという問題がある。この処理をハードウエア回路で実
現しようとすれば、多数の比較回路と、中間結果を保持
しておくためのレジスタと、レジスタ間のデータ転送を
制御するための複雑な論理回路が必要になりハードウエ
アの規模が過大になるという問題がある。このハードウ
エア回路を、自己経路決定型スイッチングネットワーク
等で実現しようとしても、過大な規模のネットワーク回
路が必要になるという問題がある。
ウェア処理で行われている。すなわち、先行のデータ群
が相互の大小比較に基づきポインタによって大きさの順
に鎖状に配列され、この先行のデータ群と新たなデータ
との大小比較の反復によってこの新たなデータの挿入箇
所が求められ鎖状の配列が変更されるという処理が最終
データまで反復される。このようなソフトウェアによる
ソートは、多数回の大小比較を含むため処理時間がかか
るという問題がある。この処理をハードウエア回路で実
現しようとすれば、多数の比較回路と、中間結果を保持
しておくためのレジスタと、レジスタ間のデータ転送を
制御するための複雑な論理回路が必要になりハードウエ
アの規模が過大になるという問題がある。このハードウ
エア回路を、自己経路決定型スイッチングネットワーク
等で実現しようとしても、過大な規模のネットワーク回
路が必要になるという問題がある。
【０００６】
【課題を解決するための手段】本発明に係わるデータの
ソート回路は、ソート対象のデータが出現するデータ線
と、縦列配置され初期設定により所定の初期値を保持す
る複数のデータレジスタと、これらデータレジスタに対
応して設置され、上記データ線から対応のデータレジス
タに至るデータ転送路を形成する第１の動作、この第１
の動作のタイミングに先行して隣接段のデータレジスタ
から対応のデータレジスタに至るデータ転送路を形成す
る第２の動作及びいずれのデータ転送路も形成しない非
動作のうちいずれか一つを実行するように制御される転
送路形成手段と、これら転送路形成手段に前記各動作を
指令するためにそれぞれに対応して設置される複数の転
送制御回路とを備えている。
ソート回路は、ソート対象のデータが出現するデータ線
と、縦列配置され初期設定により所定の初期値を保持す
る複数のデータレジスタと、これらデータレジスタに対
応して設置され、上記データ線から対応のデータレジス
タに至るデータ転送路を形成する第１の動作、この第１
の動作のタイミングに先行して隣接段のデータレジスタ
から対応のデータレジスタに至るデータ転送路を形成す
る第２の動作及びいずれのデータ転送路も形成しない非
動作のうちいずれか一つを実行するように制御される転
送路形成手段と、これら転送路形成手段に前記各動作を
指令するためにそれぞれに対応して設置される複数の転
送制御回路とを備えている。
【０００７】各転送制御回路は、対応のデータレジスタ
に保持中のデータＤｉとデータ線上に出現中のデータＤ
Ｄの大小関係を判定する大小判定回路と、この大小判定
回路による自段の大小判定結果と隣接段の転送制御回路
内の大小判定回路で同様に行われる隣接段の大小判定結
果との組合せに基づき前記対応の転送路形成手段に動作
の選択指令を発する論理回路とを備えている。
に保持中のデータＤｉとデータ線上に出現中のデータＤ
Ｄの大小関係を判定する大小判定回路と、この大小判定
回路による自段の大小判定結果と隣接段の転送制御回路
内の大小判定回路で同様に行われる隣接段の大小判定結
果との組合せに基づき前記対応の転送路形成手段に動作
の選択指令を発する論理回路とを備えている。
【０００８】各転送制御回路内の論理回路は、 ａ．自段の大小判定結果が第１の結果であり、かつ隣接
段の大小判定結果がこれと逆の第２の結果であれば、対
応の転送路形成手段に第１の動作を指令する信号を出力
し、 ｂ．自段の大小判定結果が第１の結果であり、かつ隣接
段の大小判定結果もこれと同一の第１の結果であれば、
対応の転送路形成手段に第２の動作を指令する信号を出
力し、 ｃ．自段の大小判定結果が第２の結果であれば、隣接段
の大小判定結果に係わりなく対応の転送路形成手段に非
動作を指令する信号を出力するように構成されている。
段の大小判定結果がこれと逆の第２の結果であれば、対
応の転送路形成手段に第１の動作を指令する信号を出力
し、 ｂ．自段の大小判定結果が第１の結果であり、かつ隣接
段の大小判定結果もこれと同一の第１の結果であれば、
対応の転送路形成手段に第２の動作を指令する信号を出
力し、 ｃ．自段の大小判定結果が第２の結果であれば、隣接段
の大小判定結果に係わりなく対応の転送路形成手段に非
動作を指令する信号を出力するように構成されている。
【０００９】
【作用】本発明の作用については、最も簡単な第１の実
施例と共に詳細に説明する。
施例と共に詳細に説明する。
【００１０】
【実施例】図１は、本発明の第１の実施例に係わるデー
タのソート回路の構成を示すブロック図であり、ソート
対象のデータが出現するデータ線ＤＢと、縦列配置され
データレジスタＤＲ１，ＤＲ２，ＤＲ３・・・と、スイ
ッチから成る転送路形成手段Ｓ１，Ｓ２，Ｓ３・・・
と、各転送形成手段の動作を制御するために各転送路形
成手段に対応して設置されている転送制御回路Ｃ１，Ｃ
２，Ｃ３・・・から構成されている。
タのソート回路の構成を示すブロック図であり、ソート
対象のデータが出現するデータ線ＤＢと、縦列配置され
データレジスタＤＲ１，ＤＲ２，ＤＲ３・・・と、スイ
ッチから成る転送路形成手段Ｓ１，Ｓ２，Ｓ３・・・
と、各転送形成手段の動作を制御するために各転送路形
成手段に対応して設置されている転送制御回路Ｃ１，Ｃ
２，Ｃ３・・・から構成されている。
【００１１】データレジスタＤＲ１，ＤＲ２，ＤＲ３・
・・のそれぞれには、初期設定によってデータ線ＤＢ上
に出現するデータの最大値以上の値が保持される。転送
路形成手段は、対応の転送制御回路からの指令に基づ
き、データ線ＤＢから対応のデータレジスタに至るデー
タ転送路を形成する第１の動作、前段のデータレジスタ
から対応のデータレジスタに至るデータ転送路を形成す
る第２の動作及びいずれのデータ転送路も形成しない第
３の動作のうちいずれか一つを実行する。各転送制御回
路Ｃ１，Ｃ２，Ｃ３・・・は、対応のデータレジスタに
保持中のデータＤｉとデータ線上に出現中のデータＤＤ
との大小関係を判定する大小判定回路と、この大小判定
回路による自段の大小判定結果と前段の転送制御回路内
の大小判定回路で同様に行われる前段の大小判定結果Ｊ
１，Ｊ２，Ｊ３・・・との組合せに基づき対応の転送路
形成手段Ｓ１，Ｓ２，Ｓ３・・・に動作の選択指令を発
する論理回路とを備えを備えている。
・・のそれぞれには、初期設定によってデータ線ＤＢ上
に出現するデータの最大値以上の値が保持される。転送
路形成手段は、対応の転送制御回路からの指令に基づ
き、データ線ＤＢから対応のデータレジスタに至るデー
タ転送路を形成する第１の動作、前段のデータレジスタ
から対応のデータレジスタに至るデータ転送路を形成す
る第２の動作及びいずれのデータ転送路も形成しない第
３の動作のうちいずれか一つを実行する。各転送制御回
路Ｃ１，Ｃ２，Ｃ３・・・は、対応のデータレジスタに
保持中のデータＤｉとデータ線上に出現中のデータＤＤ
との大小関係を判定する大小判定回路と、この大小判定
回路による自段の大小判定結果と前段の転送制御回路内
の大小判定回路で同様に行われる前段の大小判定結果Ｊ
１，Ｊ２，Ｊ３・・・との組合せに基づき対応の転送路
形成手段Ｓ１，Ｓ２，Ｓ３・・・に動作の選択指令を発
する論理回路とを備えを備えている。
【００１２】まず、転送路形成手段Ｓ１，Ｓ２，Ｓ３・
・・を介して縦列配置されるデータレジスタＤＲ１，Ｄ
Ｒ２，ＤＲ３・・・には、図２の（Ａ）に示すように、
データバスＤＢ上に出現するデータの上限値以上の初期
値が設定される。データバスＤＢに出現するデータが８
ビット幅の場合には、この初期値として、例えばその符
号無し整数の最大値〔ＦＦ〕H が設定される。このの
ち、データバスＤＢ上には、異なる大きさのデータＤ
１，Ｄ２，Ｄ３，Ｄ４・・・・が順次出現するが、最後
のデータが出現した時点では、図２（Ｚ）に例示するよ
うに、データレジスタＤＲ１，ＤＲ２，ＤＲ３・・・内
に大きさの昇順にソートされた状態で保持される。
・・を介して縦列配置されるデータレジスタＤＲ１，Ｄ
Ｒ２，ＤＲ３・・・には、図２の（Ａ）に示すように、
データバスＤＢ上に出現するデータの上限値以上の初期
値が設定される。データバスＤＢに出現するデータが８
ビット幅の場合には、この初期値として、例えばその符
号無し整数の最大値〔ＦＦ〕H が設定される。このの
ち、データバスＤＢ上には、異なる大きさのデータＤ
１，Ｄ２，Ｄ３，Ｄ４・・・・が順次出現するが、最後
のデータが出現した時点では、図２（Ｚ）に例示するよ
うに、データレジスタＤＲ１，ＤＲ２，ＤＲ３・・・内
に大きさの昇順にソートされた状態で保持される。
【００１３】図２（Ａ）に示すような初期状態から図２
（Ｚ）に示すような最終状態を実現するために、各段の
転送制御回路Ｃ１，Ｃ２，Ｃ３・・・によって次のよう
な制御が行われる。まず、図２（Ｂ）に示すように、デ
ータバス上に出現した最初のデータＤ１は、いずれか一
つのデータレジスタ、例えば初段のデータレジスタＤＲ
１に保持される。このデータＤ１の保持と同時に、各デ
ータレジスタに保持されていた初期値〔ＦＦ〕H の後段
のデータレジスタへのシフトが行われる。
（Ｚ）に示すような最終状態を実現するために、各段の
転送制御回路Ｃ１，Ｃ２，Ｃ３・・・によって次のよう
な制御が行われる。まず、図２（Ｂ）に示すように、デ
ータバス上に出現した最初のデータＤ１は、いずれか一
つのデータレジスタ、例えば初段のデータレジスタＤＲ
１に保持される。このデータＤ１の保持と同時に、各デ
ータレジスタに保持されていた初期値〔ＦＦ〕H の後段
のデータレジスタへのシフトが行われる。
【００１４】次に、図２（Ｃ）に示すように、データバ
ス上にＤ１よりも大きな２番目のデータＤ２が出現した
場合、データＤ２よりも小さなデータＤ１を保持してい
るデータレジスタＤＲ１についてはなんらのデータ転送
も行われず従前のデータＤ１が保持され続ける。これに
対して、このデータＤ２以上の値のデータ、すなわち初
期値〔ＦＦ〕H を保持している２番目以降のデータレジ
スタＤＲ２，ＤＲ３・・・については、それぞれに保持
中の初期値〔ＦＦ〕H が後段のデータレジスタにシフト
されると同時に、この新たに出現したデータＤ２が、２
段目のデータレジスタＤＲ２に保持される。
ス上にＤ１よりも大きな２番目のデータＤ２が出現した
場合、データＤ２よりも小さなデータＤ１を保持してい
るデータレジスタＤＲ１についてはなんらのデータ転送
も行われず従前のデータＤ１が保持され続ける。これに
対して、このデータＤ２以上の値のデータ、すなわち初
期値〔ＦＦ〕H を保持している２番目以降のデータレジ
スタＤＲ２，ＤＲ３・・・については、それぞれに保持
中の初期値〔ＦＦ〕H が後段のデータレジスタにシフト
されると同時に、この新たに出現したデータＤ２が、２
段目のデータレジスタＤＲ２に保持される。
【００１５】このデータレジスタＤＲ２による新たなデ
ータＤ２の保持は、この新たなデータＤ２が自段ＤＲ２
に保持中のデータ以下であるが前段ＤＲ１に保持中のデ
ータよりは大きいという、自段と前段の大小判定結果の
不一致に基づいて行われる。また、データレジスタＤＲ
３とその後段の各データレジスタについては、自段と前
段の大小判定結果が共にＤＲｉ≧Ｄ２（ｉ＝３，４・・
・）で一致するため、後段へのシフト動作のみが実行さ
れる。
ータＤ２の保持は、この新たなデータＤ２が自段ＤＲ２
に保持中のデータ以下であるが前段ＤＲ１に保持中のデ
ータよりは大きいという、自段と前段の大小判定結果の
不一致に基づいて行われる。また、データレジスタＤＲ
３とその後段の各データレジスタについては、自段と前
段の大小判定結果が共にＤＲｉ≧Ｄ２（ｉ＝３，４・・
・）で一致するため、後段へのシフト動作のみが実行さ
れる。
【００１６】次に、図２（Ｄ）に示すように、Ｄ１より
も大きくＤ２よりも小さな新たなデータＤ３が出現した
場合には、データＤ３よりも小さなデータＤ１を保持し
ているデータレジスタＤＲ１についてはなんらのデータ
転送も行われない。これに対して、このデータＤ３以上
の値のデータを保持している２番目以降のデータレジス
タＤＲ２，ＤＲ３・・・については、それぞれに保持中
のデータＤ２と初期値〔ＦＦ〕H が後段のデータレジス
タにシフトされると同時に、新たに出現したデータＤ３
が、２段目のデータレジスタＤＲ２に保持される。この
結果、各段のデータレジスタに保持されているデータは
図２（Ｅ）に示すように、後段にいくほど大きな値とな
るようにソートされる。
も大きくＤ２よりも小さな新たなデータＤ３が出現した
場合には、データＤ３よりも小さなデータＤ１を保持し
ているデータレジスタＤＲ１についてはなんらのデータ
転送も行われない。これに対して、このデータＤ３以上
の値のデータを保持している２番目以降のデータレジス
タＤＲ２，ＤＲ３・・・については、それぞれに保持中
のデータＤ２と初期値〔ＦＦ〕H が後段のデータレジス
タにシフトされると同時に、新たに出現したデータＤ３
が、２段目のデータレジスタＤＲ２に保持される。この
結果、各段のデータレジスタに保持されているデータは
図２（Ｅ）に示すように、後段にいくほど大きな値とな
るようにソートされる。
【００１７】データバス上に新たなデータが出現するた
びに、上述の動作が反復され、最終的には、図２（Ｚ）
に示すように、初段のデータレジスタから最終段のデー
タレジスタにかけてデータが昇順にソートされる。
びに、上述の動作が反復され、最終的には、図２（Ｚ）
に示すように、初段のデータレジスタから最終段のデー
タレジスタにかけてデータが昇順にソートされる。
【００１８】上記動作に必要な各段の転送制御回路内の
論理を要約すれば、 ａ．自段の大小判定結果がＤＤ≦Ｄｉであり、かつ前段
の大小判定結果がこれと逆であれば、対応の転送路形成
手段に第１の動作を指令する信号を出力し ｂ．自段の大小判定結果がＤＤ≦Ｄｉであり、かつ前段
の大小判定結果もこれと同じであれば、対応の転送路形
成手段に第２の動作を指令する信号を出力し、 ｃ．自段の大小判定結果がＤＤ＞Ｄｉであれば、前段の
大小判定結果に係わりなく対応の転送路形成手段に第３
の動作を指令する信号を出力することとなる。
論理を要約すれば、 ａ．自段の大小判定結果がＤＤ≦Ｄｉであり、かつ前段
の大小判定結果がこれと逆であれば、対応の転送路形成
手段に第１の動作を指令する信号を出力し ｂ．自段の大小判定結果がＤＤ≦Ｄｉであり、かつ前段
の大小判定結果もこれと同じであれば、対応の転送路形
成手段に第２の動作を指令する信号を出力し、 ｃ．自段の大小判定結果がＤＤ＞Ｄｉであれば、前段の
大小判定結果に係わりなく対応の転送路形成手段に第３
の動作を指令する信号を出力することとなる。
【００１９】図３は、本発明の第２の実施例に係わるフ
ァジイ演算の入力ラベルのグレードのソート回路の構成
を示すブロック図であり、１は図示しない前段のグレー
ド演算回路から出力される入力ラベルのグレードが出現
するグレードバス、２はこのグレードバス１上に出現す
る入力ラベルのグレードがゼロでない有効データである
場合のみハイ信号が出現する信号線、３はグレードバス
１上に出現中の入力ラベルのグレードに対応してこの入
力ラベルの識別子が出現するラベルバスである。
ァジイ演算の入力ラベルのグレードのソート回路の構成
を示すブロック図であり、１は図示しない前段のグレー
ド演算回路から出力される入力ラベルのグレードが出現
するグレードバス、２はこのグレードバス１上に出現す
る入力ラベルのグレードがゼロでない有効データである
場合のみハイ信号が出現する信号線、３はグレードバス
１上に出現中の入力ラベルのグレードに対応してこの入
力ラベルの識別子が出現するラベルバスである。
【００２０】１１，１２，１３・・・と、２１，２２，
２３・・・はそれぞれセレクタを内蔵しかつ縦列接続さ
れるセレクタ付きデータレジスタ群であり、３１，３
２，３３・・・は上記各セレクタ付きデータレジスタ内
の２入力セレクタの選択動作を制御するために各セレク
タ付きデータレジスタ群に対応して縦列配置される選択
制御回路群である。
２３・・・はそれぞれセレクタを内蔵しかつ縦列接続さ
れるセレクタ付きデータレジスタ群であり、３１，３
２，３３・・・は上記各セレクタ付きデータレジスタ内
の２入力セレクタの選択動作を制御するために各セレク
タ付きデータレジスタ群に対応して縦列配置される選択
制御回路群である。
【００２１】セレクタ付きデータレジスタ群１１，１
２，１３・・・のそれぞれは、グレードレジスタＧＲ
と、このグレードレジスタＧＲの前段に配置される２入
力のグレードセレクタＧＳとを備えている。このグレー
ドセレクタＧＳの一方の入力端子Ａはグレードバス１に
接続され、他方の入力端子Ｂは前段のセレクタ付きデー
タレジスタ内のグレードレジスタＧＲの出力端子に接続
され、かつ出力端子は後段のグレードレジスタＧＲに接
続されている。
２，１３・・・のそれぞれは、グレードレジスタＧＲ
と、このグレードレジスタＧＲの前段に配置される２入
力のグレードセレクタＧＳとを備えている。このグレー
ドセレクタＧＳの一方の入力端子Ａはグレードバス１に
接続され、他方の入力端子Ｂは前段のセレクタ付きデー
タレジスタ内のグレードレジスタＧＲの出力端子に接続
され、かつ出力端子は後段のグレードレジスタＧＲに接
続されている。
【００２２】セレクタ付きデータレジスタ群２１，２
２，２３・・・のそれぞれは、ラベルレジスタＬＲと、
このラベルレジスタＬＲの前段に配置される２入力のラ
ベルセレクタＬＳとを備えている。このラベルセレクタ
ＬＳの一方の入力端子Ａはラベルバス３に接続され、他
方の入力端子Ｂは前段のセレクタ付きデータレジスタ内
のラベルレジスタＬＳの出力端子に接続され、かつ出力
端子は後段のラベルレジスタＬＳに接続されている。
２，２３・・・のそれぞれは、ラベルレジスタＬＲと、
このラベルレジスタＬＲの前段に配置される２入力のラ
ベルセレクタＬＳとを備えている。このラベルセレクタ
ＬＳの一方の入力端子Ａはラベルバス３に接続され、他
方の入力端子Ｂは前段のセレクタ付きデータレジスタ内
のラベルレジスタＬＳの出力端子に接続され、かつ出力
端子は後段のラベルレジスタＬＳに接続されている。
【００２３】縦列配置される選択制御回路３１，３２，
３３・・・は、対応のグレードレジスタに保持されてい
るグレードとグレードバス１上に出現する新たなグレー
ドとの大小比較を行う比較回路ＣＭＰと、この比較回路
による大小比較結果を保持するＤ型フリップフロップＦ
Ｆと、２個のアンドゲートＡ１，Ａ２から成る論理回路
とを備えている。
３３・・・は、対応のグレードレジスタに保持されてい
るグレードとグレードバス１上に出現する新たなグレー
ドとの大小比較を行う比較回路ＣＭＰと、この比較回路
による大小比較結果を保持するＤ型フリップフロップＦ
Ｆと、２個のアンドゲートＡ１，Ａ２から成る論理回路
とを備えている。
【００２４】まず、グレードバス１上にグレードが出現
し始める前に、各段のセレクタ付きデータレジスタ１
１，１２，１３・・・のグレードレジスタＧＲがリセッ
ト信号線ＲＳＴを介してリセットされる。リセットされ
た各段のグレードレジスタＧＲには、グレードバス１上
に出現するグレードの上限値、例えば、グレードが８ビ
ット幅の符号無しデータであれば、その上限値〔ＦＦ〕
H が保持される。以下では、説明の便宜上、入力ラベル
のグレードを８ビット幅のデータとし、初期値として設
定されるその上限値を〔ＦＦ〕H とする。
し始める前に、各段のセレクタ付きデータレジスタ１
１，１２，１３・・・のグレードレジスタＧＲがリセッ
ト信号線ＲＳＴを介してリセットされる。リセットされ
た各段のグレードレジスタＧＲには、グレードバス１上
に出現するグレードの上限値、例えば、グレードが８ビ
ット幅の符号無しデータであれば、その上限値〔ＦＦ〕
H が保持される。以下では、説明の便宜上、入力ラベル
のグレードを８ビット幅のデータとし、初期値として設
定されるその上限値を〔ＦＦ〕H とする。
【００２５】このリセットの終了後に、図示しない前段
のグレード演算回路で演算された入力ラベルのグレード
がグレードバス１上に出力され、このグレードに対応す
る入力ラベルの識別子がラベルバス３上に出力される。
また、グレードバス１上に出力されるグレードの値がゼ
ロでない有効データの場合にだけ、前段のグレード演算
回路から、グレードの保持を指令するライトイネーブル
信号（ＷＥ）が信号線２上に出力される。
のグレード演算回路で演算された入力ラベルのグレード
がグレードバス１上に出力され、このグレードに対応す
る入力ラベルの識別子がラベルバス３上に出力される。
また、グレードバス１上に出力されるグレードの値がゼ
ロでない有効データの場合にだけ、前段のグレード演算
回路から、グレードの保持を指令するライトイネーブル
信号（ＷＥ）が信号線２上に出力される。
【００２６】最初のゼロでないグレードＤＤ１がクロッ
ク信号（図示せず）の立上りエッジに同期してグレード
バス１上に出現すると、各段の選択制御回路３１，３
２，３３・・・内の比較回路ＣＭＰにおいて、このグレ
ードバス１上に出現したグレードＤＤ１と、グレードレ
ジスタＧＲに保持されているグレードＤｉとの大小比較
が行われる。グレードバス１上に出現するグレードＤＤ
１はグレードの最大値〔ＦＦ〕H 以下であるため、各段
の選択制御回路内の比較回路ＣＭＰの出力はいずれもハ
イとなり、このハイ信号がクロック信号の立下がりエッ
ジに同期して各段の選択制御回路内のＤ型フリップフロ
ップＦＦに保持され、自段の判定結果がＤＤ１≦Ｄｉで
ある旨を後段の選択制御回路に通知するためのハイ信号
が信号線Ｓ２上に出力される。
ク信号（図示せず）の立上りエッジに同期してグレード
バス１上に出現すると、各段の選択制御回路３１，３
２，３３・・・内の比較回路ＣＭＰにおいて、このグレ
ードバス１上に出現したグレードＤＤ１と、グレードレ
ジスタＧＲに保持されているグレードＤｉとの大小比較
が行われる。グレードバス１上に出現するグレードＤＤ
１はグレードの最大値〔ＦＦ〕H 以下であるため、各段
の選択制御回路内の比較回路ＣＭＰの出力はいずれもハ
イとなり、このハイ信号がクロック信号の立下がりエッ
ジに同期して各段の選択制御回路内のＤ型フリップフロ
ップＦＦに保持され、自段の判定結果がＤＤ１≦Ｄｉで
ある旨を後段の選択制御回路に通知するためのハイ信号
が信号線Ｓ２上に出力される。
【００２７】各段の選択制御回路内では、上記前段の選
択制御回路からの信号線Ｓ２は、自段内の信号線Ｓ１と
してアンドゲートＡ１，Ａ２から成る論理回路に供給さ
れる。ただし、初段の選択制御回路３１だけは、前段の
選択制御回路が存在せず、信号線Ｓ１上には常時ロー信
号が供給され続ける。
択制御回路からの信号線Ｓ２は、自段内の信号線Ｓ１と
してアンドゲートＡ１，Ａ２から成る論理回路に供給さ
れる。ただし、初段の選択制御回路３１だけは、前段の
選択制御回路が存在せず、信号線Ｓ１上には常時ロー信
号が供給され続ける。
【００２８】従って、初段の選択制御回路３１では、上
記大小比較結果ＤＤ１≦ＤｉのもとでアンドゲートＡ
１，Ａ２の出力がそれぞれハイ（Ｈ），ロー（Ｌ）にな
り、対応のグレードセレクタＧＳには、この（Ｈ，Ｌ）
の組合せによる選択指令信号が供給される。この選択指
令信号を受けた対応のグレードセレクタＧＳは、グレー
ドバス１に連なる一方の入力端子Ａと対応のグレードレ
ジスタＧＲの入力端子との間を、図示しないクロック信
号の立下がりエッジに同期して導通させることにより、
グレードバス１上に出現中の最初のグレードＤＤ１を対
応のグレードレジスタＧＲに転送し保持させる。
記大小比較結果ＤＤ１≦ＤｉのもとでアンドゲートＡ
１，Ａ２の出力がそれぞれハイ（Ｈ），ロー（Ｌ）にな
り、対応のグレードセレクタＧＳには、この（Ｈ，Ｌ）
の組合せによる選択指令信号が供給される。この選択指
令信号を受けた対応のグレードセレクタＧＳは、グレー
ドバス１に連なる一方の入力端子Ａと対応のグレードレ
ジスタＧＲの入力端子との間を、図示しないクロック信
号の立下がりエッジに同期して導通させることにより、
グレードバス１上に出現中の最初のグレードＤＤ１を対
応のグレードレジスタＧＲに転送し保持させる。
【００２９】これに対して、２段目以降の選択制御回路
３２，３３，３４・・・・では、前段の選択制御回路３
１，３２，３３・・・に連なる信号線Ｓ１上に上記前段
における大小比較結果ＤＤ１≦Ｄｉに基づくハイ信号が
出現するため、アンドゲートＡ１，Ａ２の出力はそれぞ
れロー，ハイとなる。この（Ｌ，Ｈ）の組合せによる選
択指令信号を受ける対応のグレードセレクタＧＳは、入
力端子Ｂと対応のグレードレジスタＧＲの入力端子との
間をクロック信号の立下がりエッジに同期して導通させ
る。このため、２段目以降のセレクタ付きデータレジス
タ１２，１３，１４・・・では、前段のセレクタ付きデ
ータレジスタ１１，１２，１３・・・内のグレードレジ
スタＧＲに初期値として保持されていたグレードの最大
値〔ＦＦ〕H タがシフトされ対応のグレードレジスタＧ
Ｒに保持される。
３２，３３，３４・・・・では、前段の選択制御回路３
１，３２，３３・・・に連なる信号線Ｓ１上に上記前段
における大小比較結果ＤＤ１≦Ｄｉに基づくハイ信号が
出現するため、アンドゲートＡ１，Ａ２の出力はそれぞ
れロー，ハイとなる。この（Ｌ，Ｈ）の組合せによる選
択指令信号を受ける対応のグレードセレクタＧＳは、入
力端子Ｂと対応のグレードレジスタＧＲの入力端子との
間をクロック信号の立下がりエッジに同期して導通させ
る。このため、２段目以降のセレクタ付きデータレジス
タ１２，１３，１４・・・では、前段のセレクタ付きデ
ータレジスタ１１，１２，１３・・・内のグレードレジ
スタＧＲに初期値として保持されていたグレードの最大
値〔ＦＦ〕H タがシフトされ対応のグレードレジスタＧ
Ｒに保持される。
【００３０】この結果、最初にグレードバス１上に出現
したグレードＤＤ１が初段のセレクタ付きデータレジス
タ１１内のグレードレジスタＧＲに保持されると共に、
その後段のセレクタ付きデータレジスタ１２，１３，１
４・・・では、前段のセレクタ付きデータレジスタ１
１，１２，１３・・・のグレードレジスタＧＲからシフ
トされてきた初期値〔ＦＦ〕H が保持される。
したグレードＤＤ１が初段のセレクタ付きデータレジス
タ１１内のグレードレジスタＧＲに保持されると共に、
その後段のセレクタ付きデータレジスタ１２，１３，１
４・・・では、前段のセレクタ付きデータレジスタ１
１，１２，１３・・・のグレードレジスタＧＲからシフ
トされてきた初期値〔ＦＦ〕H が保持される。
【００３１】次に、２番目のゼロでないグレードＤＤ２
がグレードバス１上に出現すると、これと最初に出現し
たグレードＤＤ１との大小関係に応じて２通りの異なる
データ転送動作が行われる。まず、ＤＤ２≦ＤＤ１の場
合の動作について説明する。
がグレードバス１上に出現すると、これと最初に出現し
たグレードＤＤ１との大小関係に応じて２通りの異なる
データ転送動作が行われる。まず、ＤＤ２≦ＤＤ１の場
合の動作について説明する。
【００３２】初段の選択制御回路３１では、この新たに
出現したグレードＤＤ２とグレードレジスタＧＲに保持
されているグレードＤＤ１との大小比較が行われる。こ
の場合には、ＤＤ２≦ＤＤ１であるから、最初のグレー
ドＤＤ１の出現時と同様の選択動作が行われ、クロック
信号の立下がりエッジに同期して新たなグレードＤＤ２
が初段のセレクタ付きデータレジスタ１１内のグレード
レジスタＧＲに保持される。
出現したグレードＤＤ２とグレードレジスタＧＲに保持
されているグレードＤＤ１との大小比較が行われる。こ
の場合には、ＤＤ２≦ＤＤ１であるから、最初のグレー
ドＤＤ１の出現時と同様の選択動作が行われ、クロック
信号の立下がりエッジに同期して新たなグレードＤＤ２
が初段のセレクタ付きデータレジスタ１１内のグレード
レジスタＧＲに保持される。
【００３３】一方、２段目以降のセレクタ付きデータレ
ジスタ１２，１３，１４・・・については、対応の選択
制御回路３２，３３，３４・・・内のアンドゲートＡ
１，Ａ２の信号の組合せが前回と同様いずれも（Ｌ，
Ｈ）となるため、前段のセレクタ付きデータレジスタ１
１，１２，１３・・・内のグレードレジスタＧＲに保持
中のグレードの上限値〔ＦＦ〕H がシフトされ保持され
る。このグレードレジスタＧＲ間のシフト動作も、グレ
ードバス１上からのグレードの保持動作と同時にクロッ
ク信号の立下がりエッジに同期して行われる。
ジスタ１２，１３，１４・・・については、対応の選択
制御回路３２，３３，３４・・・内のアンドゲートＡ
１，Ａ２の信号の組合せが前回と同様いずれも（Ｌ，
Ｈ）となるため、前段のセレクタ付きデータレジスタ１
１，１２，１３・・・内のグレードレジスタＧＲに保持
中のグレードの上限値〔ＦＦ〕H がシフトされ保持され
る。このグレードレジスタＧＲ間のシフト動作も、グレ
ードバス１上からのグレードの保持動作と同時にクロッ
ク信号の立下がりエッジに同期して行われる。
【００３４】この結果、初段のセレクタ付きデータレジ
スタ１１内のグレードレジスタＧＲにはグレードバス１
上に２番目に出現したグレードＤＤ２が保持され、２段
目のセレクタ付きデータレジスタ１２内のグレードレジ
スタＧＲには前段のセレクタ付きデータレジスタ１１か
らシフトされてきたグレードＤＤ１が保持され、３段目
以降のセレクタ付きデータレジスタ１３，１４・・・内
のグレードレジスタＧＲには前段のセレクタ付きデータ
レジスタ１２，１３・・・からシフトされてきた初期値
〔ＦＦ〕H が保持される。
スタ１１内のグレードレジスタＧＲにはグレードバス１
上に２番目に出現したグレードＤＤ２が保持され、２段
目のセレクタ付きデータレジスタ１２内のグレードレジ
スタＧＲには前段のセレクタ付きデータレジスタ１１か
らシフトされてきたグレードＤＤ１が保持され、３段目
以降のセレクタ付きデータレジスタ１３，１４・・・内
のグレードレジスタＧＲには前段のセレクタ付きデータ
レジスタ１２，１３・・・からシフトされてきた初期値
〔ＦＦ〕H が保持される。
【００３５】次に、グレードバス１上に２番目に出現し
たグレードＤＤ２が最初に出現したグレードＤＤ１より
も大きい（ＤＤ２＞ＤＤ１）場合の動作について説明す
る。この場合、初段の選択制御回路３１内の比較回路Ｃ
ＭＰの出力がローになり、アンドゲートＡ１，Ａ２の出
力の組合せが（Ｌ，Ｌ）になる。この組合せの選択指令
を受ける初段のセレクタ付きデータレジスタ１１内のグ
レードセレクタＧＳは、入力端子ＡについてもＢについ
ても対応のグレードレジスタＧＲの入力端子への導通を
行わない。このため、初段のセレクタ付きデータレジス
タ１１内のグレードレジスタＧＲには前回保持済みのグ
レードＤＤ１がそのまま保持され続ける。
たグレードＤＤ２が最初に出現したグレードＤＤ１より
も大きい（ＤＤ２＞ＤＤ１）場合の動作について説明す
る。この場合、初段の選択制御回路３１内の比較回路Ｃ
ＭＰの出力がローになり、アンドゲートＡ１，Ａ２の出
力の組合せが（Ｌ，Ｌ）になる。この組合せの選択指令
を受ける初段のセレクタ付きデータレジスタ１１内のグ
レードセレクタＧＳは、入力端子ＡについてもＢについ
ても対応のグレードレジスタＧＲの入力端子への導通を
行わない。このため、初段のセレクタ付きデータレジス
タ１１内のグレードレジスタＧＲには前回保持済みのグ
レードＤＤ１がそのまま保持され続ける。
【００３６】これに対して、２段目の選択制御回路３２
内の比較回路ＣＭＰの出力は、対応のグレードレジスタ
ＧＲが前回前段のグレードレジスタＧＲからシフトされ
てきた初期値〔ＦＦ〕H を保持しているためハイにな
る。また、信号線Ｓ２上に出現する前段選択制御回路３
１の大小比較結果がローになるため、アンドゲートＡ
１，Ａ２の出力の組合せが（Ｈ，Ｌ）になる。この組合
せの選択指令を受ける対応のセレクタ付きデータレジス
タ１２内のグレードセレクタＧＳは、入力端子Ａと対応
のグレードレジスタＧＲの入力端子とを導通させる。こ
の結果、２段目のセレクタ付きデータレジスタ１２内の
グレードレジスタＧＲにはグレードバス１上に出現中の
グレードＤＤ２（＞ＤＤ１）が保持される。
内の比較回路ＣＭＰの出力は、対応のグレードレジスタ
ＧＲが前回前段のグレードレジスタＧＲからシフトされ
てきた初期値〔ＦＦ〕H を保持しているためハイにな
る。また、信号線Ｓ２上に出現する前段選択制御回路３
１の大小比較結果がローになるため、アンドゲートＡ
１，Ａ２の出力の組合せが（Ｈ，Ｌ）になる。この組合
せの選択指令を受ける対応のセレクタ付きデータレジス
タ１２内のグレードセレクタＧＳは、入力端子Ａと対応
のグレードレジスタＧＲの入力端子とを導通させる。こ
の結果、２段目のセレクタ付きデータレジスタ１２内の
グレードレジスタＧＲにはグレードバス１上に出現中の
グレードＤＤ２（＞ＤＤ１）が保持される。
【００３７】３段目以降の選択制御回路３３，３４・・
・では、自段における大小比較結果も前段の選択制御回
路３２，３３・・・における大小比較結果もハイである
ためアンドゲートＡ１，Ａ２の出力の組合せは（Ｌ，
Ｈ）になる。この結果、対応のセレクタ付きデータレジ
スタ１３，１４・・・においては、前段のセレクタ付き
データレジスタ１２，１３・・・からシフトされてきた
初期値〔ＦＦ〕H が保持される。
・では、自段における大小比較結果も前段の選択制御回
路３２，３３・・・における大小比較結果もハイである
ためアンドゲートＡ１，Ａ２の出力の組合せは（Ｌ，
Ｈ）になる。この結果、対応のセレクタ付きデータレジ
スタ１３，１４・・・においては、前段のセレクタ付き
データレジスタ１２，１３・・・からシフトされてきた
初期値〔ＦＦ〕H が保持される。
【００３８】このように、最初に出現したグレードＤＤ
１が初段のセレクタ付きデータレジスタ１１内のグレー
ドレジスタＧＲにまず保持され、２番目に出現したグレ
ードＤＤ２がグレードＤＤ１以下であれば、これが初段
のグレードレジスタに保持されると共に、これに保持さ
れていたグレードＤＤ１が２段目のグレードレジスタＧ
Ｒにシフトされ、保持される。逆に、グレードＤＤ２が
グレードＤＤ１よりも大きければ、これは２段目のグレ
ードレジスタＧＲに保持されると共に、初段のグレード
レジスタＧＲには最初のグレードＤＤ１が保持され続け
る。
１が初段のセレクタ付きデータレジスタ１１内のグレー
ドレジスタＧＲにまず保持され、２番目に出現したグレ
ードＤＤ２がグレードＤＤ１以下であれば、これが初段
のグレードレジスタに保持されると共に、これに保持さ
れていたグレードＤＤ１が２段目のグレードレジスタＧ
Ｒにシフトされ、保持される。逆に、グレードＤＤ２が
グレードＤＤ１よりも大きければ、これは２段目のグレ
ードレジスタＧＲに保持されると共に、初段のグレード
レジスタＧＲには最初のグレードＤＤ１が保持され続け
る。
【００３９】以上のデータ転送動作を要約すれば、 Ａ．初段の選択制御回路を除く各段の選択制御回路は、 A1. グレードバス１上に出現したグレードが前段と自段
のグレードレジスタに保持中の各グレードのいずれより
も小さいか等しい場合には、前段のグレードレジスタに
保持中のグレードを自段のグレードレジスタに転送す
る。 A2. グレードバス１上に出現したグレードが前段のグレ
ードレジスタに保持中のグレードよりも大きいが自段の
グレードレジスタに保持中のグレードよりも小さいか等
しい場合には、この出現したグレードを自段のグレード
レジスタに転送する。 A3. グレードバス１上に出現したグレードが自段のグレ
ードレジスタに保持中のグレードよりも大きい場合に
は、自段のグレードレジスタへの転送を行わず、現在の
値を保持し続ける。
のグレードレジスタに保持中の各グレードのいずれより
も小さいか等しい場合には、前段のグレードレジスタに
保持中のグレードを自段のグレードレジスタに転送す
る。 A2. グレードバス１上に出現したグレードが前段のグレ
ードレジスタに保持中のグレードよりも大きいが自段の
グレードレジスタに保持中のグレードよりも小さいか等
しい場合には、この出現したグレードを自段のグレード
レジスタに転送する。 A3. グレードバス１上に出現したグレードが自段のグレ
ードレジスタに保持中のグレードよりも大きい場合に
は、自段のグレードレジスタへの転送を行わず、現在の
値を保持し続ける。
【００４０】Ｂ．初段の選択制御回路は、 B1. グレードバス１上に出現したグレードが自段のグレ
ードレジスタに保持中のグレードよりも小さいか等しい
場合には、出現したグレードを自段のグレードレジスタ
に転送する。 B2. グレードバス１上に出現したグレードが自段のグレ
ードレジスタに保持中のグレードよりも大きい場合に
は、自段のグレードレジスタへの転送を行わない。
ードレジスタに保持中のグレードよりも小さいか等しい
場合には、出現したグレードを自段のグレードレジスタ
に転送する。 B2. グレードバス１上に出現したグレードが自段のグレ
ードレジスタに保持中のグレードよりも大きい場合に
は、自段のグレードレジスタへの転送を行わない。
【００４１】図３を参照すれば、各段のセレクタ付きデ
ータレジスタ１１，１２，１３・・・に対応して配置さ
れているセレクタ付きデータレジスタ２１，２２，２３
・・・は、対応の選択制御回路３１，３２，３３・・・
からの選択指令に従って、各段のセレクタ付きデータレ
ジスタ１１，１２，１３・・・と同一の動作を行う。従
って、グレードバス１上に出力されるグレードに対応し
てラベルバス３上に出現するラベルの識別コードが各段
のグレードレジスタにＧＲに保持されたグレードに対応
して各段のラベルレジスタＬＲに保持される。
ータレジスタ１１，１２，１３・・・に対応して配置さ
れているセレクタ付きデータレジスタ２１，２２，２３
・・・は、対応の選択制御回路３１，３２，３３・・・
からの選択指令に従って、各段のセレクタ付きデータレ
ジスタ１１，１２，１３・・・と同一の動作を行う。従
って、グレードバス１上に出力されるグレードに対応し
てラベルバス３上に出現するラベルの識別コードが各段
のグレードレジスタにＧＲに保持されたグレードに対応
して各段のラベルレジスタＬＲに保持される。
【００４２】ファジイ推論の各入力データチャネルの入
力ラベルを定義するメンバーシップ関数として、隣接の
２個のメンバーシップ関数のみが交点を有するような形
状を設定すれば、一つの入力チャネルついて最大２個の
ゼロでないグレードが演算される。従って、セレクタ付
きデータレジスタの段数を入力データチャネル数の２倍
の値に設定しておくことにより、グレードバス上に出現
する全てのゼロでないグレードを昇順にソートすること
ができる。
力ラベルを定義するメンバーシップ関数として、隣接の
２個のメンバーシップ関数のみが交点を有するような形
状を設定すれば、一つの入力チャネルついて最大２個の
ゼロでないグレードが演算される。従って、セレクタ付
きデータレジスタの段数を入力データチャネル数の２倍
の値に設定しておくことにより、グレードバス上に出現
する全てのゼロでないグレードを昇順にソートすること
ができる。
【００４３】大きさの順にソートされた入力ラベルのグ
レードは、各段の配列順序に従って各段に供給されるリ
ードイネーブル信号ＲＥにより、対応のグレードレジス
タＧＲからゲート回路ＧＧを経てグレードバス１上に出
力され、図示しない後段のファジイ推論演算回路に供給
される。この入力ラベルのグレードの出力と同期して、
リードイネーブル信号ＲＥにより、対応の入力ラベルの
識別子がラベルレジスタＬＲからゲート回路ＬＧを経て
ラベルバス３上に出力され、図示しない後段のファジイ
推論演算回路に供給される。
レードは、各段の配列順序に従って各段に供給されるリ
ードイネーブル信号ＲＥにより、対応のグレードレジス
タＧＲからゲート回路ＧＧを経てグレードバス１上に出
力され、図示しない後段のファジイ推論演算回路に供給
される。この入力ラベルのグレードの出力と同期して、
リードイネーブル信号ＲＥにより、対応の入力ラベルの
識別子がラベルレジスタＬＲからゲート回路ＬＧを経て
ラベルバス３上に出力され、図示しない後段のファジイ
推論演算回路に供給される。
【００４４】以上、データ線上に出現するデータの上限
値以上の初期値をソートの開始前に各データレジスタに
設定しておく構成を例示した。しかしながら、この初期
値を上記データの上限値よりも小さな適宜な閾値に設定
しておくことにより、この閾値以上のデータをデータレ
ジスタに保持させることなく廃棄ないしは無視する構成
とすることもできる。これは、ソート対象のデータをそ
の大きさの範囲に従って予め群分けしておくと共に各群
内のデータのみを対象とするソート回路を群と同数だけ
設置しておく場合などに有効である。
値以上の初期値をソートの開始前に各データレジスタに
設定しておく構成を例示した。しかしながら、この初期
値を上記データの上限値よりも小さな適宜な閾値に設定
しておくことにより、この閾値以上のデータをデータレ
ジスタに保持させることなく廃棄ないしは無視する構成
とすることもできる。これは、ソート対象のデータをそ
の大きさの範囲に従って予め群分けしておくと共に各群
内のデータのみを対象とするソート回路を群と同数だけ
設置しておく場合などに有効である。
【００４５】また、ソート対処のデータを前段のデータ
レジスタほど小さなデータを保持するように動作させる
構成を例示した。しかしながら、隣接データレジスタ間
のシフト方向や、大小判定結果や、データレジスタに保
持させる初期値の組合せを種々変更することにより、前
段のデータレジスタほど大きなデータを保持するように
動作させることもできる。
レジスタほど小さなデータを保持するように動作させる
構成を例示した。しかしながら、隣接データレジスタ間
のシフト方向や、大小判定結果や、データレジスタに保
持させる初期値の組合せを種々変更することにより、前
段のデータレジスタほど大きなデータを保持するように
動作させることもできる。
【００４６】さらに、初段の転送制御回路内の論理回路
に、前段の大小判定結果に相当する特殊な値を常時供給
することにより、データ線上に出現する最初のデータを
初段のデータレジスタに保持させる構成を例示した。し
かしながら、適宜な論理回路の付加により、先頭のデー
タを最終段のデータレジスタなど適宜なものに保持させ
る構成とすることもできる。
に、前段の大小判定結果に相当する特殊な値を常時供給
することにより、データ線上に出現する最初のデータを
初段のデータレジスタに保持させる構成を例示した。し
かしながら、適宜な論理回路の付加により、先頭のデー
タを最終段のデータレジスタなど適宜なものに保持させ
る構成とすることもできる。
【００４７】また、縦列配置された各データレジスタの
総数をデータ線上に出現するデータの総数に等しく設定
することにより、出現する全てのデータをソートしつつ
保持する構成を例示した。しかしながら、この縦列段数
をソート対象のデータの総数よりも少なく設定し、最終
段までシフトされてきたデータをここからのシフトアウ
トによって廃棄する構成とすれば、小さなあるいは大き
な方から所定個数のソート済みデータを得ることができ
る。
総数をデータ線上に出現するデータの総数に等しく設定
することにより、出現する全てのデータをソートしつつ
保持する構成を例示した。しかしながら、この縦列段数
をソート対象のデータの総数よりも少なく設定し、最終
段までシフトされてきたデータをここからのシフトアウ
トによって廃棄する構成とすれば、小さなあるいは大き
な方から所定個数のソート済みデータを得ることができ
る。
【００４８】
【発明の効果】本発明に係わるデータのソート回路は、
上述したような構成であるから、比較的簡易な構成のも
とに順次出現するデータに対し極めて高速のソート処理
を実現できるという効果が奏される。
上述したような構成であるから、比較的簡易な構成のも
とに順次出現するデータに対し極めて高速のソート処理
を実現できるという効果が奏される。
【図１】本発明の一実施例に係わるデータのソート回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】図１のデータのソート回路の動作を説明するた
めの概念図である。
めの概念図である。
【図３】本発明の他の実施例に係わるグレードのソート
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
DR1 〜DR4 データレジスタ S1〜 S4 転送路形成手段 C1〜 C4 転送制御回路 DB ソート対象のデータが出現するデータ線 J1〜J4 前段の大小判定結果
Claims (9)
- 【請求項１】ソート対象のデータが順次出現するデータ
線と、縦列配置され初期設定により所定の初期値を保持
する複数のデータレジスタと、これらデータレジスタに
対応して設置され、前記データ線から対応のデータレジ
スタに至るデータ転送路を形成する第１の動作、隣接段
のデータレジスタから対応のデータレジスタに至るデー
タ転送路を形成する第２の動作及び前記いずれのデータ
転送路も形成しない非動作のうちいずれか一つを実行す
るように制御される転送路形成手段と、これら転送路形
成手段に前記各動作を指令するためにそれぞれに対応し
て設置される複数の転送制御回路とを備え、 前記各転送制御回路は、対応のデータレジスタに保持中
のデータＤｉと前記データ線上に出現中のデータＤＤの
大小関係を判定する大小判定回路と、この大小判定回路
による自段の大小判定結果と前記隣接段の転送制御回路
内の大小判定回路で同様に行われる前記隣接段の大小判
定結果との組合せに基づき前記対応の転送路形成手段に
動作の選択指令を発する論理回路とを備え、 この論理回路は、 ａ．前記自段の大小判定結果が第１の結果であり、かつ
前記隣接段の大小判定結果がこれと逆の第２の結果であ
れば、対応の転送路形成手段に前記第１の動作を指令す
る信号を出力し、 ｂ．前記自段の大小判定結果が第１の結果であり、かつ
前記隣接段の大小判定結果もこれと同一の第１の結果で
あれば、前記対応の転送路形成手段に前記第２の動作を
指令する信号を出力し、 ｃ．前記自段の大小判定結果が第２の結果であれば、前
記隣接段の大小判定結果に係わりなく前記対応の転送路
形成手段に前記非動作を指令する信号を出力するように
構成されたことを特徴とするデータのソート回路。 - 【請求項２】 請求項１において、 前記各データレジスタに設定される所定の初期値は、前
記データ線上に出現するデータの上限値以上の値である
ことを特徴とするデータのソート回路。 - 【請求項３】 請求項２において、 前記隣接段は、前記複数のデータレジスタの縦列配置の
順序に基づいて定められた前段であることを特徴とする
データのソート回路。 - 【請求項４】 請求項３において、 前記大小判定結果の第１の結果は、ＤＤ≦Ｄｉであるこ
とを特徴とするデータのソート回路。 - 【請求項５】 請求項４において、 前記転送制御回路のうち初段に配置されるものの前記論
理回路は、前記前段の大小判定結果に相当するものとし
て常に第２の結果を擬似する信号を供給することによ
り、前記初段の判定結果が前記第１の結果であれば前記
データ線上に出現するデータを前記初段のデータレジス
タに保持させる手段を備えたことを特徴とするデータの
ソート回路。 - 【請求項６】 請求項１において、 前記縦列配置された各データレジスタの総数はデータ線
上に出現するソート対象のデータの総数よりも少なく、
このデータのうち大きい部分又は小さな部分が最終段の
データレジスタからのシフトにより廃棄されることを特
徴とするデータのソート回路。 - 【請求項７】 請求項１において、 前記ソート対象のデータはファジイ推論の入力ラベルの
グレード演算回路から前記データ線上に出力される入力
ラベルのグレードであり、各入力ラベルのグレードに同
期して出現する対応の入力ラベルの識別コードを前記入
力ラベルのグレードと同一の配列となるように配列する
入力ラベルの識別子ソート手段を備えたことを特徴とす
るデータのソート回路。 - 【請求項８】 請求項１において、 前記各データレジスタ間のデータ転送と前記データ線上
から前記各データレジスタへのデータ転送は、同一のク
ロック信号の遷移時点に同期して同時に実行されること
を特徴とするデータのソート回路。 - 【請求項９】 請求項８において、 前記各データレジスタはマスタースレイブ形式のフリッ
プフロップから成ることを特徴とするデータのソート回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293697A JPH06119146A (ja) | 1992-10-07 | 1992-10-07 | データのソート回路 |
| US08/526,331 US5740459A (en) | 1992-10-07 | 1995-09-11 | Method and circuit for sorting data in a fuzzy inference data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293697A JPH06119146A (ja) | 1992-10-07 | 1992-10-07 | データのソート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06119146A true JPH06119146A (ja) | 1994-04-28 |
Family
ID=17798073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4293697A Pending JPH06119146A (ja) | 1992-10-07 | 1992-10-07 | データのソート回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5740459A (ja) |
| JP (1) | JPH06119146A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5720005A (en) * | 1995-01-31 | 1998-02-17 | Motorola, Inc. | Circuit and method for processing lower limit value fuzzy inputs during a fuzzy logic operation |
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1992
- 1992-10-07 JP JP4293697A patent/JPH06119146A/ja active Pending
-
1995
- 1995-09-11 US US08/526,331 patent/US5740459A/en not_active Expired - Fee Related
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| US5740459A (en) | 1998-04-14 |
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