JPH06161763A

JPH06161763A - ファジイ推論のｍｉｎ−ｍａｘ演算回路

Info

Publication number: JPH06161763A
Application number: JP33240292A
Authority: JP
Inventors: Ken Ota; 謙太田; Shii Aachiboruto Uiriamu; ウィリアム・シー・アーチボルト
Original assignee: Nippon Motorola Ltd; Motorola Japan Ltd
Current assignee: Motorola Solutions Japan Ltd
Priority date: 1992-11-18
Filing date: 1992-11-18
Publication date: 1994-06-10
Anticipated expiration: 2015-02-14
Also published as: JP3008710B2

Abstract

(57)【要約】（修正有）【目的】演算速度の向上とハードウエア量の低減を実
現したファジイ推論のmin-max 演算回路を提供する。【構成】ファジイ推論の各ルールがそれぞれの前件部
に各入力ラベルを含むか否かを有効／無効ビットで表示
する符号化ルールを定義し、このルールに含まれる各入
力ラベルの有効／無効ビット群をその入力ラベルの識別
コードによって指定されるアドレスに保持することで各
符号化ルールを所定の順序で配列しながら保持するルー
ルメモリ(5) と、これに保持中の各入力ラベルのルール
対応ビット群を対応の入力ラベルのグレードの大小順に
記憶領域内に再配列することで各符号化ルールの前件部
に含まれる入力ラベルがそれぞれのグレードの大小順に
入替えられた各変形符号化ルールを得る再配列手段4,6
と、各変形符号化ルールの先端又は末端の有効ビットの
配列位置に基づき各入力ラベルについてmin-max 演算の
結果とすべき入力ラベルを選択する選択手段７ａを備え
ている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各種の家電製品や車両
の制御などに利用されるファジイ推論マシン内で生成さ
れた入力ラベルのグレードにmin-max 演算を行って出力
ラベルのグレードを生成するファジイ推論のmin-max 演
算方法と回路に関するものである。

【０００２】

【従来の技術】ファジイ推論を利用したファジイ制御
は、各種の家電製品や車両の制御など既存の広汎な制御
に応用されつつある。このファジイ推論の核心をなす多
重ファジイ推論では、まず、ファジイ規則（ルール）の
前件部に含まれる入力側の複数のファジイ概念のそれぞ
れについて、実際の入力データによって示される事実と
の適合度（グレード）が演算される。入力側の複数のフ
ァジイ概念には相互を識別するためにラベルが付加され
ており、このため、ルールの前件部に含まれる各ファジ
イ概念は入力ラベルとも称される。同様に、ルールの後
件部に含まれる出力側の複数のファジイ概念にも相互を
識別するためにラベルが付加されており、このため、ル
ールの後件部に含まれる各ファジイ概念は出力ラベルと
も称される。

【０００３】演算された各入力ラベルのグレードについ
てルールに対応したmin-max 演算を行うことにより、各
ルールの後件部に含まれる出力ラベルのメンバーシップ
関数を頭切りするための出力ラベルのグレードが演算さ
れる。最後に、対応のグレードによって頭切りされた各
出力ラベルのメンバーシップ関数の重心から確定的な出
力を得るという非ファジイ化が行われる。

【０００４】上記min-max 演算の内容を具体例を挙げて
説明する。まず、以下のような７個のルールが定義され
ているものとする。ルール(1) if A and B then X ルール(2) if B and C then X ルール(3) if E and F then X ルール(4) if G and M and N then X ルール(5) if C and D then Y ルール(6) if H and I then Z ルール(7) if J and K and L then Z ただし、各ルールの前件部に含まれるＡ〜Ｌは入力ラベ
ル、後件部に含まれるＸ〜Ｚは出力ラベルである。ま
た、演算された入力ラベル A〜L のグレード Ag〜Lg
がそれぞれ Ag ＝0, Bg ＝0.06, Cg＝0.7, Dg ＝ 0.55, Eg ＝ 0.6
5, Fg ＝ 0, Gg＝0.45,Hg ＝0.9, Ig ＝0, Jg ＝ 0, K
g ＝0, Lg ＝0.62, Mg＝0.2, Ng ＝０であったとする。

【０００５】まず、各ルールについて、その前件部に含
まれる入力ラベルのグレードのうち最小のものを選択す
るmin 演算が行われる。例えば、ルール(1) について
は、その前件部に入力ラベルＡとＢとが含まれている
が、それぞれのグレード Ag とBgとがそれぞれ０と 0.6
6 であるから、小さい方のグレード Ag が選択される。
同様に、ルール(2) については入力ラベルＢのグレード
Bgが選択され、ルール(3)ついは入力ラベルＦのグレー
ド Fg が選択され、ルール(4) についてはグレードNgが
選択される。

【０００６】次に、出力ラベルが共通な複数のルールに
ついて、min 演算結果の最小のグレードのうち最大のも
のを選択するmax 演算が行われる。すなわち、出力ラベ
ルが共通な４個のルール(1) ，(2),(3),(4) のそれぞれ
についてmin 演算によって得られた最小のグレード Ag
， Bg ， Fg ， Ng のうち最大のもの、すなわちグレ
ード Bg が選択される。同様のmax 演算が出力ラベルＹ
とＺについても行われ、出力ラベルＹについてはグレー
ド Dg が演算結果となり、出力ラベルＺについてはグレ
ード Ig ＝ Jg ＝ Kg ＝0 が演算結果となる。

【０００７】上記制御用のファジイ推論マシンでは、速
度、圧力、温度など複数の入力データを受けるために、
複数の入力チャネルが設けられており、各入力チャネル
には複数の入力ラベルが定義されている。また、スイッ
チの開閉やバルブの開度などに関する複数の出力データ
を出力するために複数の出力チャネルが設けられてお
り、各出力チャネルには複数の出力ラベルが定義されて
いる。従って、演算される入力ラベルのグレードの総数
は、入力チャネル×１入力チャネル当たりの入力ラベル
数となり、後段のmin-max 演算の対象となるデータの量
はかなり大きくなる。

【０００８】従来、上述したようなファジイ推論による
制御は、主として家電製品などの低速制御用に応用され
てきたが、これを自動車の走行制御や、サスペンション
制御など比較的複雑でかつ高速性が要求される技術分野
に応用しようとすれば、従来の処理時間を飛躍的に、典
型的には３桁程度、短縮することが必要になる。この演
算時間の短縮は、入力ラベルについてのグレード演算
と、この演算されたグレード群についてのmin-max 演算
による出力ラベルのグレードの演算と、演算されたグレ
ードにより頭切りされた出力ラベルのメンバーシップ関
数の重心演算による非ファジイ化のそれぞれの段階につ
いて調和を保ちながら実現することが必要になる。

【０００９】

【発明が解決しようとする課題】従来、入力ラベルのグ
レードについてのmin-max 演算は、多数の入力ラベルの
グレードに対する多数回の大小比較によって実現されて
いる。この大小比較をソフトウェア処理で実現するシス
テムの典型例は、特願平４ー１０１３３号などに開示さ
れたものがあるが、このようなソフトウェア処理では、
多数回の大小比較を反復する必要上、演算速度の向上が
困難になるという問題がある。上記大小比較をハードウ
エア回路で実現するシステムの典型例は、特願平２ー１
５９６２８号などに開示されたものがあるが、同一の入
力ラベルについて複数回の比較演算を実行する必要があ
り高速化を困難であると共に、このハードウエア回路の
規模が大きくなり製造費用の低減が困難になるという問
題がある。

【００１０】また、典型的なファジイ推論においては、
min-max 演算対象の入力ラベルのグレードの大部分はゼ
ロとなる。例えば、各入力チャネルについて、８個の入
力ラベルのメンバーシップ関数のそれぞれを最隣接のも
のだけが交差するように定義すれば、各入力チャネルか
らはゼロでないグレードを持つ入力ラベルが２個づつ出
力される。すなわち、min-max 演算対象の入力ラベルの
グレードのうち７０〜８０％はゼロのグレードとなる。
この大部分を占めるゼロのグレード（以下「ゼログレー
ド」と称する）は、min-max 演算結果に実質的な影響を
与えないという点で、他の入力ラベルのグレード（以下
「非ゼログレード」と称する）とは異なる特異性を有し
ている。

【００１１】しかしながら、従来のmin-max 演算では、
ゼログレードを非ゼログレードと同様に処理しているの
で、無駄な処理が多量に含まれることになり、演算速度
の向上とハードウエア量の低減を一層困難にしている。
従って、本発明の目的は、演算速度の向上とハードウエ
ア量の低減化を実現したファジイ推論のmin-max 演算回
路を提供することにある。

【００１２】

【課題を解決するための手段】本発明のmin-max 演算回
路は、ファジイ推論に関する入力ラベルのグレードの大
小関係を予め判定する判定手段と、この大小の順番に従
い入力ラベルのグレードについてmin-max 演算を実行す
る演算手段を備えている。より、具体的には、各ルール
の前件部に含まれる各入力ラベルについて定義された所
定の配列に従って、各ルールがそれぞれの前件部に各入
力ラベルを含むか否かを有効／無効ビットで表示する符
号化ルールを各ルールについて定義し、このように定義
された各符号化ルールに含まれる各入力ラベルの有効／
無効ビット群（「ルール対応ビット群」）をその入力ラ
ベルの識別コードによって指定されるアドレスに保持す
ることにより各符号化ルールを所定の順序で配列しなが
ら保持するルールメモリと、このルールメモリに保持中
の各入力ラベルのルール対応ビット群を対応の入力ラベ
ルのグレードの大小順序に従って二次元空間上に再配列
することにより、各符号化ルールの前件部に含まれる入
力ラベルがそれぞれのグレードの大小順に従って入替え
られた各変形符号化ルールを得る再配列手段と、各変形
符号化ルールの先端又は末端の有効ビットの配列位置に
基づき各出力ラベルについてmin-max演算の結果とすべ
き入力ラベルを選択する選択手段とを備えている。

【００１３】

【作用】本発明によれば、全てのルールの前件部に含ま
れる入力ラベルがそのグレードの大小の順に空間的に再
配列される。一例として、従来技術の説明に関連して前
述した７個のルールが定義されかつ、各ルールに含まれ
る各入力ラベルＡ〜Ｎのグレードが前述のような値であ
る場合を想定すれば、前件部に含まれる入力ラベルをそ
のグレードの大小の順に配列し直すことにより、図１に
示すような結果が得られる。

【００１４】このように、各ルールの前件部に含まれる
入力ラベルをそのグレードの大小の順に空間的に配列し
直すことにより、最小のグレードを有する入力ラベルは
一番右側に配列された入力ラベル（丸で囲んで示す）で
あり、かつ共通な出力ラベルを有する複数のルールにつ
いて、min 演算結果の最小のグレードのうち最大値を有
する入力ラベルは一番左側に配列されたもの（二重丸で
囲んで示す）であることが容易に判明する。このよう
に、各ルールの前件部に含まれる入力ラベルをそのグレ
ードの大小の順に空間的に配列し直すことにより、その
配置からmin-max演算の結果を容易に知ることができ
る。

【００１５】図１の空間的な再配列結果は人間による判
別には向いているが、機械的な判別には不向きである。
そこで、本発明によれば、最小限のデータ量のもとに機
械的な判別を容易にするという観点から、まず、システ
ム内で定義されている各ルールの符号化が行われる。こ
のルールの符号化は、システム内の全ての入力チャネル
で定義されている全ての入力ラベルの配列順序を予め定
義しておき、各ルールについて各入力ラベルを含むか否
かを、含む場合には有効ビット（例えば“１”）で、含
まない場合には無効ビット（例えば“０”）で表示した
情報を上記入力ラベルについて定義された配列順序と同
一の順序で配列することによって実現される。

【００１６】図１の例では、ＡからＮまでの各入力ラベ
ルについて、アルファベット順の配列順序を定義してお
くものとすれば、ルール(1) は入力ラベルＡとＢのみを
前件部に含むため、これを符号化した符号化ルール(1)
は、図２に示すように、「１１０００００００００００
０」となる。同様に、ルール(5) は入力ラベルＣとＤの
みを前件部に含むため、これを符号化した符号化ルール
(5) は、図３に示すように、「００１１０００００００
０００」となる。

【００１７】次に、上記各符号化ルールを所定の順序、
好適には、共通の出力ラベルを有するものどうしが隣接
し合うように配列することにより、図４に例示するよう
な有効／無効ビットの二次元配列を得る。この有効／無
効ビットの二次元配列は、図４図中を下から上に縦方向
にたどると、すなわち、任意の入力ラベルについて全て
の符号化ルールを走査すると、その入力ラベルが所定の
順序で配列された各ルールの前件部に含まれるか否か
を、含まれる場合には有効ビット（“１”）で、含まれ
ない場合には有効ビット（“０”）で表示したビット配
列となる。

【００１８】このような１列分の有効／無効ビットの配
列を、「各入力ラベルのルール対応ビット群」と称す
る。例えば、図４の場合、入力ラベルＡのルール対応ビ
ット群は「１００００００」であり、入力ラベルＮのル
ール対応ビット群は「０００１０００」である。このよ
うな各入力ラベルのルール対応ビット群を各入力ラベル
の識別コード（ａ〜ｎ）によってアクセスされるＲＯＭ
などのメモリ上に予め保持させておく。このようなメモ
リを、以下「ルールメモリ」、あるいは「ルールＲＯ
Ｍ」と称する。

【００１９】更に、図４に示した各入力ラベルのルール
対応ビット群を各入力ラベルのグレードの大小の順に従
って配列し直すと、図５のような結果が得られる。図５
の配列は、前述の図１の配列に対応している。なお、図
１から図５への再配列に際し、あるルールやその符号化
ルールについてそれぞれの前件部に含まれる入力ラベル
の配列順序を変更し、あるいは入替えても、そのルール
やその符号化ルール自体は何ら変更されないことが前提
となっている。これは if Ａ and Ｂ thenＸとい
うルールは、前件部の入力ラベルの順序を入替えること
により if Ｂand Ａ then Ｘと変形しても、ルー
ル自体は変更されないからである。このように、入力ラ
ベルの順序を入替えた符号化ルールを、以下では「変形
符号化ルール」と称する。

【００２０】上述のように、ルールの符号化を行いこの
符号化ルールを入力ラベルの識別コードをアドレスとす
るルールＲＯＭ内にルール対応ビット列として保持させ
ておき、入力ラベルのグレードの大小順に各入力ラベル
のルール対応ビット群を再配列することにより、機械的
な判断に適した図５の配列を得ることができる。すなわ
ち、図５に含まれる各変数符号化ルールについて最も右
側に位置する有効ビット（“１”）を検出し、次に任意
の出力ラベルを共通に含む１又は複数の変数符号化ルー
ルのそれぞれについて検出済みの最も右側の有効ビット
のうち最も左側に位置する有効ビットを検出し、この最
も左側に位置する有効ビットに対応する入力ラベルを検
出し、最後に、その検出した入力ラベルのグレードを選
択すれば、これがその出力ラベルについてのmin-max 演
算結果となる。

【００２１】上述した各入力ラベルのルール対応ビット
群の再配列を含むmin-max 演算は、ソフトウェアで実現
してもよいし、ハードウエアで実現してもよい。また、
ソフトウェアで実現する場合もハードウエア回路で実現
する場合も、その具体的な実現方法としては、多種多様
なものが考えられる。以下、これらの具体的実現方法の
典型例を実施例によって説明する。

【００２２】

【実施例】図６と図７は、本発明のmin-max 演算方法の
第１の実施例を説明するための概念図である。前述した
図５の例は、ルールＲＯＭから読出された各入力ラベル
のルール対応ビット群が対応の入力ラベルのグレードの
大小の順に従ってそのまま再配列されたものである。こ
の図５の例では、各行について丸で囲んで示す一番右側
の有効ビット（“１”）を選択するというmin 演算は、
この選択対象の有効ビット“１”とその右側に配列され
るゼロ連続の無効ビット群との「境界」を検出すること
に他ならない。そこで、各行の一番右側の有効ビット
（“１”）の左側に配列される全ての無効ビット
(“０”) を予め“１”に反転し図６に示すような連続
した“１”と連続した“０”から成るビット配列を得る
ことにより、上記「境界」の検出がより容易になる。こ
のビット配列は、各有効/ 無効ビットを保持する二次元
的に配列された１ビットのレジスタ群によって実現され
る。

【００２３】図６において、出力ラベルＸに関係する４
個のルール（１）〜（４）のみに着目すると、min-max
演算の最終段階で選択すべき有効ビット（“１”）は、
ルール（２）の前件部に含まれるラベルＢを示す“１”
である。そこで、図示の便宜上このラベルＢの前後の４
個のラベルＭ，Ｂ，Ｉ，Ｆのみに着目し、対応のレジス
タの配列を示すと、図７の模式図が得られる。

【００２４】図７中の各□は、二次元的に再配列された
有効／無効ビットを保持する１ビットのレジスタであ
り、各□内の１と０は、各レジスタに保持された有効／
無効ビットを示している。各列の４個のレジスタの内容
を４個の入力端子のそれぞれに受ける４入力アンドゲー
トを各列に配置し、これら４入力アンドゲートの出力を
一方の入力端子に受けると共に右側の隣接列の４入力ア
ンドゲートの出力を反転させたものを他方の入力端子に
受ける２入力アンドゲートを各列に設置すれば、入力ラ
ベルＢの列に設置された２入力アンドゲートの出力のみ
が“１”となり、上記有効／無効ビット群の境界、すな
わちmin-max 演算結果として選択すべきグレードの入力
ラベルが入力ラベルＢであることが容易に判明する。

【００２５】図８は、本発明の第２の実施例に係わるmi
n-max 演算回路の構成を示すブロック図であり、１はグ
レードバス、２はコードバス、３はライトイネーブル
（ＷＥ）信号線、４は入力ラベルの再配列回路、５はル
ールＲＯＭ、６ａ，６ｂ，６ｃ・・・は各ルール用有効
／無効ビット再配列回路、７ａ，７ｂ・・・は各出力ラ
ベル用min-max 選択回路である。

【００２６】図示の便宜上、ルール用有効／無効ビット
再配列回路としては一部の回路６ａ〜６ｅだけが図示さ
れているが、実際には、これらルール用有効／無効ビッ
ト再配列回路はシステム内で定義されているルールの総
数分設置される。また、出力ラベル用min-max 選択回路
もある出力チャネル内の出力ラベル用min-max 選択回路
７ａ，７ｂだけが図示されているが、実際には、これら
の選択回路はシステム内で定義されている出力チャネル
数×出力ラベル数分設置される。

【００２７】グレードバス１には、図示しない前段のグ
レード演算回路やバッファメモリから出力される入力ラ
ベルのグレードが順次出現すると共に、コードバス２に
は上記グレードバス上に出現中のグレードに対応する入
力ラベルの識別子（コード）が出現する。本実施例にお
いては、値がゼロのグレード（ゼログレード）について
は例外処理を施すことによりハードウエア量の節減と処
理時間の短縮が意図されている。このゼログレードに対
する例外処理のために、グレードバス１上に出現する入
力ラベルのグレードがゼロでないグレード（非ゼログレ
ード）かゼログレードかを示す信号線３が設置されてお
り、この信号線３上にはグレードバス１上に出現するグ
レードが非ゼログレードである場合のみハイに立ち上が
るライトイネーブル信号（ＷＥ）が出現する。

【００２８】１１，１２，１３・・・は、セレクタを内
蔵しかつ縦列接続されるセレクタ付きグレードレジスタ
であり、２１，２２，２３・・・は上記各セレクタ付き
グレードレジスタ内の２入力セレクタの選択動作を制御
することにより、入力ラベルのグレードと、ルールＲＯ
Ｍ５から読出された対応の無効／有効ビットの転送を制
御する転送制御回路である。すなわち、転送制御回路２
１，２２，２３・・・は、対応のセレクタ付きグレード
レジスタ１１，１２，１３・・・が保持中のグレードと
グレードバス１上に新たに出現したグレードとの大小を
比較し、この大小比較結果に基づき、グレードレジスタ
間のグレードのシフト動作やグレードバスからのグレー
ドの保持動作を制御することにより、セレクタ付きグレ
ードレジスタ１１，１２，１３・・・に順次大きなグレ
ードを保持させる再配列動作を制御する。このグレード
の大小順に従った再配列と同時に、ルールＲＯＭ５から
読出された対応の入力ラベルの有効／無効ビットが、シ
フトレジスタと類似の構造を有する各ルール用の有効／
無効ビット再配列回路６ａ，６ｂ，６ｃ・・・内で再配
列される。

【００２９】縦列接続されたセレクタ付きデータレジス
タ１１，１２，１３・・・は、その一部を拡大して図９
に示すように、グレードレジスタＧＲと、このグレード
レジスタＧＲの前段に配置される２入力のグレードセレ
クタＧＳとを備えている。このグレードセレクタＧＳの
一方の入力端子Ａはグレードバス１に接続され、他方の
入力端子Ｂは前段のセレクタ付きデータレジスタ内のグ
レードレジスタＧＲの出力端子に接続され、かつ出力端
子は対応段のグレードレジスタＧＲの入力端子に接続さ
れている。このグレードセレクタＧＳは、選択指令ＳＡ
がハイの時には入力端子Ａと出力端子間を導通させ、選
択指令ＳＢがハイの時には入力端子Ｂと出力端子間を導
通させる。縦列配置される転送制御回路２１，２２，２
３・・・は、対応のグレードレジスタＧＲに保持中のグ
レードとグレードバス１上に新たに出現したグレードと
の大小比較を行う比較回路ＣＭＰと、この比較回路によ
る大小比較結果を保持するＤ型フリップフロップＦＦ
と、３個のアンドゲートＡ１，Ａ２，Ａ３から成る論理
回路とを備えている。

【００３０】まず、グレードバス１上にグレードが出現
し始める前に、各段のセレクタ付きデータレジスタ１
１，１２，１３・・・のグレードレジスタＧＲがリセッ
ト信号線ＲＳＴを介してリセットされる。リセットされ
た各段のグレードレジスタＧＲには、グレードバス１上
に出現するグレードの下限値、例えば、グレードが８ビ
ット幅の符号無しデータであれば、その下限値

〔００〕
_Hが保持される。このリセットの終了後に、図示しない
前段のグレード演算回路で演算された入力ラベルのグレ
ードがグレードバス１上に出力され、このグレードに対
応する入力ラベルのコードがコードバス上に出力され、
ルールＲＯＭ５のアドレス端子に供給される。また、グ
レードバス１上に出力されるグレードの値がゼロでない
非ゼロデータの場合にだけ、前段のグレード演算回路か
ら、グレードの保持を指令するライトイネーブル信号
（ＷＥ）が信号線３上に出力される。

【００３１】最初のゼロでないグレードＤＤ１がクロッ
ク信号（図示せず）の立上りエッジに同期してグレード
バス１上に出現すると、各段の転送制御回路２１，２
２，２３・・・内の比較回路ＣＭＰにおいて、このグレ
ードバス１上に出現したグレードＤＤ１と、グレードレ
ジスタＧＲに保持中のグレードＤｉとの大小比較が行わ
れる。この比較回路ＣＭＰは、自段のグレードレジスタ
の保持データＤｉとグレードバス上に出現中のデータＤ
Ｄｎとを比較し、ＤＤｎ≧Ｄｉの時に出力をハイに立上
げる。グレードバス１上に出現するグレードＤＤ１はグ
レードの下限値

〔００〕_H以上であるため、各段の転送
制御回路内の比較回路ＣＭＰの出力はいずれもハイとな
り、このハイ信号がクロック信号の立下がりエッジに同
期して各段の転送制御回路内のＤ型フリップフロップＦ
Ｆに保持され、自段の判定結果がＤＤ１≧Ｄｉである旨
を後段の転送制御回路に通知するためのハイ信号が信号
線Ｓ２上に出力される。

【００３２】各段の転送制御回路内では、上記前段の転
送制御回路からの信号線Ｓ２は、自段内の信号線Ｓ１と
してアンドゲートＡ１，Ａ２から成る論理回路に供給さ
れる。ただし、初段の転送制御回路３１だけは、前段の
転送制御回路が存在せず、信号線Ｓ１上には常時ロー信
号が供給され続ける。従って、初段の転送制御回路２１
では、上記大小比較結果ＤＤ１≧Ｄｉのもとでアンドゲ
ートＡ１，Ａ２の出力がそれぞれハイ（Ｈ），ロー
（Ｌ）になり、対応のグレードセレクタＧＳには、この
（Ｈ，Ｌ）の組合せによる選択指令信号が供給される。
この選択指令信号を受けた対応のグレードセレクタＧＳ
は、グレードバス１に連なる一方の入力端子Ａと対応の
グレードレジスタＧＲの入力端子との間を、図示しない
クロック信号の立下がりエッジに同期して導通させるこ
とにより、グレードバス１上に出現中の最初のグレード
ＤＤ１を対応のグレードレジスタＧＲに転送し保持させ
る。

【００３３】これに対して、２段目以降の転送制御回路
２２，２３・・・・では、前段の選択制御回路２１，２
２，２３・・・に連なる信号線Ｓ１上に上記前段におけ
る大小比較結果ＤＤ１≧Ｄｉに基づくハイ信号が出現す
るため、アンドゲートＡ１，Ａ２の出力はそれぞれロ
ー，ハイとなる。この（Ｌ，Ｈ）の組合せによる選択指
令信号を受ける対応のグレードセレクタＧＳは、入力端
子Ｂと対応のグレードレジスタＧＲの入力端子との間を
クロック信号の立下がりエッジに同期して導通させる。
このため、２段目以降のセレクタ付きデータレジスタ１
２，１３・・・では、前段のセレクタ付きデータレジス
タ１１，１２，１３・・・内のグレードレジスタＧＲに
初期値として保持されていたグレードの下限値

〔００〕
_Hタがシフトされ対応のグレードレジスタＧＲに保持さ
れる。

【００３４】この結果、最初にグレードバス１上に出現
したグレードＤＤ１が初段のセレクタ付きデータレジス
タ１１内のグレードレジスタＧＲに保持されると共に、
その後段のセレクタ付きデータレジスタ１２，１３・・
・では、前段のセレクタ付きデータレジスタ１１，１２
・・・のグレードレジスタＧＲからシフトされてきた初
期値

〔００〕_Hが保持される。次に、２番目のゼロでな
いグレードＤＤ２がグレードバス１上に出現すると、こ
れと最初に出現したグレードＤＤ１との大小関係に応じ
て２通りの異なるデータ転送動作が行われる。まず、Ｄ
Ｄ２≧ＤＤ１の場合の動作について説明する。

【００３５】初段の転送制御回路２１では、この新たに
出現したグレードＤＤ２とグレードレジスタＧＲに保持
されているグレードＤＤ１との大小比較が行われる。こ
の場合には、ＤＤ２≧ＤＤ１であるから、最初のグレー
ドＤＤ１の出現時と同様の選択動作が行われ、クロック
信号の立下がりエッジに同期して新たなグレードＤＤ２
が初段のセレクタ付きデータレジスタ１１内のグレード
レジスタＧＲに保持される。一方、２段目以降ののセレ
クタ付きデータレジスタ１２，１３・・・については、
対応の転送制御回路２２，２３・・・内のアンドゲート
Ａ１，Ａ２の信号の組合せが前回と同様いずれも（Ｌ，
Ｈ）となるため、前段のセレクタ付きデータレジスタ１
１，１２・・・内のグレードレジスタＧＲに保持中のグ
レードＤＤ１と下限値

〔００〕_Hがシフトされ保持され
る。このグレードレジスタＧＲ間のシフト動作も、グレ
ードバス１上からのグレードの保持動作と同時にクロッ
ク信号の立下がりエッジに同期して行われる。

【００３６】この結果、初段のセレクタ付きデータレジ
スタ１１内のグレードレジスタＧＲにはグレードバス１
上に２番目に出現したグレードＤＤ２が保持され、２段
目のセレクタ付きデータレジスタ１２内のグレードレジ
スタＧＲには前段のセレクタ付きデータレジスタ１１か
らシフトされてきたグレードＤＤ１が保持され、３段目
以降のセレクタ付きデータレジスタ１３・・・内のグレ
ードレジスタＧＲには前段のセレクタ付きデータレジス
タ１２・・・からシフトされてきた初期値

〔００〕_Hが
保持される。

【００３７】次に、グレードバス１上に２番目に出現し
たグレードＤＤ２が最初に出現したグレードＤＤ１より
も小さい（ＤＤ２＜ＤＤ１）場合の動作について説明す
る。この場合、初段の転送制御回路２１内の比較回路Ｃ
ＭＰの出力がローになり、アンドゲートＡ１，Ａ２の出
力の組合せが（Ｌ，Ｌ）になる。この組合せの選択指令
を受ける初段のセレクタ付きデータレジスタ１１内のグ
レードセレクタＧＳは、入力端子ＡについてもＢについ
ても対応のグレードレジスタＧＲの入力端子への導通を
行わない。このため、初段のセレクタ付きデータレジス
タ１１内のグレードレジスタＧＲには前回保持済みのグ
レードＤＤ１がそのまま保持され続ける。

【００３８】これに対して、２段目の選択制御回路２２
内の比較回路ＣＭＰの出力は、対応のグレードレジスタ
ＧＲが前回前段のグレードレジスタＧＲからシフトされ
てきた初期値

〔００〕_Hを保持しているためハイにな
る。また、信号線Ｓ１上に出現する前段の転送制御回路
２１の大小比較結果がローになるため、アンドゲートＡ
１，Ａ２の出力の組合せが（Ｈ，Ｌ）になる。この組合
せの選択指令を受ける対応のセレクタ付きデータレジス
タ１２内のグレードセレクタＧＳは、入力端子Ａと対応
のグレードレジスタＧＲの入力端子とを導通させる。こ
の結果、２段目のセレクタ付きデータレジスタ１２内の
グレードレジスタＧＲにはグレードバス１上に出現中の
グレードＤＤ２（＜ＤＤ１）が保持される。

【００３９】３段目以降の転送制御回路２３，２４・・
・では、自段における大小比較結果も前段の転送制御回
路２２，２３・・・における大小比較結果もハイである
ためアンドゲートＡ１，Ａ２の出力の組合せは（Ｌ，
Ｈ）になる。この結果、対応のセレクタ付きデータレジ
スタ１３，１４・・・においては、前段のセレクタ付き
データレジスタ１２，１３・・・からシフトされてきた
初期値

〔００〕_Hが保持される。

【００４０】このように、最初に出現したグレードＤＤ
１が初段のセレクタ付きデータレジスタ１１内のグレー
ドレジスタＧＲにまず保持され、２番目に出現したグレ
ードＤＤ２がグレードＤＤ１以上であれば、これが初段
のグレードレジスタに保持されると共に、これに保持さ
れていたグレードＤＤ１が２段目のグレードレジスタＧ
Ｒにシフトされ、保持される。逆に、グレードＤＤ２が
グレードＤＤ１よりも小さければ、これは２段目のグレ
ードレジスタＧＲに保持されると共に、初段のグレード
レジスタＧＲには最初のグレードＤＤ１が保持され続け
る。

【００４１】以上のデータ転送動作を要約すれば、Ａ．初段の転送制御回路を除く各段の選択制御回路は、 A1. グレードバス１上に出現したグレードが前段と自段
のグレードレジスタに保持中の各グレードのいずれより
も大きいか等しい場合には、前段のグレードレジスタに
保持中のグレードを自段のグレードレジスタに転送す
る。 A2. グレードバス１上に出現したグレードが前段のグレ
ードレジスタに保持中のグレードよりも小さいが自段の
グレードレジスタに保持中のグレードよりも大きいか等
しい場合には、この出現したグレードを自段のグレード
レジスタに転送する。 A3. グレードバス１上に出現したグレードが自段のグレ
ードレジスタに保持中のグレードよりも小さい場合に
は、自段のグレードレジスタへの転送を行わず、現在の
値を保持し続ける。

【００４２】Ｂ．初段の選択制御回路は、 B1. グレードバス１上に出現したグレードが自段のグレ
ードレジスタに保持中のグレードよりも大きいか等しい
場合には、出現したグレードを自段のグレードレジスタ
に転送する。 B2. グレードバス１上に出現したグレードが自段のグレ
ードレジスタに保持中のグレードよりも小さい場合に
は、自段のグレードレジスタへの転送を行わない。

【００４３】ファジイ推論の各入力データチャネルの入
力ラベルを定義するメンバーシップ関数として、隣接の
２個のメンバーシップ関数のみが交点を有するような形
状を設定すれば、一つの入力チャネルついて最大２個の
ゼロでないグレードが演算される。従って、セレクタ付
きデータレジスタの段数を入力データチャネル数の２倍
の値に設定しておき、グレードバス上に出現する全ての
ゼロでないグレードに対し上記動作を反復することによ
り、グレードレジスタ１１，１２，１３・・・に降順に
ソートされた入力ラベルのグレードが保持される。

【００４４】上記入力ラベル再配列回路４内のグレード
の大小順に従った入力ラベルの再配列と並行して、各ル
ール用有効／無効ビット再配列回路６ａ，６ｂ，６ｃ・
・・において、入力ラベルのコードをアドレス端子に受
けてルールＲＯＭ５から読出された有効／無効ビットの
再配列が行われる。ただし、この有効／無効ビットの再
配列は、ルールＲＯＭ５から読出された有効／無効ビッ
トがそのまま再配列されるのではなく、図６に示したよ
うな結果を得るために、“０”から“１”への反転を伴
いながら行われる。

【００４５】すなわち、ルール（１）用の有効／無効ビ
ット再配列回路６ａで代表してその一部を図９の上段に
示すように、ルールＲＯＭ５から読出されてルールビッ
ト線ＲＢ１上に出現するルール（１）の有効／無効ビッ
トを受ける入力端子Ｊ₀と、前段の出力を受ける入力端
子Ｊ₁と、これらの入力端子のどちらをアクティブにす
るかの選択指令を受ける選択指令入力端子Ｓとを有する
フリップフロップ６ａ₁，６ａ₂，６ａ₃・・・が縦列
に接続されている。各フリップフロップは、それぞれの
入力端子Ｊ₀又はＪ₁を通して一旦ハイレベルにセット
されると、リセット信号（図示せず）を受けるまでは入
力端子Ｊ₀又はＪ₁に受ける信号に無関係にハイ状態を
保持し続ける。

【００４６】煩雑化を避けるため、まず、グレードバス
１上に出現するグレードが非ゼログレードの場合、すな
わちＷＥ信号線３上にハイ信号が出現する場合について
説明する。転送制御回路２１，２２，２３・・・のアン
ドゲートＡ１とＡ２の出力の組合せが（Ｈ，Ｌ）又は
（Ｌ，Ｌ）の場合、すなわち、対応のグレードレジスタ
ＧＲがグレードバス上１に出現中の新たなグレードを保
持する場合又は対応のグレードレジスタＧＲへの新たな
グレードの保持も前段のグレードレジスタからのシフト
も行われない場合には、アンドゲートＡ３の出力がＬに
なり、これを選択指令端子Ｓに受けるフリップフロップ
６ａ₁，６ａ₂，６ａ₃・・・はルールビット線ＲＢ１
上に有効ビットが出現中であればこれを一斉に保持す
る。これとは逆に、転送制御回路２１，２２，２３・・
・のアンドゲートＡ１とＡ２の出力の組合せが（Ｌ，
Ｈ）の場合、すなわち、対応のグレードレジスタＧＲが
前段のグレードレジスタＧＲの保持データを保持する場
合には、アンドゲートＡ３の出力がＨになり、これを選
択指令端子Ｓに受けるフリップフロップ６ａ₁，６
ａ₂，６ａ₃・・・は前段のフリップフロップからの出
力を保持する。これら一連の動作の結果、前段のフリッ
プフロップに一旦“１”が保持されると、以後のフリッ
プフロップ間のシフト動作に伴い後段のフリップフロッ
プが次々に“１”が保持されてゆき、図６に例示するよ
うな有効／無効ビットの配列が実現される。

【００４７】図１０は、図８に示したmin-max 演算回路
のうち出力ラベルＸのmin-max 演算に関する部分、すな
わち、ルール用有効／無効ビット再配列回路６ａ〜６ｄ
と、出力ラベルＸ用max 演算回路７ａの構成を示すブロ
ック図である。各ルールについての有効／無効ビットの
再配列が終了したのち、リードイネーブル信号ＲＲＥが
“１”に立ち上がると、出力ラベルＸ用max 演算回路７
ａの３入力アンドゲートの一つが前段の４入力アンドゲ
ートの出力のＨ／Ｌに応じて選択的に開かれ、後段のオ
アゲートＯＲを介してリードイネーブル（ＲＥ）が図９
の入力ラベルの再配列回路４のセレクタ付グレードレジ
スタ１１，１２，１３・・・に供給され、対応のグレー
ドレジスタＧＲに保持中のグレードがグレードバス１上
に出力される。

【００４８】図１０のリードイネーブル信号ＲＲＥは、
出力ラベルＸ，Ｙ，Ｚの順に順次ハイに立ち上げられ
る。また、煩雑化を避けるため詳細な図示は省略する
が、図１０のオアゲートＯＲの入力は、各出力ラベル用
min-max 演算回路からの出力を受けるように構成されて
いる。すなわち、図１０の各オアゲートＯＲからは、ま
ず、出力ラベルＸに関するmin-max 演算結果のリードイ
ネーブル（ＲＥ）が出力され、次に出力ラベルＹに関す
るmin-max 演算結果のリードイネーブル（ＲＥ）が出力
され、この後、出力ラベルＺに関するmin-max 演算結果
のリードイネーブル（ＲＥ）が出力される。なお、有効
／無効ビット再配列用のフリップフロップはグレード再
配列回路４内のグレードレジスタの段数よりも１段ぶん
多く設置されると共に、最後段にはゼログレードのため
の〔ＦＦ〕_Hが保持される。

【００４９】さて、前述したように、本実施例では回路
規模の低減と処理時間の短縮を図るうえで、ゼログレー
ドに対する例外処理を採用している。以下、このゼログ
レードに対する例外処理について説明する。

【００５０】まず、入力ラベルの再配列回路では、ライ
トイネーブル（ＷＥ）信号線３がロー状態に保持される
ことによりグレードバス１上に出現中のグレードがゼロ
グレードであることが示されると、全ての転送制御回路
２１，２２，２３・・・において、アンドゲートＡ１と
Ａ２の出力が（Ｌ，Ｌ）の組合せとなる。これに伴い、
対応のグレードセレクタＧＳが全て非動作状態となり、
いずれのグレードレジスタＧＲについてもゼログレード
の保持や、グレードレジスタ間のシフト動作が行われな
い。すなわち、グレードバス１上のゼログレードは入力
ラベルの再配列回路４では無視され、廃棄される。

【００５１】このゼログレードの出現時には、全ての転
送制御回路２１，２２，２３・・・のアンドゲートＡ３
の出力Ｓが“Ｌ”となり、これを受ける各ルール用有効
／無効ビット再配列回路６ａ，６ｂ，６ｃ・・・におい
て、縦列接続された全てのフリップフロップが対応のル
ールビット線ＲＢ１，ＲＢ２，ＲＢ３・・・に有効ビッ
トが出現していればこれを一斉に保持する。従って、ゼ
ログレードの出現時に対応のルールビット線上に対応の
入力ラベルが有効である旨を示す“１”が出現中のルー
ル用有効／無効ビット再配列回路では、全段のフリップ
フロップに一斉に“１”が保持される。図６と図７を参
照すれば、このように全段にわたって“１”が保持され
たルール用有効／無効ビット再配列回路は、対応の出力
ラベル用min-max 演算回路の動作に何らの影響も及ぼさ
ない。すなわち、通常は、そのようなゼログレードがmi
n-max 演算結果として選択されることはなく、これより
も大きな非ゼログレードがmin-max 演算結果として選択
されることになる。

【００５２】しかしながら、稀なケースではあるが、mi
n-max 演算結果としてゼログレードが選択されなければ
ならない場合が存在する。そのようなケースは、ある出
力ラベルに含まれる１又は複数のルールの全てが最小値
としてゼログレードを持つ場合である。このような場
合、この出力ラベルに対応するルール用有効／無効ビッ
ト再配列回路の全てについて全段のフリップフロップに
“１”が保持される。このような場合、図１０を参照す
れば、リードイネーブル信号ＲＲＥがハイになるとゼロ
グレードを保持している最終段のオアゲートＯＲの出力
がＨになる。そして、この最終段のオアゲートＯＲがＨ
になった場合には、ゼログレードをグレードバス１上に
出力するような構成となっている。

【００５３】また、煩雑化を避けるために図示は省略す
るが、各ルール用有効／無効ビット再配列回路におい
て、全段のフリップフロップの保持内容が“０”になっ
た場合には、その保持内容を全て“１”に反転すること
によりmin-max 演算への影響を禁止する機能が付加され
ている。このような付加機能は、各ルールビット線に再
配列の開始前“０”に初期設定されるフリップフロップ
を接続しておき、再配列の終了時点で初期値“０”を保
っていれば再配列中に対応のルールビット線上に一度も
有効ビットが出現しなかったと判定して全段の保持内容
を“１”に反転することなどによって容易に実現でき
る。このような付加機能は、ルールＲＯＭに一旦保持さ
せたルールを後発的に無効にしたい場合があり、このよ
うな後発的に無効化したルールがmin-max 演算に影響す
ることを禁止するのに有用である。

【００５４】上述した本実施例のmin-max 演算回路は、
各入力ラベルのルール対応ビット群を対応のグレードの
大きさの順序に従って再配列するに当たって、その高速
化を実現するために図９に示すような特殊な再配列回路
を使用したり、ゼログレードについての例外処理を採用
することによりハードウエア量を低減したり、あるいは
ルールメモリ内のルールを後発的に無効化したりして利
便性を高めるために、構成がやや煩雑になっている。し
かしながら、処理時間の短縮、ハードウエア量の低減、
利便性の向上を多少犠牲にすることにより、より簡易な
構成とすることが可能である。また、ルールが一つでも
有効ビットを含むか否かの識別ビットを各ルールに予め
付加しておくことにより、同様の機能を実現することも
できる。

【００５５】上記実施例の構成は本発明を実現するため
の一例であり、本発明のmin-max 演算回路を実現するう
えで上記構成例に類似する多種多様なものが考えられ
る。

【００５６】

【発明の効果】以上詳細に説明したように、本発明に係
わるファジイ推論のmin-max 演算回路は、ルールメモリ
に保持させたルール対応ビット群を入力ラベルのグレー
ドの大小順序に従って再配列することにより変形符号化
ルール群を得、各変形符号化ルールの先端の有効ビット
の配列位置に基づき各出力ラベルについてmin-max 演算
の結果とすべき入力ラベルを選択する構成であるから、
従来各出力チャネルの各出力ラベルに含まれる各ルール
について反復していた多数回路の大小比較が１回の再配
列で置換えられ、この結果、処理時間の大幅な短縮とハ
ードウエア量の大幅な低減が実現されるという効果が奏
される。

【図面の簡単な説明】

【図１】本発明の作用に関し、入力ラベルをそのグレー
ドの大小順に入替えるという概念を説明するための概念
図である。

【図２】本発明の作用に関し、符号化ルールの概念を説
明するための概念図である。

【図３】本発明の作用に関し、符号化ルールの概念を説
明するための概念図である。

【図４】本発明の作用に関し、ルールメモリ内に保持さ
れるルール対応ビット群の概念を説明するための概念図
である。

【図５】本発明の作用に関し、入力ラベルのグレードの
順に再配列されたルールメモリルール対応ビット群とこ
れらに含まれる変形符号化ルールの概念を説明するため
の概念図である。

【図６】本発明の一実施例に従って、変形符号化ルール
を更に変形した一例を説明するための概念図である。

【図７】上記実施例に従って変形された変形符号化ルー
ルに含まれる有効／無効ビットの配列位置に基づきmin-
max 演算結果の入力ラベルを選択する一例を説明するた
めの概念図である。

【図８】本発明の他の実施例に係わるファジイ推論のmi
n-max 演算回路の構成を示すブロック図である。

【図９】図８のmin-max 演算回路中の入力ラベルの再配
列回路４の構成を示す回路図である。

【図１０】図８のmin-max 演算回路中のルール用有効／
無効ビット再配列回路６ａ〜６ｄと出力ラベルＸ用min-
max 選択回路７ａの構成を示す回路図である。

【符号の説明】

１グレードバス２識別コードバス４入力ラベル再配列回路５ルールＲＯＭ 6a〜6e 各ルール用有効/ 無効ビット再配列回路 7a〜7b 各出力ラベル用min-max 選択回路 11,12,13 セレクタ付グレードレジスタ 21,22,23 転送制御回路

Claims

【特許請求の範囲】

【請求項１】ファジイ推論の各ルールの前件部に含ま
れる各入力ラベルについて定義された所定の配列に従っ
て、前記各ルールがそれぞれの前件部に前記各入力ラベ
ルを含むか否かを有効／無効ビットで表示する符号化ル
ールを前記各ルールについて定義し、このように定義さ
れた各符号化ルールに含まれる各入力ラベルの有効／無
効ビット群（以下、「ルール対応ビット群」という）を
その入力ラベルの識別コードによって指定されるアドレ
スに保持することにより前記各符号化ルールを所定の順
序で配列しながら保持するルールメモリと、前記ルールメモリに保持中の各入力ラベルのルール対応
ビット群を対応の入力ラベルのグレードの大小順序に従
って記憶領域内に再配列することにより、各符号化ルー
ルの前件部に含まれる入力ラベルがそれぞれのグレード
の大小順に従って入替えられた各変形符号化ルールを得
る再配列手段と、前記各変形符号化ルールの先端又は末端の有効ビットの
配列位置に基づき各出力ラベルについてmin-max 演算の
結果とすべき入力ラベルを選択する選択手段を備えたこ
とを特徴とするファジイ推論のmin-max 演算回路。
【請求項２】請求項１において、前記各符号化ルールをルールメモリ内に配列する所定の
順序は、共通の出力ラベルを有する符号化ルールどうし
を隣接させる順序であることを特徴とするファジイ推論
のmin-max 演算回路。
【請求項３】請求項１において、前記再配列手段は、入力ラベルのグレードの演算回路から演算順に供給され
る入力ラベルのグレードをその大小順に再配列する入力
ラベルのグレードの再配列回路と、前記入力ラベルのグレードの演算回路から供給されるグ
レード演算済みの入力ラベルの識別コードによって指定
される前記ルールメモリ内のアドレスから読出されるル
ール対応ビット群を、前記入力ラベルのグレードの再配
列回路内における再配列順序に従って再配列することに
より前記変形符号化ルール群を得る並列配置された各ル
ール対応ビット群再配列回路とを備えたことを特徴とす
るファジイ推論のmin-max 演算回路。
【請求項４】請求項３において、前記各ルール対応ビット群再配列回路は、前記ルールメ
モリから出力される各符号化ルールのそれぞれに対応し
て設置されたシフトレジスタ群を含む符号化ルール用有
効／無効ビット再配列回路群を備えたことを特徴とする
ファジイ推論のmin-max 演算回路。
【請求項５】請求項４において、前記各符号化ルール用有効／無効ビット再配列回路は、
各変形符号化ルールの先端の有効ビットまで有効ビット
を連続させるように必要な無効ビットを反転させながら
前記各符号化ルールの有効／無効ビット群を再配列する
手段を備えたことを特徴とするファジイ推論のmin-max
演算回路。
【請求項６】請求項５において、前記入力ラベルのグレードの再配列回路は、所定値以下
のグレードを再配列の対象から除外する手段を備え、前記各符号化ルール用有効／無効ビット再配列回路は、
前記所定値以下のグレードを有する入力ラベルを前件部
に含むルールを有効ビットのみから成る変形符号化ルー
ルに置換える手段を備えたことを特徴とするファジイ推
論のmin-max 演算回路。
【請求項７】請求項５において、前記各符号化ルール有効／無効ビット再配列手段は、無
効ビットのみから成る符号化ルールを有効ビットのみか
ら成る変数符号化ルールに置換える手段を備えたことを
特徴とするファジイ推論のmin-max 演算回路。