JPH08139613A - 符号一致検出方式 - Google Patents
符号一致検出方式Info
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- JPH08139613A JPH08139613A JP6304220A JP30422094A JPH08139613A JP H08139613 A JPH08139613 A JP H08139613A JP 6304220 A JP6304220 A JP 6304220A JP 30422094 A JP30422094 A JP 30422094A JP H08139613 A JPH08139613 A JP H08139613A
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- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/607—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers number-of-ones counters, i.e. devices for counting the number of input lines set to ONE among a plurality of input lines, also called bit counters or parallel counters
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
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- Detection And Prevention Of Errors In Transmission (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】入力符号が所望の符号に対して複数の不一致要
素の存在を許容して、高速且つ簡便に一致を検出する方
式の提供。 【構成】排他的論理和回路と、複数の加算回路を階層的
に複数段配設してなる誤り数計数回路と、所定の閾値を
設定する数値設定回路と、数値比較回路と、を備え、入
力符号と所望の符号とを排他的論理和回路に入力し、誤
り数計数回路が排他的論理和回路の出力を入力して不一
致要素数を計数し、不一致要素数が数値設定回路に設定
された閾値以下であることを許容して符号一致を検出す
る。また、誤り数計数回路における複数の加算回路のそ
れぞれを全加算回路により構成し、全加算回路の桁上が
り入力を誤り数計数回路の入力の一部に割り当てる。
素の存在を許容して、高速且つ簡便に一致を検出する方
式の提供。 【構成】排他的論理和回路と、複数の加算回路を階層的
に複数段配設してなる誤り数計数回路と、所定の閾値を
設定する数値設定回路と、数値比較回路と、を備え、入
力符号と所望の符号とを排他的論理和回路に入力し、誤
り数計数回路が排他的論理和回路の出力を入力して不一
致要素数を計数し、不一致要素数が数値設定回路に設定
された閾値以下であることを許容して符号一致を検出す
る。また、誤り数計数回路における複数の加算回路のそ
れぞれを全加算回路により構成し、全加算回路の桁上が
り入力を誤り数計数回路の入力の一部に割り当てる。
Description
【０００１】
【産業上の利用分野】本発明は、入力符号が所望の符号
に対して不一致要素の存在（これを「入力符号の誤
り」、または単に「誤り」という）を許容して符号の一
致を検出する方式に関し、特に、複数の誤りを許容する
符号一致検出方式に関する。
に対して不一致要素の存在（これを「入力符号の誤
り」、または単に「誤り」という）を許容して符号の一
致を検出する方式に関し、特に、複数の誤りを許容する
符号一致検出方式に関する。
【０００２】
【従来の技術】この種の従来の符号一致検出方式とし
て、例えば、特開昭56−93452号公報、特開平6−6241号
公報に開示された方式が知られている。
て、例えば、特開昭56−93452号公報、特開平6−6241号
公報に開示された方式が知られている。
【０００３】前記特開昭56−93452号公報に開示された
ディジタル同期検出回路においては、図４に示すよう
に、シリアル入力データ４０６を所定ビットのパラレル
データに変換するシフトレジスタ４０１からの入力符号
４０７と所望の符号４０８とが排他的論理和回路４０２
に入力され、排他的論理和回路４０２の出力から符号不
一致要素のみが論理値“１”となった符号を求め、全て
の符号に対する論理値“１”のビット数を格納したＲＯ
Ｍ４２０を参照して、ＲＯＭ４２０の出力とディジタル
スイッチ４２１の出力値とを比較回路４２２にて比較す
ることにより誤り許容込みでの符号一致検出を行なうも
のである。
ディジタル同期検出回路においては、図４に示すよう
に、シリアル入力データ４０６を所定ビットのパラレル
データに変換するシフトレジスタ４０１からの入力符号
４０７と所望の符号４０８とが排他的論理和回路４０２
に入力され、排他的論理和回路４０２の出力から符号不
一致要素のみが論理値“１”となった符号を求め、全て
の符号に対する論理値“１”のビット数を格納したＲＯ
Ｍ４２０を参照して、ＲＯＭ４２０の出力とディジタル
スイッチ４２１の出力値とを比較回路４２２にて比較す
ることにより誤り許容込みでの符号一致検出を行なうも
のである。
【０００４】また、前記特開平6−6241号公報には、入
力符号が所望の符号に対して不一致要素を含んでいる場
合においても、複数の誤りを許容して入力符号と所望の
符号との一致を高速に検出する符号一致検出方式とし
て、図５に示すように、入力符号５０と所望の符号５０
０を入力とする符号不一致検出部５１（図４の排他的論
理和回路４０２と等価）により符号不一致要素のみが論
理値“１”となった符号を求め、入力符号から論理値
“１”のビットをひとつ減少させる（論理値“１”の要
素のうちの１つを論理値“０”に変換する）回路である
誤り残差検出部５４、５５、５６を許容する誤り数だけ
配置し、符号一致検出部５７において入力符号が０か否
かを判定することにより、誤り許容込みでの符号一致検
出をしている。
力符号が所望の符号に対して不一致要素を含んでいる場
合においても、複数の誤りを許容して入力符号と所望の
符号との一致を高速に検出する符号一致検出方式とし
て、図５に示すように、入力符号５０と所望の符号５０
０を入力とする符号不一致検出部５１（図４の排他的論
理和回路４０２と等価）により符号不一致要素のみが論
理値“１”となった符号を求め、入力符号から論理値
“１”のビットをひとつ減少させる（論理値“１”の要
素のうちの１つを論理値“０”に変換する）回路である
誤り残差検出部５４、５５、５６を許容する誤り数だけ
配置し、符号一致検出部５７において入力符号が０か否
かを判定することにより、誤り許容込みでの符号一致検
出をしている。
【０００５】また、その他に想定される方式としては、
例えば図６に示すように、入力符号６０１と所望の符号
６００との排他的論理和により符号不一致要素のみが論
理値“１”となった符号を求め、シフトレジスタ６２に
ロード信号６０３により信号線６０２を介して転送し、
求めた符号内の論理値が“１”である要素の数を計数す
るためにクロック６０４によりシフトレジスタ６２から
１要素ずつ取り出し、論理反転回路６３および微分回路
６４により得られるパルス信号との論理和演算を論理和
回路６５により行い、符号内要素が“１”の時にパルス
を信号線６０７に出力すると同時に、カウンタ６６によ
りそのパルスを計数し誤り許容値以下であるか否かを検
査する方式がある。
例えば図６に示すように、入力符号６０１と所望の符号
６００との排他的論理和により符号不一致要素のみが論
理値“１”となった符号を求め、シフトレジスタ６２に
ロード信号６０３により信号線６０２を介して転送し、
求めた符号内の論理値が“１”である要素の数を計数す
るためにクロック６０４によりシフトレジスタ６２から
１要素ずつ取り出し、論理反転回路６３および微分回路
６４により得られるパルス信号との論理和演算を論理和
回路６５により行い、符号内要素が“１”の時にパルス
を信号線６０７に出力すると同時に、カウンタ６６によ
りそのパルスを計数し誤り許容値以下であるか否かを検
査する方式がある。
【０００６】
【発明が解決しようとする課題】前記従来の符号一致検
出方式においては、図６の方式では回路規模は小さいも
のの、符号内の要素数に比例した検出時間が必要とされ
るために、検出時間が長くなるという問題がある。
出方式においては、図６の方式では回路規模は小さいも
のの、符号内の要素数に比例した検出時間が必要とされ
るために、検出時間が長くなるという問題がある。
【０００７】また、図４に示す従来の方式では、ＲＯＭ
４２０が非常に大容量であることが必要とされ、１６ビ
ットを超えるビット幅の符号では現実的でないという問
題がある。
４２０が非常に大容量であることが必要とされ、１６ビ
ットを超えるビット幅の符号では現実的でないという問
題がある。
【０００８】そして、図５に示す従来の方式では、許容
する誤りビット数に比例して回路規模と判定時間が増大
するという問題がある。
する誤りビット数に比例して回路規模と判定時間が増大
するという問題がある。
【０００９】これら問題は、符号のビット幅が多い場合
及び許容誤り数の大きい場合に、重大な且つ深刻な問題
となる。
及び許容誤り数の大きい場合に、重大な且つ深刻な問題
となる。
【００１０】本発明は、このような問題点に鑑みてなさ
れたものであって、本発明の目的は、入力符号が所望の
符号に対して複数の不一致要素の存在を許容しての一致
を検出する方式において高速且つ簡便な方式による符号
化一致検出方式を提供することにある。
れたものであって、本発明の目的は、入力符号が所望の
符号に対して複数の不一致要素の存在を許容しての一致
を検出する方式において高速且つ簡便な方式による符号
化一致検出方式を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、排他的論理和回路と、複数の加算回路を
階層的に複数段配設してなる誤り数計数回路と、所定の
閾値を設定する数値設定回路と、数値比較回路と、を備
え、入力符号と所望の符号とを前記排他的論理和回路に
入力し、前記誤り数計数回路が前記排他的論理和回路の
出力を入力して不一致要素数を計数し、前記不一致要素
数が前記数値設定回路に設定された閾値以下であること
を許容して符号一致を検出することを特徴とする符号一
致検出方式を提供する。
に、本発明は、排他的論理和回路と、複数の加算回路を
階層的に複数段配設してなる誤り数計数回路と、所定の
閾値を設定する数値設定回路と、数値比較回路と、を備
え、入力符号と所望の符号とを前記排他的論理和回路に
入力し、前記誤り数計数回路が前記排他的論理和回路の
出力を入力して不一致要素数を計数し、前記不一致要素
数が前記数値設定回路に設定された閾値以下であること
を許容して符号一致を検出することを特徴とする符号一
致検出方式を提供する。
【００１２】本発明においては、好ましくは、前記誤り
数計数回路における複数の加算回路のそれぞれを全加算
回路により構成し、前記全加算回路の桁上がり入力を前
記誤り数計数回路の入力の一部に割り当てることを特徴
とする。
数計数回路における複数の加算回路のそれぞれを全加算
回路により構成し、前記全加算回路の桁上がり入力を前
記誤り数計数回路の入力の一部に割り当てることを特徴
とする。
【００１３】
【作用】本発明によれば、入力符号が入力されてから符
号一致検出結果が現れるまでの遅延量は、誤り数計数回
路等は高々数段の単純な論理回路で構成されるため、き
わめて小さなものとされ、符号の要素の数が大きくなっ
た場合にも高速に符号一致検出を行なうことができる。
号一致検出結果が現れるまでの遅延量は、誤り数計数回
路等は高々数段の単純な論理回路で構成されるため、き
わめて小さなものとされ、符号の要素の数が大きくなっ
た場合にも高速に符号一致検出を行なうことができる。
【００１４】また、本発明によれば、誤り数計数回路に
おいて、全加算回路を階層的に複数段配置するように構
成すると共に、入力の一部を全加算回路の桁上がり入力
にそれぞれ割り当てたことにより、誤り数計数回路の回
路構成がコンパクト化され、計数演算処理の高速化が達
成される。
おいて、全加算回路を階層的に複数段配置するように構
成すると共に、入力の一部を全加算回路の桁上がり入力
にそれぞれ割り当てたことにより、誤り数計数回路の回
路構成がコンパクト化され、計数演算処理の高速化が達
成される。
【００１５】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１６】図１（Ａ）は本発明の一実施例の構成を示
すブロック図である。 図１（Ｂ）は本発明の一実施例
おける誤り数計数回路の構成を示すブロック図である。
すブロック図である。 図１（Ｂ）は本発明の一実施例
おける誤り数計数回路の構成を示すブロック図である。
【００１７】図２は、図１（Ｂ）における排他的論理和
回路の構成を示すブロック図であり、また、図３は、図
１（Ｂ）における誤り数計数回路の構成を示すブロック
図である。
回路の構成を示すブロック図であり、また、図３は、図
１（Ｂ）における誤り数計数回路の構成を示すブロック
図である。
【００１８】図１（Ａ）を参照して、排他的論理和回路
１１は、信号線１０１から入力される入力符号と信号線
１０２に入力される所望の符号とをそれぞれ対応する要
素毎に排他的論理和演算を行うことにより、入力符号と
所望の符号の対応する要素の不一致部分が論理値“１”
となる符号を信号線１０３に出力する符号不一致抽出部
である。
１１は、信号線１０１から入力される入力符号と信号線
１０２に入力される所望の符号とをそれぞれ対応する要
素毎に排他的論理和演算を行うことにより、入力符号と
所望の符号の対応する要素の不一致部分が論理値“１”
となる符号を信号線１０３に出力する符号不一致抽出部
である。
【００１９】より詳細には、図２を参照して、排他的論
理和回路１１は、入力符号２０１と所望の符号２００の
一致検出を行うために、符号の要素の数ｉ個分の２入力
排他的論理和回路２０、２１、…２２から構成される。
理和回路１１は、入力符号２０１と所望の符号２００の
一致検出を行うために、符号の要素の数ｉ個分の２入力
排他的論理和回路２０、２１、…２２から構成される。
【００２０】ところで、符号の要素数ｉにより回路構成
が大きく変わるのは、図３にその詳細を示す誤り計数回
路である。本実施例では符号内要素数ｉ（ｉは自然数）
を１６として説明する。
が大きく変わるのは、図３にその詳細を示す誤り計数回
路である。本実施例では符号内要素数ｉ（ｉは自然数）
を１６として説明する。
【００２１】図１（Ｂ）を参照して、誤り数計数回路１
２は、加算回路を階層的に複数段配設することにより構
成され、例えば、１段目に配置された４個の１ビット全
加算回路１２１ａ〜１２１ｄ、２段目に配置された２個
の２ビット全加算回路１２２ａ、１２２ｂ、及び最終段
に配置された３ビット全加算回路１２３から構成され
る。
２は、加算回路を階層的に複数段配設することにより構
成され、例えば、１段目に配置された４個の１ビット全
加算回路１２１ａ〜１２１ｄ、２段目に配置された２個
の２ビット全加算回路１２２ａ、１２２ｂ、及び最終段
に配置された３ビット全加算回路１２３から構成され
る。
【００２２】誤り計数回路１２は、信号線１０３より入
力された符号の要素のうち論理値“１”である要素の数
を数値として計数し、計数値を信号線１０４を介して比
較回路１３に送出する。
力された符号の要素のうち論理値“１”である要素の数
を数値として計数し、計数値を信号線１０４を介して比
較回路１３に送出する。
【００２３】数値設定回路１４は、ディップスイッチ
や、一般的制御手段により数値設定可能なフリップフロ
ップ等の手段により、誤りを許容する数値を設定する。
や、一般的制御手段により数値設定可能なフリップフロ
ップ等の手段により、誤りを許容する数値を設定する。
【００２４】比較回路１３は、誤り数計数回路１２の出
力数値１０４と、数値設定回路１４に設定された数値
（設定数値）１０５とを比較し、誤り数計数回路１２の
出力数値１０４が設定数値１０５と等しいか又は設定数
値１０５よりも小さいときに信号線１０６に符号一致を
示す信号出力を行う。
力数値１０４と、数値設定回路１４に設定された数値
（設定数値）１０５とを比較し、誤り数計数回路１２の
出力数値１０４が設定数値１０５と等しいか又は設定数
値１０５よりも小さいときに信号線１０６に符号一致を
示す信号出力を行う。
【００２５】図３を参照して、誤り計数回路１２を詳細
に説明する。
に説明する。
【００２６】図３において、信号線を指示するそれぞれ
の符号の添字ａ、ｂ、ｃ及び符号における記号「−」に
続く数字、添字ａ、ｂに続く数字について説明すると、
ａ、ｂは加算回路に入力される２つの数値に対応する信
号線群をそれぞれ示し、添字ｃは加算回路の桁上がり入
力（一般に「キャリー・イン」という）を示し、記号
「−」を含む符号により指示される信号線は全加算回路
の出力信号線をそれぞれ示し、添字ａ、ｂ及び記号
「−」の後に続く数字は信号のビット位置をそれぞれ示
している。
の符号の添字ａ、ｂ、ｃ及び符号における記号「−」に
続く数字、添字ａ、ｂに続く数字について説明すると、
ａ、ｂは加算回路に入力される２つの数値に対応する信
号線群をそれぞれ示し、添字ｃは加算回路の桁上がり入
力（一般に「キャリー・イン」という）を示し、記号
「−」を含む符号により指示される信号線は全加算回路
の出力信号線をそれぞれ示し、添字ａ、ｂ及び記号
「−」の後に続く数字は信号のビット位置をそれぞれ示
している。
【００２７】図３を参照して、信号線３００（図１の信
号線１０３に対応）から入力された符号の要素は、階層
的に複数段配設された加算回路（「加算器」ともいう）
の１段目を構成する１ビット全加算回路３１〜３４のそ
れぞれの入力に接続されるとともに、２段目以降の全加
算回路３５〜３８の桁上がり入力に１つずつ接続され
る。
号線１０３に対応）から入力された符号の要素は、階層
的に複数段配設された加算回路（「加算器」ともいう）
の１段目を構成する１ビット全加算回路３１〜３４のそ
れぞれの入力に接続されるとともに、２段目以降の全加
算回路３５〜３８の桁上がり入力に１つずつ接続され
る。
【００２８】信号線３００の要素を入力線のどれに接続
するかは任意である。
するかは任意である。
【００２９】１ビット全加算回路３１〜３４は、それぞ
れ、入力ａ、ｂ、ｃの論理値“１”の数を０から３の数
値（２ビット）として出力する。
れ、入力ａ、ｂ、ｃの論理値“１”の数を０から３の数
値（２ビット）として出力する。
【００３０】２ビット全加算回路３５（及び３６）は、
それぞれの下位側に設けられた１ビット全加算回路３
１、３２（３３、３４）の２つの出力値を加算するとと
もに、桁上がり入力の信号線３５０ｃ（３６０ｃ）が
“１”であればさらに１を加えた値を出力する。
それぞれの下位側に設けられた１ビット全加算回路３
１、３２（３３、３４）の２つの出力値を加算するとと
もに、桁上がり入力の信号線３５０ｃ（３６０ｃ）が
“１”であればさらに１を加えた値を出力する。
【００３１】３ビット全加算回路３７は、２ビット全加
算回路３５、３６の出力値を加算するとともに、桁上が
り入力の信号線３７０ｃが“１”であればさらに１を加
えた値を出力する。
算回路３５、３６の出力値を加算するとともに、桁上が
り入力の信号線３７０ｃが“１”であればさらに１を加
えた値を出力する。
【００３２】４ビット加算回路３８は、入力線３８０ｂ
１〜３８０ｂ４は入力がなく、入力線３８０ａ１〜３８
０ａ４の数値に桁上がり入力の信号線３０８ｃが“１”
であれば１を加えた値を信号線３８０に出力する。な
お、前述の通り、入力された桁上がり信号線３５０ｃ、
３６０ｃ、３７０ｃ、３８０ｃは信号線３００のうちの
一部が割り当てられて接続されているものである。
１〜３８０ｂ４は入力がなく、入力線３８０ａ１〜３８
０ａ４の数値に桁上がり入力の信号線３０８ｃが“１”
であれば１を加えた値を信号線３８０に出力する。な
お、前述の通り、入力された桁上がり信号線３５０ｃ、
３６０ｃ、３７０ｃ、３８０ｃは信号線３００のうちの
一部が割り当てられて接続されているものである。
【００３３】このようにして、誤り計数回路１２は、信
号線１０３より入力された符号の要素のうち論理値
“１”である要素の数を階層的に構成された加算回路に
より数値として計数し、信号線１０４を介して比較回路
１３に出力する。
号線１０３より入力された符号の要素のうち論理値
“１”である要素の数を階層的に構成された加算回路に
より数値として計数し、信号線１０４を介して比較回路
１３に出力する。
【００３４】本実施例においては、上記各回路部とも高
々数段の単純な論理回路であるため、信号線１０１に符
号が入力されてから信号線１０６に判定結果が現れるま
での遅延量は、極めて小さなものとされる。
々数段の単純な論理回路であるため、信号線１０１に符
号が入力されてから信号線１０６に判定結果が現れるま
での遅延量は、極めて小さなものとされる。
【００３５】なお、本実施例は、誤り許容値１６の場合
を示しており、異なる要素数における誤り許容値の一致
検出を行う際には、誤り数計数回路の段数を変更するこ
とで実現できる。
を示しており、異なる要素数における誤り許容値の一致
検出を行う際には、誤り数計数回路の段数を変更するこ
とで実現できる。
【００３６】以上本発明を上記実施例に即して説明した
が、本発明は上記態様にのみ限定されるものでなく、本
発明の原理に準ずる各種態様を含む。
が、本発明は上記態様にのみ限定されるものでなく、本
発明の原理に準ずる各種態様を含む。
【００３７】
【発明の効果】以上説明したように本発明（請求項１）
の符号一致検出方式によれば、回路規模が小さく且つ許
容誤り数に依存することなく、複数の誤り許容での符号
一致検出を高速に行うことが可能となる。特に本発明
（請求項１）によれば、ＬＳＩ化に際して他の方式と比
較して小さな回路規模で実現可能である。
の符号一致検出方式によれば、回路規模が小さく且つ許
容誤り数に依存することなく、複数の誤り許容での符号
一致検出を高速に行うことが可能となる。特に本発明
（請求項１）によれば、ＬＳＩ化に際して他の方式と比
較して小さな回路規模で実現可能である。
【００３８】また、本発明（請求項２）によれば、誤り
数計数回路において、全加算回路を階層的に複数段配置
するように構成すると共に、入力の一部を全加算回路の
桁上がり入力にそれぞれ割り当てたことにより、誤り数
計数回路の回路構成がコンパクト化され、高速化に資す
る。
数計数回路において、全加算回路を階層的に複数段配置
するように構成すると共に、入力の一部を全加算回路の
桁上がり入力にそれぞれ割り当てたことにより、誤り数
計数回路の回路構成がコンパクト化され、高速化に資す
る。
【図１】（Ａ）は本発明の一実施例の構成を示すブロッ
ク図である。（Ｂ）は、本発明の一実施例における誤り
数計数回路の構成を示すブロック図である。
ク図である。（Ｂ）は、本発明の一実施例における誤り
数計数回路の構成を示すブロック図である。
【図２】本発明の一実施例における排他的論理和回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図３】本発明の一実施例における誤り数計数回路の構
成を示すブロック図である。
成を示すブロック図である。
【図４】従来例の構成を示すブロック図である。
【図５】別の従来例の構成を示すブロック図である。
【図６】さらに別の従来例の構成を示すブロック図であ
る。
る。
１１ 排他的論理和回路 １２ 誤り数計数回路 １３ 比較回路 １４ 数値設定回路 １２１ａ〜１２１ｄ １ビット全加算回路 １２２ａ、１２２ｂ ２ビット全加算回路 １２３ ３ビット全加算回路 ２０、２１、２２ 排他的論理和回路 ３１、３２、３３、３４ １ビット全加算回路 ３５、３６ ２ビット全加算回路 ３７ ３ビット全加算回路 ３８ ４ビット全加算回路 ４０１ シフトレジスタ ４０２ 排他的論理和回路 ４２０ ＲＯＭ ４２２ 比較回路 ４２１ ディジタルスイッチ ５１ 符号不一致検出部 ５２ 加算回路部 ５３ 論理積回路部 ５４、５５、５６ 誤り残差検出部 ５７ 符号一致検出部 ６１ 符号不一致検出部 ６２ シフトレジスタ ６３ 論理反転回路 ６４ 微分回路 ６５ 論理和回路 ６６ カウンタ
Claims (2)
- 【請求項１】排他的論理和回路と、複数の加算回路を階
層的に複数段配設してなる誤り数計数回路と、所定の閾
値を設定する数値設定回路と、数値比較回路と、を備
え、 入力符号と所望の符号とを前記排他的論理和回路に入力
し、前記誤り数計数回路が前記排他的論理和回路の出力
を入力して不一致要素数を計数し、前記不一致要素数が
前記数値設定回路に設定された閾値以下であることを許
容して符号一致を検出することを特徴とする符号一致検
出方式。 - 【請求項２】前記誤り数計数回路における複数の加算回
路のそれぞれを全加算回路により構成し、且つ、前記全
加算回路の桁上がり入力を前記誤り数計数回路の入力の
一部に割り当てることを特徴とする請求項１記載の符号
一致検出方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6304220A JPH08139613A (ja) | 1994-11-15 | 1994-11-15 | 符号一致検出方式 |
| EP95117941A EP0713303A3 (en) | 1994-11-15 | 1995-11-14 | System for detecting non-coincidence of codes |
| US08/559,271 US5671228A (en) | 1994-11-15 | 1995-11-15 | System for detecting non-coincidence of codes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6304220A JPH08139613A (ja) | 1994-11-15 | 1994-11-15 | 符号一致検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139613A true JPH08139613A (ja) | 1996-05-31 |
Family
ID=17930459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6304220A Pending JPH08139613A (ja) | 1994-11-15 | 1994-11-15 | 符号一致検出方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5671228A (ja) |
| EP (1) | EP0713303A3 (ja) |
| JP (1) | JPH08139613A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5862145A (en) * | 1996-09-12 | 1999-01-19 | Advanced Micro Devices, Inc. | Method and system for identifying an error condition due to a faulty cable connection in an ethernet network |
| JP2000059238A (ja) * | 1998-08-04 | 2000-02-25 | Mitsubishi Electric Corp | ビタビデコーダの符号同期判定回路 |
| JP2009087509A (ja) * | 2007-10-03 | 2009-04-23 | Toshiba Corp | 半導体記憶装置 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5395540A (en) * | 1977-02-01 | 1978-08-21 | Nec Corp | Multi-input adder |
| JPS5693452A (en) * | 1979-12-27 | 1981-07-29 | Nec Corp | Digital synchronization detecting circuit |
| JPS5815333A (ja) * | 1981-07-21 | 1983-01-28 | Nec Corp | 計数方式 |
| JPS6478322A (en) * | 1987-09-19 | 1989-03-23 | Fujitsu Ltd | Multi-input adder |
| JPH0283729A (ja) * | 1988-09-21 | 1990-03-23 | Ricoh Co Ltd | 並列乗算器 |
| JPH0310532A (ja) * | 1989-06-08 | 1991-01-18 | Toshiba Corp | 回線品質診断装置 |
| JPH0378337A (ja) * | 1989-08-22 | 1991-04-03 | Anritsu Corp | 符号誤り計数回路 |
| JPH04316161A (ja) * | 1991-04-15 | 1992-11-06 | Sony Corp | 多入力演算回路 |
| JPH066241A (ja) * | 1992-06-19 | 1994-01-14 | Nec Corp | 符号一致検出方式 |
| JPH07325706A (ja) * | 1994-06-01 | 1995-12-12 | Nec Corp | ビット誤り数算出回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214025A (ja) * | 1985-03-20 | 1986-09-22 | Mitsubishi Electric Corp | 差の絶対値比較回路 |
| JPS61284142A (ja) * | 1985-06-10 | 1986-12-15 | Nec Corp | ユニ−クワ−ド検出方法 |
| JPH02299021A (ja) * | 1989-05-15 | 1990-12-11 | Seiko Epson Corp | デジタル比較器 |
| EP0463752A3 (en) * | 1990-06-29 | 1993-02-03 | Digital Equipment Corporation | Pattern matching circuit |
| JPH04278745A (ja) * | 1991-03-07 | 1992-10-05 | Nec Corp | 装置内監視方式 |
| JPH04291840A (ja) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | 多重チャンネル同期検出方式 |
| JP3269577B2 (ja) * | 1991-10-02 | 2002-03-25 | モトローラ・インコーポレイテッド | ビット誤り率検出方法 |
| US5550837A (en) * | 1994-05-24 | 1996-08-27 | Telogy Networks, Inc. | Adaptive differential pulse code modulation system with transmission error compensation |
-
1994
- 1994-11-15 JP JP6304220A patent/JPH08139613A/ja active Pending
-
1995
- 1995-11-14 EP EP95117941A patent/EP0713303A3/en not_active Withdrawn
- 1995-11-15 US US08/559,271 patent/US5671228A/en not_active Expired - Lifetime
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5395540A (en) * | 1977-02-01 | 1978-08-21 | Nec Corp | Multi-input adder |
| JPS5693452A (en) * | 1979-12-27 | 1981-07-29 | Nec Corp | Digital synchronization detecting circuit |
| JPS5815333A (ja) * | 1981-07-21 | 1983-01-28 | Nec Corp | 計数方式 |
| JPS6478322A (en) * | 1987-09-19 | 1989-03-23 | Fujitsu Ltd | Multi-input adder |
| JPH0283729A (ja) * | 1988-09-21 | 1990-03-23 | Ricoh Co Ltd | 並列乗算器 |
| JPH0310532A (ja) * | 1989-06-08 | 1991-01-18 | Toshiba Corp | 回線品質診断装置 |
| JPH0378337A (ja) * | 1989-08-22 | 1991-04-03 | Anritsu Corp | 符号誤り計数回路 |
| JPH04316161A (ja) * | 1991-04-15 | 1992-11-06 | Sony Corp | 多入力演算回路 |
| JPH066241A (ja) * | 1992-06-19 | 1994-01-14 | Nec Corp | 符号一致検出方式 |
| JPH07325706A (ja) * | 1994-06-01 | 1995-12-12 | Nec Corp | ビット誤り数算出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0713303A3 (en) | 1999-01-07 |
| EP0713303A2 (en) | 1996-05-22 |
| US5671228A (en) | 1997-09-23 |
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|---|---|---|---|
| A02 | Decision of refusal |
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