JPS61284142A - ユニ−クワ−ド検出方法 - Google Patents
ユニ−クワ−ド検出方法Info
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- JPS61284142A JPS61284142A JP60125860A JP12586085A JPS61284142A JP S61284142 A JPS61284142 A JP S61284142A JP 60125860 A JP60125860 A JP 60125860A JP 12586085 A JP12586085 A JP 12586085A JP S61284142 A JPS61284142 A JP S61284142A
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- Japan
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- pattern
- bits
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は時分割多元接！（以下ＴＤＭＡという）を行う
衛星通信方式で受信信号から受信タイミングの基準とな
るユニークワードを検出する方法に関する。
衛星通信方式で受信信号から受信タイミングの基準とな
るユニークワードを検出する方法に関する。
本発明は、複数系列の受信信号をあらかじめ定められた
所定の長さのパターンと比較して所定数以上のビットが
上記パターンと一致しことによりユニークワードを検出
する方法において、一致したビット数と上記所定の長さ
およびパターン検出許容誤りビット数により一義的に定
まる数とを加算することにより、 簡単な演算によりユニークワードを検出するもので、あ
る。
所定の長さのパターンと比較して所定数以上のビットが
上記パターンと一致しことによりユニークワードを検出
する方法において、一致したビット数と上記所定の長さ
およびパターン検出許容誤りビット数により一義的に定
まる数とを加算することにより、 簡単な演算によりユニークワードを検出するもので、あ
る。
ＴＤＭＡは、参加する各地球局が衛星上で他局からの信
号と重ならないように、バースト状信号を送出すること
により通信を行うものである。パースト信号には、伝送
すべき情報符号の前に、その検出信号がバースト信号の
受信タイミングの基準となるユニークワードと呼ばれる
符号が挿入されており、これにより受信バースト信号中
の情報符号の時間位置を知ることができる。
号と重ならないように、バースト状信号を送出すること
により通信を行うものである。パースト信号には、伝送
すべき情報符号の前に、その検出信号がバースト信号の
受信タイミングの基準となるユニークワードと呼ばれる
符号が挿入されており、これにより受信バースト信号中
の情報符号の時間位置を知ることができる。
ユニークワード検出回路は、パターン比較回路およびし
きい値検出回路を備えている。パターン比較回路は、受
信信号とあらかじめ検出が期待されるパターン長りのユ
ニークワードパターンとを同時にＬビット比較し、一致
すれば「１」を、不一致ならば「０」を合計でＬ個作成
し、これを二進数で符号化する回路である。パターン比
較回路は新しく受信信号が１ビツト入力される毎にＬビ
ットの比較を行うので、１ビツトごとに比較結果が得ら
れる。しきい値検出回路は、パターン比較回路出力であ
るパターン−成敗と、ユニークワードパターン長しから
ユニークワードを検出するときに許容できる誤りビット
数εを差し引いた値し一εとの間で大小比較を行い、パ
ターン−成敗がＬ−εと等しいか大のときユニークワー
ドを検出したと判定する。ところで、ＴＤＭＡでは変調
方式として４相位相変調方式がよく用いられるが、この
場合には受信信号が２列なので、パターン比較回路が２
回路になり、しきい値検出回路には２つのパターン比較
回路からパターン−成敗が入力される。これらのパター
ン−成敗をそれぞれＡ、Ｂとすると、しきい値検出回路
は、大小比較の前にＡ十Ｂの加算を行ない、 Ａ＋Ｂ≧Ｌ−ε をしきい値検出条件とする。
きい値検出回路を備えている。パターン比較回路は、受
信信号とあらかじめ検出が期待されるパターン長りのユ
ニークワードパターンとを同時にＬビット比較し、一致
すれば「１」を、不一致ならば「０」を合計でＬ個作成
し、これを二進数で符号化する回路である。パターン比
較回路は新しく受信信号が１ビツト入力される毎にＬビ
ットの比較を行うので、１ビツトごとに比較結果が得ら
れる。しきい値検出回路は、パターン比較回路出力であ
るパターン−成敗と、ユニークワードパターン長しから
ユニークワードを検出するときに許容できる誤りビット
数εを差し引いた値し一εとの間で大小比較を行い、パ
ターン−成敗がＬ−εと等しいか大のときユニークワー
ドを検出したと判定する。ところで、ＴＤＭＡでは変調
方式として４相位相変調方式がよく用いられるが、この
場合には受信信号が２列なので、パターン比較回路が２
回路になり、しきい値検出回路には２つのパターン比較
回路からパターン−成敗が入力される。これらのパター
ン−成敗をそれぞれＡ、Ｂとすると、しきい値検出回路
は、大小比較の前にＡ十Ｂの加算を行ない、 Ａ＋Ｂ≧Ｌ−ε をしきい値検出条件とする。
従来のしきい値検出回路では大小比較を２つのパターン
比較回路の出力の加算Ａ＋Ｂがすべて終わってから開始
していた。このため検出までの遅延時間が大であった。
比較回路の出力の加算Ａ＋Ｂがすべて終わってから開始
していた。このため検出までの遅延時間が大であった。
すなわち、加算は最下位の２°から順に桁上げ信号を上
位桁へ送りながら行うが、大小比較は最上位桁から順に
下位に向かって行うので、Ａ＋Ｂの最上位桁の計算が終
了してから、つまりＡ＋Ｂの加算がすべて完了してから
でないと大小比較を開始できなかった。大小比較回路は
Ｌ−εとＡ＋Ｈの最上位桁を比較し、両者が等しければ
１つ下位の桁の比較に移り、そこで比較を行ってまた両
者が等しければさらに１つ下位の桁の比較に移る。もし
、両者の値が異なり大小の判定ができればそこで動作は
終了して結果を出力し、それより下位の桁の比較は禁止
する。しかし、大小比較の結果が得られるまでの遅延時
間は、最下位桁で比較が行われる場合に最大であり、従
来のしきい値検出回路の最大遅延時間は、加算回路と大
小比較回路の両方の最大遅延時間を加えたちのあるので
非常に大きな値である。
位桁へ送りながら行うが、大小比較は最上位桁から順に
下位に向かって行うので、Ａ＋Ｂの最上位桁の計算が終
了してから、つまりＡ＋Ｂの加算がすべて完了してから
でないと大小比較を開始できなかった。大小比較回路は
Ｌ−εとＡ＋Ｈの最上位桁を比較し、両者が等しければ
１つ下位の桁の比較に移り、そこで比較を行ってまた両
者が等しければさらに１つ下位の桁の比較に移る。もし
、両者の値が異なり大小の判定ができればそこで動作は
終了して結果を出力し、それより下位の桁の比較は禁止
する。しかし、大小比較の結果が得られるまでの遅延時
間は、最下位桁で比較が行われる場合に最大であり、従
来のしきい値検出回路の最大遅延時間は、加算回路と大
小比較回路の両方の最大遅延時間を加えたちのあるので
非常に大きな値である。
次に従来例のしきい値検出回路を図面を用いて説明する
。第２図は従来例しきい値検出回路のブロック構成図で
ある。この従来例は、パターン比較回路からのパターン
−成敗入力Ａ、Ｂがそれぞれ３ビツトで、しきい値し一
εが４ビツトの場合を示している。
。第２図は従来例しきい値検出回路のブロック構成図で
ある。この従来例は、パターン比較回路からのパターン
−成敗入力Ａ、Ｂがそれぞれ３ビツトで、しきい値し一
εが４ビツトの場合を示している。
パターン−成敗Ａのそれぞれ２°〜２２位の値は、入力
端子１０１〜１０３に入力される。パターン−成敗Ｂの
それぞれ２°〜２２位の値は入力端子１０４〜１０６に
入力される。しきい値し一εのそれぞれ２°〜２３位の
入力端子１０７〜１１０に入力される。しきい値検出信
号は出力端子１１１に出力される。また、このしきい値
検出回路は全加算ｍ１〜３、比較器１１〜１４および論
理和回路１５を備えている。
端子１０１〜１０３に入力される。パターン−成敗Ｂの
それぞれ２°〜２２位の値は入力端子１０４〜１０６に
入力される。しきい値し一εのそれぞれ２°〜２３位の
入力端子１０７〜１１０に入力される。しきい値検出信
号は出力端子１１１に出力される。また、このしきい値
検出回路は全加算ｍ１〜３、比較器１１〜１４および論
理和回路１５を備えている。
全加算器１は、入力されたパターン−成敗Ａ、Ｂの２°
位の値の加算を行い、結果の２０位の値を比較器１４へ
、桁上げ信号を全加算器２へ出力する。全加算器２は、
パターン−成敗Ａ、Ｈの２°位の値と全加算器１からの
桁上げ信号とを加算し、結果の２１位の値を比較器１３
へ、桁上げ信号を全加算器３へ出力する。全加算器３は
パターン−成敗Ａ、Ｂの２２位の値と全加算器２からの
桁上げ信号とを加算し、２２位の値を比較器１２へ、２
３位の値である桁上げ信号を比較器１１へ出力する。
位の値の加算を行い、結果の２０位の値を比較器１４へ
、桁上げ信号を全加算器２へ出力する。全加算器２は、
パターン−成敗Ａ、Ｈの２°位の値と全加算器１からの
桁上げ信号とを加算し、結果の２１位の値を比較器１３
へ、桁上げ信号を全加算器３へ出力する。全加算器３は
パターン−成敗Ａ、Ｂの２２位の値と全加算器２からの
桁上げ信号とを加算し、２２位の値を比較器１２へ、２
３位の値である桁上げ信号を比較器１１へ出力する。
比較器１１は、全加算器３の桁上げ信号、すなわちＡ＋
Ｂの２３桁の値としきい値し一εの２３位の値とを比較
し、もし両者の値が異なり Ａ＋Ｂ＞Ｌ −さ ならば比較結果「１」を論理和回路１５へ出力し、同時
に比較器１２へは比較禁止信号「０」を出力して大小比
較を終了する。また、 Ａ＋Ｂ＜Ｌ−さ ならば比較結果「０」を論理和回路１５へ、同時に比較
器１２へは比較禁止信号「０」を出力して大小比較を終
了する。もし、両者の値が等しければ、大小比較できな
いので、大小の判定は２２位の桁にゆだねるため、比較
許可信号「１」を比較器１２へ、比較不能の意味の比較
結果「０」を論理和回路１５へ出力する。比較器１２は
、比較許可信号「１」を入力すると、Ａ＋ＢとＬ−εの
２２位の値の比較を開始し、両者の値が異なれば比較器
１１と同様にして、ひとつ下位の比較器１３に比較禁止
信号「０」を、論理和回路１５へは比較結果「１」また
はｒＯＪを出力して大小比較を終了するが、もし等しけ
れば、論理和回路１５へは比較不能の「０」を、ひとつ
下位の比較器１３へは比較許可信号「１」を出力して比
較をゆだねる。このようにして２１位の比較器１３まで
比較不能が続くと、２°位の比較器１４は、上位の比較
器１３から比較許可信号「１」を入力してＡ＋ＢとＬ−
εの２°位の大小比較を開始し、 Ａ＋Ｂ＞Ｌ−さ ならば比較結果「１」と比較禁止信号「０」を、Ａ＋Ｂ
＜Ｌ−さ ならば比較結果を「０」と比較禁止信号「０」を論理和
回路１５へ出力し、 Ａ＋Ｂ＝Ｌ−１ ならば比較不能信号「０」と比較許可信号「１」とを論
理和回路１５へ出力する。論理和回路１５は、比較器１
１〜１４からの信号のうち１つでも「１」があると「１
」を、全部の信号が「０」なら「０」を出力端子１１１
に出力する。すなわち出力端子１１１に、 Ａ＋Ｂ≧Ｌ−εのとき「１」、 Ａ＋Ｂ＜Ｌ−εのとき「０」 を出力する。
Ｂの２３桁の値としきい値し一εの２３位の値とを比較
し、もし両者の値が異なり Ａ＋Ｂ＞Ｌ −さ ならば比較結果「１」を論理和回路１５へ出力し、同時
に比較器１２へは比較禁止信号「０」を出力して大小比
較を終了する。また、 Ａ＋Ｂ＜Ｌ−さ ならば比較結果「０」を論理和回路１５へ、同時に比較
器１２へは比較禁止信号「０」を出力して大小比較を終
了する。もし、両者の値が等しければ、大小比較できな
いので、大小の判定は２２位の桁にゆだねるため、比較
許可信号「１」を比較器１２へ、比較不能の意味の比較
結果「０」を論理和回路１５へ出力する。比較器１２は
、比較許可信号「１」を入力すると、Ａ＋ＢとＬ−εの
２２位の値の比較を開始し、両者の値が異なれば比較器
１１と同様にして、ひとつ下位の比較器１３に比較禁止
信号「０」を、論理和回路１５へは比較結果「１」また
はｒＯＪを出力して大小比較を終了するが、もし等しけ
れば、論理和回路１５へは比較不能の「０」を、ひとつ
下位の比較器１３へは比較許可信号「１」を出力して比
較をゆだねる。このようにして２１位の比較器１３まで
比較不能が続くと、２°位の比較器１４は、上位の比較
器１３から比較許可信号「１」を入力してＡ＋ＢとＬ−
εの２°位の大小比較を開始し、 Ａ＋Ｂ＞Ｌ−さ ならば比較結果「１」と比較禁止信号「０」を、Ａ＋Ｂ
＜Ｌ−さ ならば比較結果を「０」と比較禁止信号「０」を論理和
回路１５へ出力し、 Ａ＋Ｂ＝Ｌ−１ ならば比較不能信号「０」と比較許可信号「１」とを論
理和回路１５へ出力する。論理和回路１５は、比較器１
１〜１４からの信号のうち１つでも「１」があると「１
」を、全部の信号が「０」なら「０」を出力端子１１１
に出力する。すなわち出力端子１１１に、 Ａ＋Ｂ≧Ｌ−εのとき「１」、 Ａ＋Ｂ＜Ｌ−εのとき「０」 を出力する。
〔発明が解決しようとする問題点３
以上説明したように、従来のユニークワード検出方法で
用いられるしきい値検出回路は、論理的に正しく Ａ＋Ｂ≧Ｌ−ε の判定を行っている。ところで、ユニークワード検出信
号は、ＴＤＭＡバースト構成上、ユニークワードの後ろ
に配置される情報符号を取出すために使用するものであ
り、検出信号が出力されるまで受信信号を遅延しておか
なければならない。前述のように、従来のしきい値検出
回路はＡ＋Ｈの加算が完了してからし一εとの大小比較
を開始していたので、検出するまでの遅延時間は、Ａ＋
Ｂの加算時間およびＡ＋ＢとＬ−εの大小比較時間の両
者の最大値を加えたものになり、一般に検出遅延時間は
長く、特にユニークワードパターン長しが大になるほど
ますます長くなる欠点があった。検出遅延時間が長けれ
ばそれだけ受信信号を遅延する遅延回路を増加させなけ
ればならない。
用いられるしきい値検出回路は、論理的に正しく Ａ＋Ｂ≧Ｌ−ε の判定を行っている。ところで、ユニークワード検出信
号は、ＴＤＭＡバースト構成上、ユニークワードの後ろ
に配置される情報符号を取出すために使用するものであ
り、検出信号が出力されるまで受信信号を遅延しておか
なければならない。前述のように、従来のしきい値検出
回路はＡ＋Ｈの加算が完了してからし一εとの大小比較
を開始していたので、検出するまでの遅延時間は、Ａ＋
Ｂの加算時間およびＡ＋ＢとＬ−εの大小比較時間の両
者の最大値を加えたものになり、一般に検出遅延時間は
長く、特にユニークワードパターン長しが大になるほど
ますます長くなる欠点があった。検出遅延時間が長けれ
ばそれだけ受信信号を遅延する遅延回路を増加させなけ
ればならない。
また、復調方式に軟判定方式を用いる場合、例えば８値
の軟判定を行う場合は、２系列の受信信号それぞれが３
列になるので、合計６列の受信信号に対して遅延回路を
用意しなければならない。
の軟判定を行う場合は、２系列の受信信号それぞれが３
列になるので、合計６列の受信信号に対して遅延回路を
用意しなければならない。
これは装置の小形化、低電力化に反するものであり、従
来のしきい値検出回路の大きな問題点であった。
来のしきい値検出回路の大きな問題点であった。
本発明は、以上の問題点を解決し、検出遅延時間の短い
しきい値検出回路を実現するためのユニークワード検出
方法を提供することを目的とする。
しきい値検出回路を実現するためのユニークワード検出
方法を提供することを目的とする。
本発明のユニークワード検出方法は、複数系列のバース
ト受信信号をあらかじめ定められた所定の長さのパター
ンと比較し、上記受信信号と上記パターンとが一致した
ビット数が所定の値を越えたときに上記受信信号がユニ
ークワードであると判定するユニークワード検出方法に
おいて、上記判定は、上記一致したビット数と上記所定
の長さおよびパターン検出許容誤りビット数により一義
的に定まる数とを加算し、この加算による最上位桁から
の桁上げが生ずることを検出することにより行うことを
特徴とする。
ト受信信号をあらかじめ定められた所定の長さのパター
ンと比較し、上記受信信号と上記パターンとが一致した
ビット数が所定の値を越えたときに上記受信信号がユニ
ークワードであると判定するユニークワード検出方法に
おいて、上記判定は、上記一致したビット数と上記所定
の長さおよびパターン検出許容誤りビット数により一義
的に定まる数とを加算し、この加算による最上位桁から
の桁上げが生ずることを検出することにより行うことを
特徴とする。
本発明のしきい値検出回路は、大きな検出遅延時間を短
縮するため、Ａ＋Ｂの加算が完了する前に大小比較を開
始するように構成されている。従来のしきい値検出回路
による大小比較は、上位桁から順次下位桁に向かって行
うため、Ａ＋Ｈの最上位桁の加算完了を待たねばならず
、そのため遅延時間が増大するのであるから、下位桁か
ら上位桁に向かって大小比較を行えるような回路を用い
れば、Ａ＋Ｈの加算完了を待たずに大小比較を開始でき
、遅延時間を短縮できる。そのため本発明は、Ａ＋Ｂと
Ｌ−εとの比較を直接行うのではなく、Ｌ−εに適当な
数を加えてできる数ＸとＡ十Ｂとの加算を最下位桁から
順位上位桁に向かって行ない、最上位桁での加算が終了
した結果の桁上げ信号の有無が大小比較結果そのものに
なるというものである。Ｘは定数なので前もって計算し
て用意しておくことができ、しきい値検出回路の検出遅
延時間に影響を与えない。
縮するため、Ａ＋Ｂの加算が完了する前に大小比較を開
始するように構成されている。従来のしきい値検出回路
による大小比較は、上位桁から順次下位桁に向かって行
うため、Ａ＋Ｈの最上位桁の加算完了を待たねばならず
、そのため遅延時間が増大するのであるから、下位桁か
ら上位桁に向かって大小比較を行えるような回路を用い
れば、Ａ＋Ｈの加算完了を待たずに大小比較を開始でき
、遅延時間を短縮できる。そのため本発明は、Ａ＋Ｂと
Ｌ−εとの比較を直接行うのではなく、Ｌ−εに適当な
数を加えてできる数ＸとＡ十Ｂとの加算を最下位桁から
順位上位桁に向かって行ない、最上位桁での加算が終了
した結果の桁上げ信号の有無が大小比較結果そのものに
なるというものである。Ｘは定数なので前もって計算し
て用意しておくことができ、しきい値検出回路の検出遅
延時間に影響を与えない。
ここで、ユニークワードパターン長りをＮビットの二進
数で表現できる値とする。すなわち、２Ｎ−１１＜Ｌ≦
２’−１（Ｎｅｏ、Ｌ〉０）・であるとしたとき、ユニ
ークワードパターン検出条件は前述のように、 Ａ＋Ｂ≧Ｌ−ε であるが、両辺に Ｌ−ε十Ｘ＝２’ を満足するある数Ｘを加えると、ユニークワードパター
ン検出条件は Ａ＋Ｂ＋Ｘ≧２Ｎ となる。これはＡ＋Ｂ＋Ｘの計算を行ったとき、２Ｎ位
に「１」が立つならば検出、「０」ならば不検出である
ことを示している。Ｘの値は、Ｘ＝２’ −ＣＬ−６”
） である。
数で表現できる値とする。すなわち、２Ｎ−１１＜Ｌ≦
２’−１（Ｎｅｏ、Ｌ〉０）・であるとしたとき、ユニ
ークワードパターン検出条件は前述のように、 Ａ＋Ｂ≧Ｌ−ε であるが、両辺に Ｌ−ε十Ｘ＝２’ を満足するある数Ｘを加えると、ユニークワードパター
ン検出条件は Ａ＋Ｂ＋Ｘ≧２Ｎ となる。これはＡ＋Ｂ＋Ｘの計算を行ったとき、２Ｎ位
に「１」が立つならば検出、「０」ならば不検出である
ことを示している。Ｘの値は、Ｘ＝２’ −ＣＬ−６”
） である。
例えば、ユニークワードパターン長し＝４訳許容誤りビ
ット数ε＝６の場合には、Ｎ＝６であるからＸ＝２２と
なり、ユニークワードパターン検出条件は、 Ａ＋Ｂ＋２２≦２＃′ となる。
ット数ε＝６の場合には、Ｎ＝６であるからＸ＝２２と
なり、ユニークワードパターン検出条件は、 Ａ＋Ｂ＋２２≦２＃′ となる。
次に本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例しきい値検出回路のブロック
構成図である。本実施例では、上述の従来例と同様にパ
ターン−成敗Ａ、Ｂを３ビツト、加算値Ｘを４ビツトと
する。
構成図である。本実施例では、上述の従来例と同様にパ
ターン−成敗Ａ、Ｂを３ビツト、加算値Ｘを４ビツトと
する。
入力端子１０１〜１０３はそれぞれ全加算器１〜３に接
続される。入力端子１０４〜１０６もまたそれぞれ全加
算器１〜３に接続される。入力端子１０７〜１１０はそ
れぞれ全加算器４〜７に接続される。全加算器１は全加
算器２および４に接続される。全加算器２は全加算器３
および５に接続される。全加算器３は全加算器６および
７に接続される。全加算器７は出力端子１１１に接続さ
れる。
続される。入力端子１０４〜１０６もまたそれぞれ全加
算器１〜３に接続される。入力端子１０７〜１１０はそ
れぞれ全加算器４〜７に接続される。全加算器１は全加
算器２および４に接続される。全加算器２は全加算器３
および５に接続される。全加算器３は全加算器６および
７に接続される。全加算器７は出力端子１１１に接続さ
れる。
入力端子１０１〜１０３には、パターン−成敗Ａのそれ
ぞれ２６〜２を位の値が入力される。入力端子１０４〜
１０６には、パターン−成敗Ｂのそれぞれ２″〜２２位
の値が入力される。入力端子１０７〜１１０には、加算
値Ｘのそれぞれ２°〜２３位の値が入力される。
ぞれ２６〜２を位の値が入力される。入力端子１０４〜
１０６には、パターン−成敗Ｂのそれぞれ２″〜２２位
の値が入力される。入力端子１０７〜１１０には、加算
値Ｘのそれぞれ２°〜２３位の値が入力される。
全加算器１〜３は、上述の従来例と同様にパターン−成
敗ＡとＢとの加算を行い、Ａ＋Ｈの２０〜２３位の４ビ
ツトの信号を生成する。すなわち、全加算器１は、入力
されたパターン−成敗ＡおよびＢの２°位の値の加算を
行い、結果の２０位の値を全加算回路４へ、桁上げ信号
を全加算器２人出力する。全加算器２は、入力されたパ
ターン−成敗ＡおよびＢの２１位と全加算器１からの桁
上げ信号とを加算し、結果の２１位の値を全加算器５へ
、桁上げ信号を全加算器３へ出力する。全加算器３は、
入力されたパターン−成敗ＡおよびＢの２ｚ位と全加算
器２からの桁上げ信号とを加算し、結果の２２位の値を
全加算器６へ、桁上げ信号を全加算器７へ出力する。
敗ＡとＢとの加算を行い、Ａ＋Ｈの２０〜２３位の４ビ
ツトの信号を生成する。すなわち、全加算器１は、入力
されたパターン−成敗ＡおよびＢの２°位の値の加算を
行い、結果の２０位の値を全加算回路４へ、桁上げ信号
を全加算器２人出力する。全加算器２は、入力されたパ
ターン−成敗ＡおよびＢの２１位と全加算器１からの桁
上げ信号とを加算し、結果の２１位の値を全加算器５へ
、桁上げ信号を全加算器３へ出力する。全加算器３は、
入力されたパターン−成敗ＡおよびＢの２ｚ位と全加算
器２からの桁上げ信号とを加算し、結果の２２位の値を
全加算器６へ、桁上げ信号を全加算器７へ出力する。
全加算器４は全加算器１の出力であるＡ＋Ｂの２°位の
値と加算値Ｘの２°位の値を加算し桁上げがあれば全加
算器５へ桁上げ信号「１」を出力する。全加算器５はＡ
＋Ｂと加算値Ｘの２１位の値と全加算器４からの桁上げ
信号を加算し桁上げがあれば全加算器６に出力する。同
様にして全加算器６．７はＡ＋Ｂと加算器Ｘのそれぞれ
２ｚ、２３位の加算を行い最終の桁上げ信号を出力端子
１１１に出力する。このような動作をする本実施例の検
出遅延時間は、Ａ＋Ｂの加算時間に２回の加算時間を加
えたものとなる。これに対して従来はＡ＋Ｂの加算時間
に４回の比較時間および論理和回路１５の遅延時間を加
えた値であるが、比較器と全加算器の遅延時間は一般的
にほとんど差がないので遅延時間は大いに短縮される。
値と加算値Ｘの２°位の値を加算し桁上げがあれば全加
算器５へ桁上げ信号「１」を出力する。全加算器５はＡ
＋Ｂと加算値Ｘの２１位の値と全加算器４からの桁上げ
信号を加算し桁上げがあれば全加算器６に出力する。同
様にして全加算器６．７はＡ＋Ｂと加算器Ｘのそれぞれ
２ｚ、２３位の加算を行い最終の桁上げ信号を出力端子
１１１に出力する。このような動作をする本実施例の検
出遅延時間は、Ａ＋Ｂの加算時間に２回の加算時間を加
えたものとなる。これに対して従来はＡ＋Ｂの加算時間
に４回の比較時間および論理和回路１５の遅延時間を加
えた値であるが、比較器と全加算器の遅延時間は一般的
にほとんど差がないので遅延時間は大いに短縮される。
以上の説明では、パターン−成敗が３ビツトの場合を例
示したが、ビット数はいくらでも本発明を同様に実施で
きる。特にユニークワードパターン長しが長くなり、パ
ターン−成敗のビット数が大きいほど遅延時間短縮の効
果が大きくなる。
示したが、ビット数はいくらでも本発明を同様に実施で
きる。特にユニークワードパターン長しが長くなり、パ
ターン−成敗のビット数が大きいほど遅延時間短縮の効
果が大きくなる。
また、本発明は変調方式が４相の場合に限定するもので
なく、それ以外、例えば８相の場合にも同様に本発明を
実施できる。
なく、それ以外、例えば８相の場合にも同様に本発明を
実施できる。
以上説明したように、本発明のユニークワード検出方法
は、ＴＤＭＡ装置のユニークワードパターンし、きい値
検出回路を単なる加算回路で実現でき、しかもしきい値
検出に必要な時間を短縮できる。
は、ＴＤＭＡ装置のユニークワードパターンし、きい値
検出回路を単なる加算回路で実現でき、しかもしきい値
検出に必要な時間を短縮できる。
したがって本発明は、ＴＤＭＡ装置を小形化、低電力化
することができる効果がある。これは特に、ユニークワ
ードパターン長しが長く、パターン−成敗のビット数が
多いほど大きな効果が得られる。
することができる効果がある。これは特に、ユニークワ
ードパターン長しが長く、パターン−成敗のビット数が
多いほど大きな効果が得られる。
第１図は本発明一実施例しきい値検出回路のブロック構
成図。 第２図は従来例しきい値検出回路のブロック構成図。 １〜６・・・全加算器、１１〜１４・・・比較器、１５
・・・論理和回路、１０１〜１１０・・・入力端子、１
１１・・・出力端子。
成図。 第２図は従来例しきい値検出回路のブロック構成図。 １〜６・・・全加算器、１１〜１４・・・比較器、１５
・・・論理和回路、１０１〜１１０・・・入力端子、１
１１・・・出力端子。
Claims (1)
- （１）複数系列のバースト受信信号をあらかじめ定めら
れた所定の長さのパターンと比較し、 上記受信信号と上記パターンとが一致したビット数が所
定の値を越えたときに上記受信信号がユニークワードで
あると判定する ユニークワード検出方法において、 上記判定は、 上記一致したビット数と上記所定の長さおよびパターン
検出許容誤りビット数により一義的に定まる数とを加算
し、 この加算による最上位桁からの桁上げが生ずることを検
出する ことにより行う ことを特徴とするユニークワード検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60125860A JPS61284142A (ja) | 1985-06-10 | 1985-06-10 | ユニ−クワ−ド検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60125860A JPS61284142A (ja) | 1985-06-10 | 1985-06-10 | ユニ−クワ−ド検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61284142A true JPS61284142A (ja) | 1986-12-15 |
| JPH0528930B2 JPH0528930B2 (ja) | 1993-04-27 |
Family
ID=14920731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60125860A Granted JPS61284142A (ja) | 1985-06-10 | 1985-06-10 | ユニ−クワ−ド検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61284142A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03184439A (ja) * | 1989-12-13 | 1991-08-12 | Nec Corp | ユニークワード検出方式 |
| EP0713303A3 (en) * | 1994-11-15 | 1999-01-07 | Nec Corporation | System for detecting non-coincidence of codes |
-
1985
- 1985-06-10 JP JP60125860A patent/JPS61284142A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03184439A (ja) * | 1989-12-13 | 1991-08-12 | Nec Corp | ユニークワード検出方式 |
| EP0713303A3 (en) * | 1994-11-15 | 1999-01-07 | Nec Corporation | System for detecting non-coincidence of codes |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0528930B2 (ja) | 1993-04-27 |
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