JPH1131084A - パリティチェック回路 - Google Patents
パリティチェック回路Info
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- JPH1131084A JPH1131084A JP9199392A JP19939297A JPH1131084A JP H1131084 A JPH1131084 A JP H1131084A JP 9199392 A JP9199392 A JP 9199392A JP 19939297 A JP19939297 A JP 19939297A JP H1131084 A JPH1131084 A JP H1131084A
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- Japan
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- gate
- data
- circuit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【解決手段】 ゲート１〜７の各段毎にデータ保持回路
８、９を備え、１段目のゲート１〜４に入力した符号化
データは、エラー検出タイミング信号に同期して、図１
の左から順に１段目のゲート１〜４、データ保持回路
８、２段目のゲート５、６、データ保持回路９、３段目
のゲート７、エラー検出器１０、へとシフトされる。そ
の間、１段目のゲートには、後に続く符号化データを次
々に入力する。 【効果】 ゲートの段数が増加しても誤り検出に要する
時間の増加はなくなった。
８、９を備え、１段目のゲート１〜４に入力した符号化
データは、エラー検出タイミング信号に同期して、図１
の左から順に１段目のゲート１〜４、データ保持回路
８、２段目のゲート５、６、データ保持回路９、３段目
のゲート７、エラー検出器１０、へとシフトされる。そ
の間、１段目のゲートには、後に続く符号化データを次
々に入力する。 【効果】 ゲートの段数が増加しても誤り検出に要する
時間の増加はなくなった。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル情報処
理システムに用いられるパリティチェック回路に関す
る。
理システムに用いられるパリティチェック回路に関す
る。
【０００２】
【従来の技術】近年あらゆる産業分野において、ディジ
タル情報処理システムが採用されている。このディジタ
ル情報処理システムには、送受信データの正確性が要求
される。現在の技術では、システムの種類によって程度
の差はあるものの、ある程度のビット誤りを避けること
は、困難である。このビット誤りは、伝送路（バスを含
む）内の電気的な雑音などに起因している場合が多い。
そこで、送受信データの正確性を保持するために、誤り
制御技術が採用されている。誤り制御技術としては、最
も一般的に、パリティチェック方式が採用されている。
タル情報処理システムが採用されている。このディジタ
ル情報処理システムには、送受信データの正確性が要求
される。現在の技術では、システムの種類によって程度
の差はあるものの、ある程度のビット誤りを避けること
は、困難である。このビット誤りは、伝送路（バスを含
む）内の電気的な雑音などに起因している場合が多い。
そこで、送受信データの正確性を保持するために、誤り
制御技術が採用されている。誤り制御技術としては、最
も一般的に、パリティチェック方式が採用されている。
【０００３】
【発明が解決しようとする課題】ところで、従来のパリ
ティチェック方式では、２入力の排他的論理和回路のみ
で構成されたパリティチェック回路を用いていた。デー
タ入力の本数が増加すればするほど、この排他的論理和
回路の段数が増加する。この排他的論理和回路１段あた
りの処理時間は、無視できない。従って、誤り検出に要
する時間が増大するという解決すべき課題があった。
ティチェック方式では、２入力の排他的論理和回路のみ
で構成されたパリティチェック回路を用いていた。デー
タ入力の本数が増加すればするほど、この排他的論理和
回路の段数が増加する。この排他的論理和回路１段あた
りの処理時間は、無視できない。従って、誤り検出に要
する時間が増大するという解決すべき課題があった。
【０００４】
【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。 〈構成１〉検査対象のデータからエラー信号を生成する
複数段の排他的論理和回路と、この複数段の排他的論理
和回路の段間に接続され、前段の排他的論理和回路から
出力されるエラー検出用信号を受け入れて保持し、次段
の排他的論理和回路へ転送するデータ保持回路とを備
え、このデータ保持回路が、上記エラー検出用信号を保
持する動作を、上記検査対象のデータ入力に同期した、
エラ−検出タイミング信号に同期させて行うことを特徴
とするパリティチェック回路。
決するために、次の構成を採用する。 〈構成１〉検査対象のデータからエラー信号を生成する
複数段の排他的論理和回路と、この複数段の排他的論理
和回路の段間に接続され、前段の排他的論理和回路から
出力されるエラー検出用信号を受け入れて保持し、次段
の排他的論理和回路へ転送するデータ保持回路とを備
え、このデータ保持回路が、上記エラー検出用信号を保
持する動作を、上記検査対象のデータ入力に同期した、
エラ−検出タイミング信号に同期させて行うことを特徴
とするパリティチェック回路。
【０００５】〈構成２〉中央処理装置と、データバスを
介して接続された、請求項１によるパリティチェック回
路を備え、このパリティチェック回路内部のエラー検出
用信号転送を、上記中央処理装置の、システムクロック
に同期させたことを特徴とするコンピュータシステム。
介して接続された、請求項１によるパリティチェック回
路を備え、このパリティチェック回路内部のエラー検出
用信号転送を、上記中央処理装置の、システムクロック
に同期させたことを特徴とするコンピュータシステム。
【０００６】
【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。図１は、本発明のパリティチ
ェック回路図である。図１の説明をする前に、発明の理
解を容易にするために、図を用いてパリティチェックの
原理について説明する。 （パリティチェックの原理）図２は、パリティチェック
回路の原理図である。（ａ）は４ビットの場合であり
（ｂ）は８ビットの場合を示している。図２（ａ）に示
す原理的なパリティチェック回路は、ゲート１と、ゲー
ト２と、ゲート５と、エラー検出器１０を備える。
について詳細に説明する。図１は、本発明のパリティチ
ェック回路図である。図１の説明をする前に、発明の理
解を容易にするために、図を用いてパリティチェックの
原理について説明する。 （パリティチェックの原理）図２は、パリティチェック
回路の原理図である。（ａ）は４ビットの場合であり
（ｂ）は８ビットの場合を示している。図２（ａ）に示
す原理的なパリティチェック回路は、ゲート１と、ゲー
ト２と、ゲート５と、エラー検出器１０を備える。
【０００７】ゲート１と、ゲート２と、ゲート５は、排
他的論理和回路であり、図に示すように２段構成を取っ
ている。排他的論理和回路とは、例えば２入力Ａ、Ｂが
同じときに出力が０になり、２入力Ａ、Ｂが異なるとき
に出力が１になるゲートである。エラー検出器１０は、
ゲート５の出力に基づいてエラー（データ誤り）を検出
してエラー信号を出力する回路である。このエラー検出
タイミングを一般には、システムのクロック信号に同期
させることが多い。パリティチェックの原理は、符号化
データ毎に送信側で、余分なビットを１ビット付加す
る。ここで符号化データとは、検査対象になるデータを
意味している。この付加したビットを含めて、１つの符
号化データ内の１の状態を偶数又は奇数のどちらかに統
一して伝送する。受信側では、符号化データ毎に１の状
態のビット数が奇数個であるか、偶数個であるかをチェ
ックして誤りを検出する方式である。
他的論理和回路であり、図に示すように２段構成を取っ
ている。排他的論理和回路とは、例えば２入力Ａ、Ｂが
同じときに出力が０になり、２入力Ａ、Ｂが異なるとき
に出力が１になるゲートである。エラー検出器１０は、
ゲート５の出力に基づいてエラー（データ誤り）を検出
してエラー信号を出力する回路である。このエラー検出
タイミングを一般には、システムのクロック信号に同期
させることが多い。パリティチェックの原理は、符号化
データ毎に送信側で、余分なビットを１ビット付加す
る。ここで符号化データとは、検査対象になるデータを
意味している。この付加したビットを含めて、１つの符
号化データ内の１の状態を偶数又は奇数のどちらかに統
一して伝送する。受信側では、符号化データ毎に１の状
態のビット数が奇数個であるか、偶数個であるかをチェ
ックして誤りを検出する方式である。
【０００８】今仮に図２（ａ）の回路を、１が偶数個で
あることをチェックする回路と仮定する。図において、
Ａ、Ｂ、Ｃ、Ｄの入力のうち、１の個数が偶数個の時
は、ゲート５の出力は０になる。つまり、伝送路正常の
状態である。ここで、１段目のゲート１及びゲート２の
出力を、以後、エラー検出用信号Ｅ１と記し、２段目の
ゲート５の出力をエラー検出用信号Ｅ２と記す。以下段
数の増加につれて数字を増加させる。この状態はエラー
なしの状態でありエラ−検出器１０は、エラー信号０を
出力する。同様にして、Ａ、Ｂ、Ｃ、Ｄの入力のうち、
１の個数が奇数個の時は、ゲート５の出力は１になる。
伝送路に異常が発生している状態である。
あることをチェックする回路と仮定する。図において、
Ａ、Ｂ、Ｃ、Ｄの入力のうち、１の個数が偶数個の時
は、ゲート５の出力は０になる。つまり、伝送路正常の
状態である。ここで、１段目のゲート１及びゲート２の
出力を、以後、エラー検出用信号Ｅ１と記し、２段目の
ゲート５の出力をエラー検出用信号Ｅ２と記す。以下段
数の増加につれて数字を増加させる。この状態はエラー
なしの状態でありエラ−検出器１０は、エラー信号０を
出力する。同様にして、Ａ、Ｂ、Ｃ、Ｄの入力のうち、
１の個数が奇数個の時は、ゲート５の出力は１になる。
伝送路に異常が発生している状態である。
【０００９】この状態では、エラー検出器１０がエラー
信号を出力する。（ｂ）は入力が８ビットになったため
ゲートの段数が３段になっている。一般に、入力のビッ
ト数をＮとしたときゲートの段数を（ｂ）の（１）式で
表すことができる。ビット数が大きくなればなるほどゲ
ートの段数が増加する。このためデータ入力から検出ま
での時間は、ゲートの段数、掛ける、１段あたりの処理
時間になるため、ゲートの段数に比例して増大する。エ
ラー検出周期は、ゲートの段数に大きく左右されるた
め、システム内でのデータ伝送速度の低下をもたらす。
この問題を解決することが本発明の目的である。
信号を出力する。（ｂ）は入力が８ビットになったため
ゲートの段数が３段になっている。一般に、入力のビッ
ト数をＮとしたときゲートの段数を（ｂ）の（１）式で
表すことができる。ビット数が大きくなればなるほどゲ
ートの段数が増加する。このためデータ入力から検出ま
での時間は、ゲートの段数、掛ける、１段あたりの処理
時間になるため、ゲートの段数に比例して増大する。エ
ラー検出周期は、ゲートの段数に大きく左右されるた
め、システム内でのデータ伝送速度の低下をもたらす。
この問題を解決することが本発明の目的である。
【００１０】〈具体例の構成〉再度図１に戻って具体例
１について説明する。図１から、具体例によるパリティ
チェック回路は、１から７まで７個のゲートと、８、
９、２個のデ−タ保持回路と、エラー検出器１０を備え
る。１から７まで７個のゲートは、すでに図２のパリテ
ィチェック回路の原理図を用いて説明した排他的論理和
回路である。８、９、２個のデ−タ保持回路は、前段の
ゲート１、ゲート２、ゲート３、ゲート４、から、エラ
ー検出用信号Ｅ１を受け入れて、内部に保持している１
つ前のデータを更新して次段のゲート５、ゲート６、へ
転送するレジスタ回路である。この動作をエラー検出タ
イミング信号に同期させて行う。エラー検出タイミング
信号は、パリティチェック回路に入力してくる、符号化
データの入力タイミングに同期している。
１について説明する。図１から、具体例によるパリティ
チェック回路は、１から７まで７個のゲートと、８、
９、２個のデ−タ保持回路と、エラー検出器１０を備え
る。１から７まで７個のゲートは、すでに図２のパリテ
ィチェック回路の原理図を用いて説明した排他的論理和
回路である。８、９、２個のデ−タ保持回路は、前段の
ゲート１、ゲート２、ゲート３、ゲート４、から、エラ
ー検出用信号Ｅ１を受け入れて、内部に保持している１
つ前のデータを更新して次段のゲート５、ゲート６、へ
転送するレジスタ回路である。この動作をエラー検出タ
イミング信号に同期させて行う。エラー検出タイミング
信号は、パリティチェック回路に入力してくる、符号化
データの入力タイミングに同期している。
【００１１】〈具体例の動作〉送信側は、符号化データ
（１）に余分なビットを１ビット付加して、８ビットに
した符号化データを、８本のデータラインを介して受信
側に送信する。この符号化データは、ゲート１、ゲート
２、ゲート３、ゲート４、それぞれの入力端子に入力す
る。以後符号化データの末尾（ ）の数字は送信順番と
する。ここでは８ビットに限定して説明する。ゲート
１、ゲート２、ゲート３、ゲート４は、一定の処理時間
経過後、エラー検出用信号Ｅ１を、４本のデータライン
を介してデータ保持回路８に入力する。
（１）に余分なビットを１ビット付加して、８ビットに
した符号化データを、８本のデータラインを介して受信
側に送信する。この符号化データは、ゲート１、ゲート
２、ゲート３、ゲート４、それぞれの入力端子に入力す
る。以後符号化データの末尾（ ）の数字は送信順番と
する。ここでは８ビットに限定して説明する。ゲート
１、ゲート２、ゲート３、ゲート４は、一定の処理時間
経過後、エラー検出用信号Ｅ１を、４本のデータライン
を介してデータ保持回路８に入力する。
【００１２】データ保持回路８は、ゲート１、ゲート
２、ゲート３、ゲート４から、それぞれエラー検出用信
号Ｅ１を受け入れ、エラー検出タイミング信号に同期し
て内部に保持するデータを更新する。データ保持回路８
に入力端子を接続されているゲート５、ゲート６は、こ
の更新されたデータに基づいて一定の処理時間経過後に
［符号化データ（１）に基づく、エラー検出用信号Ｅ
２］を検出してデータ保持回路９に入力する。同時に送
信側は、符号化データ（２）を８本のデータラインを介
して受信側に送信する。この符号化データ（２）は、ゲ
ート１、ゲート２、ゲート３、ゲート４、それぞれの入
力端子に入力して、一定の処理時間経過後に［符号化デ
ータ（２）に基づく、エラー検出用信号Ｅ１］を、４本
のデータラインを介してデータ保持回路８に入力する。
２、ゲート３、ゲート４から、それぞれエラー検出用信
号Ｅ１を受け入れ、エラー検出タイミング信号に同期し
て内部に保持するデータを更新する。データ保持回路８
に入力端子を接続されているゲート５、ゲート６は、こ
の更新されたデータに基づいて一定の処理時間経過後に
［符号化データ（１）に基づく、エラー検出用信号Ｅ
２］を検出してデータ保持回路９に入力する。同時に送
信側は、符号化データ（２）を８本のデータラインを介
して受信側に送信する。この符号化データ（２）は、ゲ
ート１、ゲート２、ゲート３、ゲート４、それぞれの入
力端子に入力して、一定の処理時間経過後に［符号化デ
ータ（２）に基づく、エラー検出用信号Ｅ１］を、４本
のデータラインを介してデータ保持回路８に入力する。
【００１３】次のエラー検出タイミング信号に同期して
データ保持回路９は、ゲート５、ゲート６、から、それ
ぞれ［符号化データ（１）に基づく、エラー検出用信号
Ｅ２］を受け入れ、エラー検出タイミング信号に同期し
て内部に保持するデータを更新する。データ保持回路９
に入力端子を接続されているゲート７は、この更新され
たデータに基づいて一定の処理時間経過後に［符号化デ
ータ（１）に基づく、エラー検出用信号Ｅ３］を検出し
てエラー検出器１０へ転送する。ここでゲート７は、す
でにパリティチェックの原理で説明したように、ゲート
１、ゲート２、ゲート３、ゲート４に入力した時の１の
個数が偶数個であった時は０を、奇数個であった時は、
１を出力する。
データ保持回路９は、ゲート５、ゲート６、から、それ
ぞれ［符号化データ（１）に基づく、エラー検出用信号
Ｅ２］を受け入れ、エラー検出タイミング信号に同期し
て内部に保持するデータを更新する。データ保持回路９
に入力端子を接続されているゲート７は、この更新され
たデータに基づいて一定の処理時間経過後に［符号化デ
ータ（１）に基づく、エラー検出用信号Ｅ３］を検出し
てエラー検出器１０へ転送する。ここでゲート７は、す
でにパリティチェックの原理で説明したように、ゲート
１、ゲート２、ゲート３、ゲート４に入力した時の１の
個数が偶数個であった時は０を、奇数個であった時は、
１を出力する。
【００１４】同時に、データ保持回路８は、ゲート１、
ゲート２、ゲート３、ゲート４からそれぞれ、［符号化
データ（２）に基づく、エラー検出用信号Ｅ１］を受け
入れ、エラー検出タイミング信号に同期して内部に保持
するデータを更新する。データ保持回路８に入力端子を
接続されているゲート５、ゲート６は、この更新された
データに基づいて一定の処理時間経過後に［符号化デー
タ（２）に基づく、エラー検出用信号Ｅ２］を検出して
データ保持回路９に入力する。
ゲート２、ゲート３、ゲート４からそれぞれ、［符号化
データ（２）に基づく、エラー検出用信号Ｅ１］を受け
入れ、エラー検出タイミング信号に同期して内部に保持
するデータを更新する。データ保持回路８に入力端子を
接続されているゲート５、ゲート６は、この更新された
データに基づいて一定の処理時間経過後に［符号化デー
タ（２）に基づく、エラー検出用信号Ｅ２］を検出して
データ保持回路９に入力する。
【００１５】次のエラー検出タイミング信号に同期し
て、エラー検出器１０はこの［符号化データ（１）に基
づく、エラー検出用信号Ｅ３］から判断してエラー信号
を生成する。以下同様の動作を繰り返す。上記した一連
の動作をエラー検出タイミング信号に同期させて行う。
つまり、１段目のゲートに入力した符号化データは、エ
ラー検出タイミング信号に同期して、図１のデータ保持
回路８に保持され、２段目のゲートへ転送される。次の
エラー検出タイミング信号に同期して、データ保持回路
９に保持され、３段目のゲートへ転送される。更に次の
エラー検出タイミング信号に同期してエラー検出器１
０、へ転送されてエラー信号が出力される。その間、１
段目のゲートには、後に続く符号化データを次々に入力
することができる。
て、エラー検出器１０はこの［符号化データ（１）に基
づく、エラー検出用信号Ｅ３］から判断してエラー信号
を生成する。以下同様の動作を繰り返す。上記した一連
の動作をエラー検出タイミング信号に同期させて行う。
つまり、１段目のゲートに入力した符号化データは、エ
ラー検出タイミング信号に同期して、図１のデータ保持
回路８に保持され、２段目のゲートへ転送される。次の
エラー検出タイミング信号に同期して、データ保持回路
９に保持され、３段目のゲートへ転送される。更に次の
エラー検出タイミング信号に同期してエラー検出器１
０、へ転送されてエラー信号が出力される。その間、１
段目のゲートには、後に続く符号化データを次々に入力
することができる。
【００１６】従来のパリティチェック回路では、１段目
のゲートに入力した符号化データは、１段目、２段目、
３段目の各ゲートで処理されて、最後の、エラー検出器
１０からエラー信号となって出力する。このエラー信号
が出力するまで１段目のゲートには、次の符号化データ
を入力することができなかったのと大きく異なる。な
お、エラー検出タイミング信号に同期させて符号化デー
タをシフトさせるためには、各段での処理時間がエラー
検出タイミング信号の周期よりも短いことが要求され
る。更に、ここでは、８ビットに限定して説明したが、
ビット数が増加した時は、既に説明した図２（ｂ）に記
した（１）式に従って段数を増加させて構成することが
できる。
のゲートに入力した符号化データは、１段目、２段目、
３段目の各ゲートで処理されて、最後の、エラー検出器
１０からエラー信号となって出力する。このエラー信号
が出力するまで１段目のゲートには、次の符号化データ
を入力することができなかったのと大きく異なる。な
お、エラー検出タイミング信号に同期させて符号化デー
タをシフトさせるためには、各段での処理時間がエラー
検出タイミング信号の周期よりも短いことが要求され
る。更に、ここでは、８ビットに限定して説明したが、
ビット数が増加した時は、既に説明した図２（ｂ）に記
した（１）式に従って段数を増加させて構成することが
できる。
【００１７】
【発明の効果】以上説明したように、具体例ではゲート
の各段毎にデータ保持回路を備え、ゲートが処理したエ
ラー検出用信号を、一旦データ保持回路に保持する。そ
の結果、符号化データは、エラー検出タイミング信号１
周期毎に、次段へ進むことが可能になった。ゲートは、
エラー検出タイミング信号１周期毎に、符号化データを
入力することが可能になり、以下の効果が得られるよう
になった。 １．ゲートの段数が増加しても誤り検出に要する時間の
増加はなくなった。 ２．最初に符号化データを入力して、そのエラー信号を
出力するまでの間と、最後に符号化データを入力して、
そのエラー信号を出力するまでの間を除いた、中間での
エラー検出周期は、等価的にエラー検出タイミング信号
１周期に等しくなった。 ３．以上の結果、データ伝送レートが非常に速く、短時
間で大量のデータチェックが要求される機器への、パリ
ティチェックの採用が可能になった。
の各段毎にデータ保持回路を備え、ゲートが処理したエ
ラー検出用信号を、一旦データ保持回路に保持する。そ
の結果、符号化データは、エラー検出タイミング信号１
周期毎に、次段へ進むことが可能になった。ゲートは、
エラー検出タイミング信号１周期毎に、符号化データを
入力することが可能になり、以下の効果が得られるよう
になった。 １．ゲートの段数が増加しても誤り検出に要する時間の
増加はなくなった。 ２．最初に符号化データを入力して、そのエラー信号を
出力するまでの間と、最後に符号化データを入力して、
そのエラー信号を出力するまでの間を除いた、中間での
エラー検出周期は、等価的にエラー検出タイミング信号
１周期に等しくなった。 ３．以上の結果、データ伝送レートが非常に速く、短時
間で大量のデータチェックが要求される機器への、パリ
ティチェックの採用が可能になった。
【００１８】〈本発明の応用例〉図３は、本発明の応用
例ブロック図である。本発明によるパリティチェック回
路をコンピュータシステムへ応用した例を示す図であ
る。図より、本発明の応用例は、中央処理装置２１と、
本発明によるパリティチェック回路２２と、ノード２３
と、これらを接続するバス２４を備える。中央処理装置
２１がノード２３からバス２４を介してデータ読み込み
を開始している。データビット数を８ビットと仮定す
る。既に説明したエラー検出タイミング信号として、中
央処理装置２１のシステムクロックをそのまま使用する
こととする。
例ブロック図である。本発明によるパリティチェック回
路をコンピュータシステムへ応用した例を示す図であ
る。図より、本発明の応用例は、中央処理装置２１と、
本発明によるパリティチェック回路２２と、ノード２３
と、これらを接続するバス２４を備える。中央処理装置
２１がノード２３からバス２４を介してデータ読み込み
を開始している。データビット数を８ビットと仮定す
る。既に説明したエラー検出タイミング信号として、中
央処理装置２１のシステムクロックをそのまま使用する
こととする。
【００１９】既に説明したように、今この応用例では、
データビット数を８ビットと仮定している。従来のパリ
ティチェック回路を用いるならば、エラー検出タイミン
グ信号１周期は、最小でもゲート３段分の処理時間以上
でなければならない。従ってシステムクロックをエラー
検出タイミング信号として用いる、このシステムへの適
用は難しい。ところが本発明によるパリティチェック回
路２２では、エラー検出タイミング信号１周期は、ゲー
ト１段分の処理時間に等しいので、このシステムへの適
用が可能になってくる。
データビット数を８ビットと仮定している。従来のパリ
ティチェック回路を用いるならば、エラー検出タイミン
グ信号１周期は、最小でもゲート３段分の処理時間以上
でなければならない。従ってシステムクロックをエラー
検出タイミング信号として用いる、このシステムへの適
用は難しい。ところが本発明によるパリティチェック回
路２２では、エラー検出タイミング信号１周期は、ゲー
ト１段分の処理時間に等しいので、このシステムへの適
用が可能になってくる。
【００２０】但し、すでに説明したように、この応用例
では、データビット数を８ビットと仮定しているので、
本発明によるパリティチェック回路２２から中央処理装
置２１への通知は、３つ前のエラー信号を通知すること
になる。
では、データビット数を８ビットと仮定しているので、
本発明によるパリティチェック回路２２から中央処理装
置２１への通知は、３つ前のエラー信号を通知すること
になる。
【図１】本発明のパリティチェック回路図である。
【図２】パリティチェック回路の原理図である。
【図３】本発明の応用例ブロック図である。
１〜７ ゲート ８、９ データ保持回路 １０ エラー検出器
Claims (2)
- 【請求項１】 検査対象のデータからエラー信号を生成
する複数段の排他的論理和回路と、 この複数段の排他的論理和回路の段間に接続され、 前段の排他的論理和回路から出力されるエラー検出用信
号を受け入れて保持し、 次段の排他的論理和回路へ転送するデータ保持回路とを
備え、 このデータ保持回路が、前記エラー検出用信号を保持す
る動作を、 前記検査対象のデータ入力に同期した、エラ−検出タイ
ミング信号に同期させて行うことを特徴とするパリティ
チェック回路。 - 【請求項２】 中央処理装置と、 データバスを介して接続された、請求項１によるパリテ
ィチェック回路を備え、 このパリティチェック回路内部のエラー検出用信号転送
を、前記中央処理装置の、システムクロックに同期させ
たことを特徴とするコンピュータシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19939297A JP3217993B2 (ja) | 1997-07-09 | 1997-07-09 | パリティチェック回路 |
| US09/048,227 US6027243A (en) | 1997-07-09 | 1998-03-26 | Parity check circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19939297A JP3217993B2 (ja) | 1997-07-09 | 1997-07-09 | パリティチェック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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