JP2000312152A - 高速アダマール変換装置およびその中にある変換段およびそれによりｎビット信号ブロックを復調するための方法 - Google Patents
高速アダマール変換装置およびその中にある変換段およびそれによりｎビット信号ブロックを復調するための方法Info
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- Detection And Prevention Of Errors In Transmission (AREA)
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Abstract
(57)【要約】
【課題】 高速、コンパクトかつ有効な高速アダマール
変換エンジンを提供する。 【解決手段】 ウォルシュコードワードのような符号化
された信号ブロックの伝送の間に生じる誤りを検出しか
つ訂正するためにワイアレス通信システムにより使用さ
れるような複数の変換段を有する高速アダマール変換装
置である。装置の各段（１１）は、各々が出力端子を有
する加算器（１０６）および減算器（１０８）を含む。
加算器および減算器は、信号対を受信し中間係数を生成
する。第１のメモリユニットおよび加算器は、複数の中
間係数信号対を後続の変換段に同時に提供し、第１およ
び第２のメモリユニットは、複数の他の中間係数信号対
を後続の変換段に同時に提供する。
変換エンジンを提供する。 【解決手段】 ウォルシュコードワードのような符号化
された信号ブロックの伝送の間に生じる誤りを検出しか
つ訂正するためにワイアレス通信システムにより使用さ
れるような複数の変換段を有する高速アダマール変換装
置である。装置の各段（１１）は、各々が出力端子を有
する加算器（１０６）および減算器（１０８）を含む。
加算器および減算器は、信号対を受信し中間係数を生成
する。第１のメモリユニットおよび加算器は、複数の中
間係数信号対を後続の変換段に同時に提供し、第１およ
び第２のメモリユニットは、複数の他の中間係数信号対
を後続の変換段に同時に提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、ワイアレス通信に
係り、特に、ウォルシュ（Walsh）コードワードの送信
の間に生じる誤りを検出しかつ訂正するために使用され
る高速アダマール変換構成に関する。
係り、特に、ウォルシュ（Walsh）コードワードの送信
の間に生じる誤りを検出しかつ訂正するために使用され
る高速アダマール変換構成に関する。
【０００２】
【従来の技術】図１は、典型的なワイアレス通信システ
ムを示す。交換機センタ２０１は、複数の基地局２０３
−１ないし２０３−５に接続されている。また、交換機
センタ２０１は、図示しないローカルまたは長距離電話
局にも接続されている。ワイアレス端末２０１−１ない
し２０１−３は、同じ所定の地理的領域、即ちセル中に
配置された基地局と通信する。例えば、ワイアレス端末
２０１−１および２０１−２は、セルＡ中に配置されて
おり、セルＡ中に配置されこれをサービスする基地局２
０３−１と通信する。
ムを示す。交換機センタ２０１は、複数の基地局２０３
−１ないし２０３−５に接続されている。また、交換機
センタ２０１は、図示しないローカルまたは長距離電話
局にも接続されている。ワイアレス端末２０１−１ない
し２０１−３は、同じ所定の地理的領域、即ちセル中に
配置された基地局と通信する。例えば、ワイアレス端末
２０１−１および２０１−２は、セルＡ中に配置されて
おり、セルＡ中に配置されこれをサービスする基地局２
０３−１と通信する。
【０００３】ワイアレス端末２０１−１が通信するため
に、これは、無線波により信号を基地局２０３−１に送
り、基地局２０３−１は、受信した信号を交換機センタ
２０１に中継し、信号の一部として供給される指示に従
って、交換機センタ２０１は、その信号をどこかに中継
する。その信号の所望の宛先が別のワイアレス端末であ
る場合、交換機センタ２０１は、その信号を受信するこ
とを意図されたワイアレス端末と同じセル中に配置され
た基地局にその信号を中継し、基地局は、そのワイアレ
ス端末に無線波により信号を送信する。同様に、その信
号の所望の宛先が、ワイアライン端末２０７のようなワ
イアライン端末である場合、交換機センタ２０１は、そ
の所望の宛先への信号をワイアラインを介してローカル
または長距離ネットワークに中継する。
に、これは、無線波により信号を基地局２０３−１に送
り、基地局２０３−１は、受信した信号を交換機センタ
２０１に中継し、信号の一部として供給される指示に従
って、交換機センタ２０１は、その信号をどこかに中継
する。その信号の所望の宛先が別のワイアレス端末であ
る場合、交換機センタ２０１は、その信号を受信するこ
とを意図されたワイアレス端末と同じセル中に配置され
た基地局にその信号を中継し、基地局は、そのワイアレ
ス端末に無線波により信号を送信する。同様に、その信
号の所望の宛先が、ワイアライン端末２０７のようなワ
イアライン端末である場合、交換機センタ２０１は、そ
の所望の宛先への信号をワイアラインを介してローカル
または長距離ネットワークに中継する。
【０００４】情報がデジタルワイアレス通信チャネルを
介して送信される場合、雑音、妨害および歪みにより誤
りが生じうる。伝送中に生じる誤りを検出しかつ訂正す
るために様々な方法が使用される。図２は、伝送誤りを
検出および訂正するためにデジタルワイアレス通信チャ
ネルにより典型的に使用されるいくつかの構成要素を示
す。情報ソース（源）１２は、デジタルメッセージをエ
ンコーダ１４に送信する。デジタルメッセージは、デジ
タル化された音声信号、データなどから成りうる。
介して送信される場合、雑音、妨害および歪みにより誤
りが生じうる。伝送中に生じる誤りを検出しかつ訂正す
るために様々な方法が使用される。図２は、伝送誤りを
検出および訂正するためにデジタルワイアレス通信チャ
ネルにより典型的に使用されるいくつかの構成要素を示
す。情報ソース（源）１２は、デジタルメッセージをエ
ンコーダ１４に送信する。デジタルメッセージは、デジ
タル化された音声信号、データなどから成りうる。
【０００５】エンコーダ１４は、デジタルメッセージを
符号化し、これを送信機１６に供給する。送信機１６
は、符号化されたメッセージを搬送波に変調し、これを
無線波により受信機１８に送信する。受信機１８は、メ
ッセージを受信する。このメッセージは伝送の間に転化
しているかあるいは転化していないことがある。受信機
１８は、受信されたメッセージを復調し、これをデコー
ダ２０に与える。デコーダ２０は、受信されたメッセー
ジを複合化し、これを情報宛先２２に供給する。好まし
くは、情報宛先２２に供給されるデジタルメッセージ
は、情報ソース１２により送信された元のデジタルメッ
セージと同一である。
符号化し、これを送信機１６に供給する。送信機１６
は、符号化されたメッセージを搬送波に変調し、これを
無線波により受信機１８に送信する。受信機１８は、メ
ッセージを受信する。このメッセージは伝送の間に転化
しているかあるいは転化していないことがある。受信機
１８は、受信されたメッセージを復調し、これをデコー
ダ２０に与える。デコーダ２０は、受信されたメッセー
ジを複合化し、これを情報宛先２２に供給する。好まし
くは、情報宛先２２に供給されるデジタルメッセージ
は、情報ソース１２により送信された元のデジタルメッ
セージと同一である。
【０００６】情報宛先２２が情報ソース１２により送信
された同じメッセージを受信するために、エンコーダ１
４およびデコーダ２０は、伝送中の転化による誤りを検
出および訂正するように動作する。一般に、エンコーダ
１４は、デジタルメッセージ信号を固定長のブロックに
分割し、各ブロックをそれに固有に関連づけられたコー
ドワードで置き換える。コードワードは、固定長ブロッ
クの代わりに送信され、受信されたメッセージは、伝送
中に転化したかどうかを決定するために、既知のセット
の正当なコードワードと比較される。そのような誤り検
出／訂正スキームの１つは、ウォルシュ符号の生成およ
び送信に関わる。
された同じメッセージを受信するために、エンコーダ１
４およびデコーダ２０は、伝送中の転化による誤りを検
出および訂正するように動作する。一般に、エンコーダ
１４は、デジタルメッセージ信号を固定長のブロックに
分割し、各ブロックをそれに固有に関連づけられたコー
ドワードで置き換える。コードワードは、固定長ブロッ
クの代わりに送信され、受信されたメッセージは、伝送
中に転化したかどうかを決定するために、既知のセット
の正当なコードワードと比較される。そのような誤り検
出／訂正スキームの１つは、ウォルシュ符号の生成およ
び送信に関わる。
【０００７】ウォルシュ符号システムに従って、エンコ
ーダ１４は、情報ソース１２からのメッセージを各々ｎ
ビットを有するブロックに分割する。送信されるべき元
のｎビットの情報のブロックの各々は、２nのウォルシ
ュチップを有する情報のブロックに対して固有のコード
ワードに変換される。したがって、３ビットのデータブ
ロックは、２3即ち８個のウォルシュチップを伴うウォ
ルシュコードワードを有することになる。元の３ビット
のデータのブロックを変調および送信する代わりに、送
信機１６は、ウォルシュコードワードを変調しかつ受信
機１８に送信する。
ーダ１４は、情報ソース１２からのメッセージを各々ｎ
ビットを有するブロックに分割する。送信されるべき元
のｎビットの情報のブロックの各々は、２nのウォルシ
ュチップを有する情報のブロックに対して固有のコード
ワードに変換される。したがって、３ビットのデータブ
ロックは、２3即ち８個のウォルシュチップを伴うウォ
ルシュコードワードを有することになる。元の３ビット
のデータのブロックを変調および送信する代わりに、送
信機１６は、ウォルシュコードワードを変調しかつ受信
機１８に送信する。
【０００８】ウォルシュコードワードが受信機１８によ
り受信されるとき、これは復調されてかつデコーダ２０
に供給される。デコーダ２０は伝送中に転化した可能性
がある受信されたウォルシュコードワードを正当なウォ
ルシュコードワードのセットと比較する。受信されたウ
ォルシュコードワードが正当なウォルシュコードワード
のセット中のコードワードのうちの１つに一致する場
合、受信されたコードワードは伝送中に転化しなかった
と推定されて、もともと送信を意図された３ビットの情
報のブロックに復号化して戻されうる。
り受信されるとき、これは復調されてかつデコーダ２０
に供給される。デコーダ２０は伝送中に転化した可能性
がある受信されたウォルシュコードワードを正当なウォ
ルシュコードワードのセットと比較する。受信されたウ
ォルシュコードワードが正当なウォルシュコードワード
のセット中のコードワードのうちの１つに一致する場
合、受信されたコードワードは伝送中に転化しなかった
と推定されて、もともと送信を意図された３ビットの情
報のブロックに復号化して戻されうる。
【０００９】しかし、受信されたウォルシュコードワー
ドが正当なウォルシュコードワードのセット中のコード
ワードのうちの１つに一致しない場合、受信されたコー
ドワードは、伝送中に転化しており、受信機はどの正当
なウォルシュコードワードがもともと送信されたかを決
定しなければならない。従来技術において、高速アダマ
ール変換（以下“ＦＨＴ”という）アルゴリズムが、受
信されたコードワードの各々に対して、受信されたコー
ドワードが特定の正当なウォルシュコードワードである
可能性を計算するために使用される。ＦＨＴアルゴリズ
ムは、この可能性を相関係数として表現する。
ドが正当なウォルシュコードワードのセット中のコード
ワードのうちの１つに一致しない場合、受信されたコー
ドワードは、伝送中に転化しており、受信機はどの正当
なウォルシュコードワードがもともと送信されたかを決
定しなければならない。従来技術において、高速アダマ
ール変換（以下“ＦＨＴ”という）アルゴリズムが、受
信されたコードワードの各々に対して、受信されたコー
ドワードが特定の正当なウォルシュコードワードである
可能性を計算するために使用される。ＦＨＴアルゴリズ
ムは、この可能性を相関係数として表現する。
【００１０】したがって、受信されたコードワードは、
それに関連づけられた２n個の相関係数を有し、その１
つが２n個の正当なウォルシュコードワードの各々に対
応する。最大の相関係数を有する正当なウォルシュコー
ドワードが、送信された最も可能性の高い正当なコード
ワードである。したがって、ＦＨＴアルゴリズムは、受
信されたコードワードに最大の相関係数を有する正当な
ウォルシュコードワードを割当てる。「勝った(winnin
g)」ウォルシュコードワードは、３ビットの情報のブロ
ックに復号化されて戻され、そして情報宛先２０６へ供
給される。
それに関連づけられた２n個の相関係数を有し、その１
つが２n個の正当なウォルシュコードワードの各々に対
応する。最大の相関係数を有する正当なウォルシュコー
ドワードが、送信された最も可能性の高い正当なコード
ワードである。したがって、ＦＨＴアルゴリズムは、受
信されたコードワードに最大の相関係数を有する正当な
ウォルシュコードワードを割当てる。「勝った(winnin
g)」ウォルシュコードワードは、３ビットの情報のブロ
ックに復号化されて戻され、そして情報宛先２０６へ供
給される。
【００１１】
【発明が解決しようとする課題】高速アダマール変換を
具現化するための多くの技法が従来技術において知られ
ているが、これらの技法は非常に遅くかつ非常に多くの
ハードウェアを必要とする。したがって、高速、コンパ
クトかつ有効なＦＨＴエンジンに対するニーズが存在す
る。
具現化するための多くの技法が従来技術において知られ
ているが、これらの技法は非常に遅くかつ非常に多くの
ハードウェアを必要とする。したがって、高速、コンパ
クトかつ有効なＦＨＴエンジンに対するニーズが存在す
る。
【００１２】
【課題を解決するための手段】本発明は、一実施形態に
おいて、高速アダマール変換装置である。ＦＨＴ装置
は、ワイアレス通信システムにより、ＦＨＴアルゴリズ
ムにより信号ブロックの伝送中に生じる誤りを検出しか
つ訂正するために使用される。本発明のＦＨＴ装置は、
ＦＨＴアルゴリズムにより必要とされる加算および減算
動作を実行する一方で、信号を記憶するために、従来技
術によるシステムと比べてより少量のハードウェアおよ
びメモリを必要とする。
おいて、高速アダマール変換装置である。ＦＨＴ装置
は、ワイアレス通信システムにより、ＦＨＴアルゴリズ
ムにより信号ブロックの伝送中に生じる誤りを検出しか
つ訂正するために使用される。本発明のＦＨＴ装置は、
ＦＨＴアルゴリズムにより必要とされる加算および減算
動作を実行する一方で、信号を記憶するために、従来技
術によるシステムと比べてより少量のハードウェアおよ
びメモリを必要とする。
【００１３】一実施形態によれば、ワイヤレス通信シス
テムは、例えばウォルシュコードワードに従って符号化
された信号ブロックを受信するために、ＦＨＴ装置を使
用する。好ましくは、相関係数が、送信された可能性あ
る正当なコードワードに対応するＦＨＴ装置により生成
される。例えば、ワイアレス通信チャネルを介して送信
されることを望まれたｎビットのデータのブロックは、
送信に先立って、２nチップウォルシュコードワードに
変換される。２nチップウォルシュコードワードは、ｎ
ビットのデータのブロックの代わりに送信されて、ＦＨ
Ｔ装置の第１の変換段によりチップペアとして受信され
る。望ましくは、ＦＨＴ装置は、複数の変換段を含む。
テムは、例えばウォルシュコードワードに従って符号化
された信号ブロックを受信するために、ＦＨＴ装置を使
用する。好ましくは、相関係数が、送信された可能性あ
る正当なコードワードに対応するＦＨＴ装置により生成
される。例えば、ワイアレス通信チャネルを介して送信
されることを望まれたｎビットのデータのブロックは、
送信に先立って、２nチップウォルシュコードワードに
変換される。２nチップウォルシュコードワードは、ｎ
ビットのデータのブロックの代わりに送信されて、ＦＨ
Ｔ装置の第１の変換段によりチップペアとして受信され
る。望ましくは、ＦＨＴ装置は、複数の変換段を含む。
【００１４】装置の各変換段は、それが受信する入力信
号への一連の動作を実行する。後続の変換段の各々は、
先行する段がその入力信号を受信したクロックサイクル
の数の半分である数のクロックサイクルにおいて、それ
に先行する段から入力信号を受信する。好ましくは、こ
れは、各段において使用される第１、第２および第３の
メモリユニット（以下にさらに説明する）のメモリ記憶
容量を、２の累乗で連続的に減少させることにより達成
される。
号への一連の動作を実行する。後続の変換段の各々は、
先行する段がその入力信号を受信したクロックサイクル
の数の半分である数のクロックサイクルにおいて、それ
に先行する段から入力信号を受信する。好ましくは、こ
れは、各段において使用される第１、第２および第３の
メモリユニット（以下にさらに説明する）のメモリ記憶
容量を、２の累乗で連続的に減少させることにより達成
される。
【００１５】装置の各段は、加算器および減算器を含
む。加算器および減算器は、中間係数を生成するよう
に、受信された信号ブロックの各々の中で入力信号対を
受信する。即ち、一方の入力信号は加算器により受信さ
れ、他方の入力信号は減算器により受信される。
む。加算器および減算器は、中間係数を生成するよう
に、受信された信号ブロックの各々の中で入力信号対を
受信する。即ち、一方の入力信号は加算器により受信さ
れ、他方の入力信号は減算器により受信される。
【００１６】各変換段において、第１のメモリユニット
は、加算器の出力端子へおよび減算器の出力端子へ結合
されており、中間係数の第１の区別可能なシーケンスを
加算器から受信し、中間係数の第２の区別可能なシーケ
ンスを減算器から受信する。第２のメモリユニットは、
中間係数の第３の区別可能なシーケンスを減算器から受
信するように、減算器の出力端子に結合されている。第
１のメモリユニットおよび加算器は、複数の中間係数信
号対を後続の変換段に同時に提供し、第１および第２の
メモリユニットは、複数の他の中間係数信号対を後続の
変換段に同時に提供する。
は、加算器の出力端子へおよび減算器の出力端子へ結合
されており、中間係数の第１の区別可能なシーケンスを
加算器から受信し、中間係数の第２の区別可能なシーケ
ンスを減算器から受信する。第２のメモリユニットは、
中間係数の第３の区別可能なシーケンスを減算器から受
信するように、減算器の出力端子に結合されている。第
１のメモリユニットおよび加算器は、複数の中間係数信
号対を後続の変換段に同時に提供し、第１および第２の
メモリユニットは、複数の他の中間係数信号対を後続の
変換段に同時に提供する。
【００１７】本発明の別の実施形態において、ＦＨＴ装
置は、入力信号の連続する対がＦＨＴ装置により受信さ
れるようにするための、ｎビットカウンタのようなクロ
ック手段を含む。クロック手段は、入力信号の各連続す
る対がＦＨＴ装置により受信される時間間隔を決定す
る。変換段の各々により受信されるカウンタ信号は、第
２のメモリユニットを交番的にイネーブルしかつディス
エーブルし、中間係数の第１の区別可能なシーケンスお
よび第２の区別可能なシーケンスのうちのどちらが第１
のメモリユニットにより受信されるかを決定する。
置は、入力信号の連続する対がＦＨＴ装置により受信さ
れるようにするための、ｎビットカウンタのようなクロ
ック手段を含む。クロック手段は、入力信号の各連続す
る対がＦＨＴ装置により受信される時間間隔を決定す
る。変換段の各々により受信されるカウンタ信号は、第
２のメモリユニットを交番的にイネーブルしかつディス
エーブルし、中間係数の第１の区別可能なシーケンスお
よび第２の区別可能なシーケンスのうちのどちらが第１
のメモリユニットにより受信されるかを決定する。
【００１８】本発明のさらに別の実施形態において、最
後の変換段により生成される各信号は、Ｎ個の正当な符
号化された信号ブロックのうちの１つに対応する相関係
数であり、最大の値を有する信号は、ワイアレスシステ
ムにより送信された最も可能性の高い符号化された信号
ブロックに対応する。したがって、送信された可能性が
最も高い符号化された信号ブロックは、通信システムに
より復号化され、かつ意図された受け手に送られる。
後の変換段により生成される各信号は、Ｎ個の正当な符
号化された信号ブロックのうちの１つに対応する相関係
数であり、最大の値を有する信号は、ワイアレスシステ
ムにより送信された最も可能性の高い符号化された信号
ブロックに対応する。したがって、送信された可能性が
最も高い符号化された信号ブロックは、通信システムに
より復号化され、かつ意図された受け手に送られる。
【００１９】
【発明の実施の形態】本発明は、一実施形態によれば、
本発明はこの範囲に限定されるものではないが、メッセ
ージの伝送の間に、雑音、妨害および歪みにより生じる
誤りを検出しかつ訂正するために、デジタルワイアレス
通信システムにより使用される。図２は、伝送誤りを検
出しかつ訂正するために、本発明の一実施形態により使
用されるワイアレス通信チャネルおよび構成要素のいく
つかを示す。
本発明はこの範囲に限定されるものではないが、メッセ
ージの伝送の間に、雑音、妨害および歪みにより生じる
誤りを検出しかつ訂正するために、デジタルワイアレス
通信システムにより使用される。図２は、伝送誤りを検
出しかつ訂正するために、本発明の一実施形態により使
用されるワイアレス通信チャネルおよび構成要素のいく
つかを示す。
【００２０】情報ソース１２は、デジタルメッセージを
エンコーダ１４に送り、エンコーダ１４は、それをウォ
ルシュコードワードに変換することによりデジタルメッ
セージを符号化する。そして、エンコーダ１４は、ウォ
ルシュコードワードを送信機１６に供給し、送信機１６
は、コードワードを搬送波に変調しかつそれを無線波に
より受信機１８に送信する。受信機１８は、受信された
ウォルシュコードワードを受信しかつ復調して、それを
デコーダ２０に供給する。伝送誤りのために、受信され
たウォルシュコードワードは転化している可能性があ
る。
エンコーダ１４に送り、エンコーダ１４は、それをウォ
ルシュコードワードに変換することによりデジタルメッ
セージを符号化する。そして、エンコーダ１４は、ウォ
ルシュコードワードを送信機１６に供給し、送信機１６
は、コードワードを搬送波に変調しかつそれを無線波に
より受信機１８に送信する。受信機１８は、受信された
ウォルシュコードワードを受信しかつ復調して、それを
デコーダ２０に供給する。伝送誤りのために、受信され
たウォルシュコードワードは転化している可能性があ
る。
【００２１】デコーダ２０は、どの正当なウォルシュコ
ードワードが送信された可能性が最も高いかを決定する
ために、相関係数を生成するために、本発明のＦＨＴエ
ンジンを使用する。デコーダ２０は、得られた正当なウ
ォルシュコードワードを、元のデジタルメッセージに変
換して戻し、これを情報宛先２２に供給する。好ましく
は、情報宛先２２に供給されるデジタルメッセージは、
情報ソース１２により送信された元のデジタルメッセー
ジと同一である。
ードワードが送信された可能性が最も高いかを決定する
ために、相関係数を生成するために、本発明のＦＨＴエ
ンジンを使用する。デコーダ２０は、得られた正当なウ
ォルシュコードワードを、元のデジタルメッセージに変
換して戻し、これを情報宛先２２に供給する。好ましく
は、情報宛先２２に供給されるデジタルメッセージは、
情報ソース１２により送信された元のデジタルメッセー
ジと同一である。
【００２２】図３は、本発明の一実施形態により、ＦＨ
Ｔエンジンにより使用される典型的な段の構成要素を示
す。段１０は、上側入力端子１０２および下側入力端子
１０４を有する。上側入力端子１０２は、段がＦＨＴエ
ンジンの第１段である場合ウォルシュチップ、または段
がＦＨＴエンジンの第１段でない場合中間相関係数の何
れかである複数の入力信号を受信するように構成されて
いる。
Ｔエンジンにより使用される典型的な段の構成要素を示
す。段１０は、上側入力端子１０２および下側入力端子
１０４を有する。上側入力端子１０２は、段がＦＨＴエ
ンジンの第１段である場合ウォルシュチップ、または段
がＦＨＴエンジンの第１段でない場合中間相関係数の何
れかである複数の入力信号を受信するように構成されて
いる。
【００２３】Ｎ個のウォルシュチップのブロックが処理
されるべき場合、上側入力端子１０２は、Ｎ／２個の入
力信号ビットまたはシンボルを受信する。上側入力端子
１０２は、加算器１０６の第１の入力端子に結合されて
おり、さらに減算器１０８の第１の入力端子に結合され
ている。同様に、下側入力端子１０４は、段がＦＨＴエ
ンジンの第１段である場合ウォルシュチップ、または段
がＦＨＴエンジンの第１段でない場合、中間相関係数の
いずれかである複数の入力信号を受信するように構成さ
れている。
されるべき場合、上側入力端子１０２は、Ｎ／２個の入
力信号ビットまたはシンボルを受信する。上側入力端子
１０２は、加算器１０６の第１の入力端子に結合されて
おり、さらに減算器１０８の第１の入力端子に結合され
ている。同様に、下側入力端子１０４は、段がＦＨＴエ
ンジンの第１段である場合ウォルシュチップ、または段
がＦＨＴエンジンの第１段でない場合、中間相関係数の
いずれかである複数の入力信号を受信するように構成さ
れている。
【００２４】端子１０２と同様に、Ｎ個のウォルシュチ
ップのブロックが処理されるべき場合、下側入力端子１
０４は、Ｎ／２個の入力信号ビットまたはシンボルを受
信する。下側入力端子１０４は、加算器１０６の第２の
入力端子に結合されており、さらに加算器１０８の第２
の入力端子に結合されている。さらに後述するように、
ウォルシュチップの対または中間相関係数は、様々な異
なる順序で、上側および下側入力端子１０２および１０
４に到達しうる。
ップのブロックが処理されるべき場合、下側入力端子１
０４は、Ｎ／２個の入力信号ビットまたはシンボルを受
信する。下側入力端子１０４は、加算器１０６の第２の
入力端子に結合されており、さらに加算器１０８の第２
の入力端子に結合されている。さらに後述するように、
ウォルシュチップの対または中間相関係数は、様々な異
なる順序で、上側および下側入力端子１０２および１０
４に到達しうる。
【００２５】加算器１０６は、上側入力端子１０２およ
び下側入力端子１０４により受信された入力信号の対を
加算することにより出力信号１１０を生成するように構
成されている。加算器１０６により生成された出力信号
１１０は、マルチプレクサ１１４の入力端子“０”とし
て示された第１の入力端子およびマルチプレクサ１２２
の入力端子“０”として示された第２の入力端子に送ら
れる。
び下側入力端子１０４により受信された入力信号の対を
加算することにより出力信号１１０を生成するように構
成されている。加算器１０６により生成された出力信号
１１０は、マルチプレクサ１１４の入力端子“０”とし
て示された第１の入力端子およびマルチプレクサ１２２
の入力端子“０”として示された第２の入力端子に送ら
れる。
【００２６】減算器１０８は、上側入力端子１０２およ
び下側入力端子１０４により受信された入力信号の同じ
対を減算することにより出力信号１１２を生成するよう
に構成されている。減算器１０８により生成された出力
信号１１２は、マルチプレクサ１１４の入力端子“１”
として示された第２の入力端子およびシフトレジスタ１
１８の入力に送られる。マルチプレクサ１１４は、シフ
トレジスタ１１６の入力端子に送られる出力信号１１５
を生成するように構成されている。
び下側入力端子１０４により受信された入力信号の同じ
対を減算することにより出力信号１１２を生成するよう
に構成されている。減算器１０８により生成された出力
信号１１２は、マルチプレクサ１１４の入力端子“１”
として示された第２の入力端子およびシフトレジスタ１
１８の入力に送られる。マルチプレクサ１１４は、シフ
トレジスタ１１６の入力端子に送られる出力信号１１５
を生成するように構成されている。
【００２７】シフトレジスタ１１６および１１８はメモ
リ空間である。シフトレジスタ１１６および１１８に記
憶されうる信号の数は、以下に説明するように、ＦＨＴ
エンジンにいくつの段があるかおよびそれらが配置され
たものがＦＨＴのどの段であるかに依存する。シフトレ
ジスタ１１６は、マルチプレクサ１２０の入力端子
“０”として示された第２の入力端子におよびマルチプ
レクサ１２２の入力端子“１”として示された第１の入
力端子に送られる出力信号１１７を生成するように構成
される。シフトレジスタ１１８は、マルチプレクサ１２
０の入力端子“１”として示された第１の入力端子に送
られる出力信号１１９を生成するように構成される。
リ空間である。シフトレジスタ１１６および１１８に記
憶されうる信号の数は、以下に説明するように、ＦＨＴ
エンジンにいくつの段があるかおよびそれらが配置され
たものがＦＨＴのどの段であるかに依存する。シフトレ
ジスタ１１６は、マルチプレクサ１２０の入力端子
“０”として示された第２の入力端子におよびマルチプ
レクサ１２２の入力端子“１”として示された第１の入
力端子に送られる出力信号１１７を生成するように構成
される。シフトレジスタ１１８は、マルチプレクサ１２
０の入力端子“１”として示された第１の入力端子に送
られる出力信号１１９を生成するように構成される。
【００２８】マルチプレクサ１２０は、現在の段がＦＨ
Ｔエンジンの最終段でない場合、エンジンの次の段の上
側入力端子１０２により受信される入力信号に対応する
出力信号１２４を生成するように構成される。現在の段
が、ＦＨＴエンジンの最終段でない場合、出力信号１２
４および次の段の対応する入力信号は、中間相関器係数
と呼ばれる。現在の段がＦＨＴエンジンの最終段である
場合、出力信号１２４は、最終の相関係数に対応し、そ
の値は、送信された可能性の最も高い正当なウォルシュ
コードワードを決定するためにＦＨＴエンジンにより使
用される。
Ｔエンジンの最終段でない場合、エンジンの次の段の上
側入力端子１０２により受信される入力信号に対応する
出力信号１２４を生成するように構成される。現在の段
が、ＦＨＴエンジンの最終段でない場合、出力信号１２
４および次の段の対応する入力信号は、中間相関器係数
と呼ばれる。現在の段がＦＨＴエンジンの最終段である
場合、出力信号１２４は、最終の相関係数に対応し、そ
の値は、送信された可能性の最も高い正当なウォルシュ
コードワードを決定するためにＦＨＴエンジンにより使
用される。
【００２９】マルチプレクサ１２２は、現在の段がＦＨ
Ｔエンジンの最終段でない場合、ＦＨＴエンジンの次の
段の下側入力端子１０４により受信されるべき入力信号
に対応する出力信号１２６を生成するように構成され
る。上記のように、現在の段がＦＨＴエンジンの最終段
である場合、出力信号１２６および次の段の対応する入
力信号は、中間相関係数と呼ばれる。現在の段がＦＨＴ
エンジンの最終段である場合、出力信号１２６は最終の
相関係数に対応し、その値は、送信された可能性が最も
高い正当なウォルシュコードワードを決定するためにＦ
ＨＴエンジンにより使用される。
Ｔエンジンの最終段でない場合、ＦＨＴエンジンの次の
段の下側入力端子１０４により受信されるべき入力信号
に対応する出力信号１２６を生成するように構成され
る。上記のように、現在の段がＦＨＴエンジンの最終段
である場合、出力信号１２６および次の段の対応する入
力信号は、中間相関係数と呼ばれる。現在の段がＦＨＴ
エンジンの最終段である場合、出力信号１２６は最終の
相関係数に対応し、その値は、送信された可能性が最も
高い正当なウォルシュコードワードを決定するためにＦ
ＨＴエンジンにより使用される。
【００３０】ＦＨＴイネーブル信号１２７は、シフトレ
ジスタ１１６を全ての時点でイネーブルするように、シ
フトレジスタ１１６に結合されている。ＦＨＴイネーブ
ル信号１２７は、クロック手段１２８にも結合されてい
る。この実施形態において、クロック手段１２８は、５
ビットカウンタである。カウンタの各ビットは、図３に
おいて、出力端子Ｑ0ないしＱ4により示されており、各
クロックサイクルは、１の値高くカウンティングする５
ビットカウンタに対応する。
ジスタ１１６を全ての時点でイネーブルするように、シ
フトレジスタ１１６に結合されている。ＦＨＴイネーブ
ル信号１２７は、クロック手段１２８にも結合されてい
る。この実施形態において、クロック手段１２８は、５
ビットカウンタである。カウンタの各ビットは、図３に
おいて、出力端子Ｑ0ないしＱ4により示されており、各
クロックサイクルは、１の値高くカウンティングする５
ビットカウンタに対応する。
【００３１】出力端子Ｑ0は、カウンタの第１ビットで
あり、各クロックサイクルにおいて交番的に“オン”さ
れおよび“オフ”される（即ち、０００００，００００
１等）。Ｑ1は、カウンタの第２ビットであり、５ビッ
トカウンタが連続的に高くカウントするとき、交番的
に、２つのサイクルに対して“オン”であり、２つのサ
イクルに対して“オフ”である（即ち、０００００，０
０００１，０００１０，０００１１等である）。
あり、各クロックサイクルにおいて交番的に“オン”さ
れおよび“オフ”される（即ち、０００００，００００
１等）。Ｑ1は、カウンタの第２ビットであり、５ビッ
トカウンタが連続的に高くカウントするとき、交番的
に、２つのサイクルに対して“オン”であり、２つのサ
イクルに対して“オフ”である（即ち、０００００，０
０００１，０００１０，０００１１等である）。
【００３２】Ｑ2はカウンタの第３ビットであり、交番
的に、４つのサイクルに対して“オン”であり、４つの
サイクルに対して“オフ”である。Ｑ3は、カウンタの
第４ビットであり、交番的に、８個のサイクルに対して
“オン”であり、８個のサイクルに対して“オフ”であ
る。図５は、以下により詳細に説明するが、出力端子Ｑ
0ないしＱ3が、それぞれ連続する段１ないし段４のシフ
トレジスタのうちの１つおよびマルチプレクサに結合さ
れている。
的に、４つのサイクルに対して“オン”であり、４つの
サイクルに対して“オフ”である。Ｑ3は、カウンタの
第４ビットであり、交番的に、８個のサイクルに対して
“オン”であり、８個のサイクルに対して“オフ”であ
る。図５は、以下により詳細に説明するが、出力端子Ｑ
0ないしＱ3が、それぞれ連続する段１ないし段４のシフ
トレジスタのうちの１つおよびマルチプレクサに結合さ
れている。
【００３３】図３に示された実施形態において、出力端
子Ｑ4は、カウンタの第４ビットであり、交番的に、１
６個のサイクルに対して“オン”であり、１６個のサイ
クルに対して“オフ”である（即ち、０００００…０１
１１１，１００００…１１１１１等である）。出力端子
Ｑ4は、シフトレジスタ１１８に供給されており、シフ
トレジスタ１１８が、交番的に、１６個のサイクルに対
してイネーブルされ、そして１６個のサイクルに対して
ディスエーブルされるようにする。一般に、各クロック
サイクルにおいて、シフトレジスタ１１６および１１８
に格納された信号は、シフトレジスタの内部メモリ空間
中で１つの位置シフトされる。
子Ｑ4は、カウンタの第４ビットであり、交番的に、１
６個のサイクルに対して“オン”であり、１６個のサイ
クルに対して“オフ”である（即ち、０００００…０１
１１１，１００００…１１１１１等である）。出力端子
Ｑ4は、シフトレジスタ１１８に供給されており、シフ
トレジスタ１１８が、交番的に、１６個のサイクルに対
してイネーブルされ、そして１６個のサイクルに対して
ディスエーブルされるようにする。一般に、各クロック
サイクルにおいて、シフトレジスタ１１６および１１８
に格納された信号は、シフトレジスタの内部メモリ空間
中で１つの位置シフトされる。
【００３４】全ての内部メモリ空間が一杯になった後、
別の入力信号の到着は、シフトレジスタに、受信した第
１の信号に対応する出力信号を生成させる。入力信号の
各連続する到着は、受信された第２の入力信号、受信さ
れた第３の入力信号等に対応するさらなる出力信号を生
成させる。出力端子Ｑ4は、マルチプレクサ１１４，１
２０および１２２にも結合されており、マルチプレクサ
に、代替的に、１６個のサイクルに対して、それらの上
側入力端子上の入力信号を選択させ、そして１６個のサ
イクルに対してそれらの下側入力端子上の入力信号を選
択させる。
別の入力信号の到着は、シフトレジスタに、受信した第
１の信号に対応する出力信号を生成させる。入力信号の
各連続する到着は、受信された第２の入力信号、受信さ
れた第３の入力信号等に対応するさらなる出力信号を生
成させる。出力端子Ｑ4は、マルチプレクサ１１４，１
２０および１２２にも結合されており、マルチプレクサ
に、代替的に、１６個のサイクルに対して、それらの上
側入力端子上の入力信号を選択させ、そして１６個のサ
イクルに対してそれらの下側入力端子上の入力信号を選
択させる。
【００３５】クロック手段１２８により使用されるカウ
ンタのビット数が、高速アダマール変換エンジンにより
処理されるウォルシュチップの数に依存することに注意
すべきである。Ｎ個のウォルシュチップがエンジンによ
り処理されるべき場合、クロック手段１２８は、ｌｏｇ
2（Ｎ／２）ビットを有するカウンタを使用する。した
がって、３２個のウォルシュチップを有するブロックま
たはコードワードを処理する３２−ａｒｙ直交変調器
は、４ビットカウンタを使用し、１２８個のウォルシュ
チップを有するブロックまたはコードワードを処理する
１２８−ａｒｙ直交変調器は、６ビットカウンタを使用
する。カウンタのサイズに無関係に、カウンタの各ビッ
トは、エンジンの連続する段に結合される。
ンタのビット数が、高速アダマール変換エンジンにより
処理されるウォルシュチップの数に依存することに注意
すべきである。Ｎ個のウォルシュチップがエンジンによ
り処理されるべき場合、クロック手段１２８は、ｌｏｇ
2（Ｎ／２）ビットを有するカウンタを使用する。した
がって、３２個のウォルシュチップを有するブロックま
たはコードワードを処理する３２−ａｒｙ直交変調器
は、４ビットカウンタを使用し、１２８個のウォルシュ
チップを有するブロックまたはコードワードを処理する
１２８−ａｒｙ直交変調器は、６ビットカウンタを使用
する。カウンタのサイズに無関係に、カウンタの各ビッ
トは、エンジンの連続する段に結合される。
【００３６】エンジンための段の数は、ＦＨＴエンジン
により処理されるウォルシュチップの数にも依存する。
ＦＨＴエンジンのための段の数は、ｌｏｇ2Ｎに等し
く、ここでＮは、送信されるブロックまたはウォルシュ
コードワード中のウォルシュチップの数である。例え
ば、６４個のウォルシュチップを有するブロックまたは
コードワードを処理する６４−ａｒｙ直交変調器は、ｌ
ｏｇ2（６４）、即ち６個の段を有し、３２−ａｒｙ直
交変調器は、ｌｏｇ2（３２）、即ち５個の段を有す
る。
により処理されるウォルシュチップの数にも依存する。
ＦＨＴエンジンのための段の数は、ｌｏｇ2Ｎに等し
く、ここでＮは、送信されるブロックまたはウォルシュ
コードワード中のウォルシュチップの数である。例え
ば、６４個のウォルシュチップを有するブロックまたは
コードワードを処理する６４−ａｒｙ直交変調器は、ｌ
ｏｇ2（６４）、即ち６個の段を有し、３２−ａｒｙ直
交変調器は、ｌｏｇ2（３２）、即ち５個の段を有す
る。
【００３７】ＦＨＴエンジンの段は、１つの段からの出
力信号が後続の段のための入力信号に対応するように、
カスケード接続される。図４は、本発明の一実施形態に
したがって、どのように多様な段が接続されるかを示
す。図４において、Ｉ1（ｉ）およびＩ2（ｉ）は、高速
アダマール変換エンジン１０に入力されるウォルシュチ
ップである。図示されているようにウォルシュチップ
は、段０に入り、段０は、中間相関係数に対応する出力
信号１２４−０および１２６−０を生成する。段０から
の出力信号１２４−０および１２６−０は、次の段のた
めの入力信号であり、次の段の出力信号、例えば出力信
号１２４−ｌｏｇ2Ｎ−２および１２６−ｌｏｇ2Ｎ−２
は次の後続段のための入力信号である。
力信号が後続の段のための入力信号に対応するように、
カスケード接続される。図４は、本発明の一実施形態に
したがって、どのように多様な段が接続されるかを示
す。図４において、Ｉ1（ｉ）およびＩ2（ｉ）は、高速
アダマール変換エンジン１０に入力されるウォルシュチ
ップである。図示されているようにウォルシュチップ
は、段０に入り、段０は、中間相関係数に対応する出力
信号１２４−０および１２６−０を生成する。段０から
の出力信号１２４−０および１２６−０は、次の段のた
めの入力信号であり、次の段の出力信号、例えば出力信
号１２４−ｌｏｇ2Ｎ−２および１２６−ｌｏｇ2Ｎ−２
は次の後続段のための入力信号である。
【００３８】これは、最終的に信号の対が段（ｌｏｇ2
（Ｎ−１））に入力されるまで繰り返される。図示され
た実施形態において、段（ｌｏｇ2（Ｎ−１））は、Ｆ
ＨＴエンジンの最終段であり、これは、出力信号１２４
−ｌｏｇ2Ｎ−１および１２６ｌｏｇ2Ｎ−１を生成す
る。これらの出力信号は、どのウォルシュコードワード
が送信された可能性が最も高いかを決定するために使用
される最終の相関係数に対応する。図５は、以下により
詳細に説明するが、段“０”ないし“５”が６４−ａｒ
ｙビットシステムのためにどのように接続されているか
を示す。
（Ｎ−１））に入力されるまで繰り返される。図示され
た実施形態において、段（ｌｏｇ2（Ｎ−１））は、Ｆ
ＨＴエンジンの最終段であり、これは、出力信号１２４
−ｌｏｇ2Ｎ−１および１２６ｌｏｇ2Ｎ−１を生成す
る。これらの出力信号は、どのウォルシュコードワード
が送信された可能性が最も高いかを決定するために使用
される最終の相関係数に対応する。図５は、以下により
詳細に説明するが、段“０”ないし“５”が６４−ａｒ
ｙビットシステムのためにどのように接続されているか
を示す。
【００３９】前述したように、シフトレジスタ１１６お
よび１１８に格納されうる信号即ち中間ウォルシュ係数
の数は、ＦＨＴエンジンの段の数およびどの段によりシ
フトレジスタが配置されるかにより決定される。Ｎ個の
ウォルシュチップを有するウォルシュコードワードを処
理するＦＨＴエンジンにおいて、シフトレジスタのｓ段
中に格納されうる信号またはチップの数は、（Ｎ／４）
／２sに対応する。
よび１１８に格納されうる信号即ち中間ウォルシュ係数
の数は、ＦＨＴエンジンの段の数およびどの段によりシ
フトレジスタが配置されるかにより決定される。Ｎ個の
ウォルシュチップを有するウォルシュコードワードを処
理するＦＨＴエンジンにおいて、シフトレジスタのｓ段
中に格納されうる信号またはチップの数は、（Ｎ／４）
／２sに対応する。
【００４０】したがって、６４個のウォルシュチップを
有するウォルシュコードワードを処理するシステムに対
して、第１段（段“０”）のシフトレジスタ中に格納さ
れうるチップの数は、（６４／４）／２s＝１６／２0＝
１６に等しい。同じシステムに対して、第２段（段
“１”）のシフトレジスタ中に格納されうるチップの数
は、（６４／４）／２1＝８に等しい。このシステムの
段２，３および４のシフトレジスタ中に格納されうるチ
ップの数は、それぞれ４個、２個および１個のチップで
ある。３２個のウォルシュチップを有するウォルシュコ
ードワードを処理するシステムに対して、段０のシフト
レジスタ中に格納されうるチップの数は、８であり、段
１については４である。
有するウォルシュコードワードを処理するシステムに対
して、第１段（段“０”）のシフトレジスタ中に格納さ
れうるチップの数は、（６４／４）／２s＝１６／２0＝
１６に等しい。同じシステムに対して、第２段（段
“１”）のシフトレジスタ中に格納されうるチップの数
は、（６４／４）／２1＝８に等しい。このシステムの
段２，３および４のシフトレジスタ中に格納されうるチ
ップの数は、それぞれ４個、２個および１個のチップで
ある。３２個のウォルシュチップを有するウォルシュコ
ードワードを処理するシステムに対して、段０のシフト
レジスタ中に格納されうるチップの数は、８であり、段
１については４である。
【００４１】ウォルシュチップがＦＨＴエンジンの第１
段に入力されうる様々な方法がある。図６Ａ−Ｂは、本
発明の一実施形態にしたがって、６４個のウォルシュチ
ップを有するウォルシュコードワード（図５Ａ−Ｂに示
されているように構成された）を入力する１つの可能な
順序およびＦＨＴエンジンが入力された信号について動
作を実行する方法を示すタイムチャートである。また、
このタイムチャートは、６４個の最終の相関係数を生成
するために必要とされるクロックサイクルの数を示す。
段に入力されうる様々な方法がある。図６Ａ−Ｂは、本
発明の一実施形態にしたがって、６４個のウォルシュチ
ップを有するウォルシュコードワード（図５Ａ−Ｂに示
されているように構成された）を入力する１つの可能な
順序およびＦＨＴエンジンが入力された信号について動
作を実行する方法を示すタイムチャートである。また、
このタイムチャートは、６４個の最終の相関係数を生成
するために必要とされるクロックサイクルの数を示す。
【００４２】この実施形態にしたがって、クロックサイ
クル０として示された第１のクロックサイクルにおい
て、ウォルシュチップインデックス“０”として示され
た第１のウォルシュチップが、段０中の上側入力端子１
０２に入力され、ウォルシュチップインデックス“３
２”により示されたウォルシュチップが、段０の下側入
力端子１０４に入力される。次のクロックサイクルにお
いて、ウォルシュチップ“１”および“３３”は、上側
および下側入力端子１０２および１０４に到着し、次に
“２”および“３４”，“３”および“３５”，等とな
る。
クル０として示された第１のクロックサイクルにおい
て、ウォルシュチップインデックス“０”として示され
た第１のウォルシュチップが、段０中の上側入力端子１
０２に入力され、ウォルシュチップインデックス“３
２”により示されたウォルシュチップが、段０の下側入
力端子１０４に入力される。次のクロックサイクルにお
いて、ウォルシュチップ“１”および“３３”は、上側
および下側入力端子１０２および１０４に到着し、次に
“２”および“３４”，“３”および“３５”，等とな
る。
【００４３】図５Ａ−Ｂは、本発明の一実施形態にした
がって、図６Ａ−Ｂのタイムチャートに対応するＦＨＴ
エンジンを示す。図５Ａ−Ｂは、ＦＨＴエンジンのカス
ケード接続された段により処理されるウォルシュチップ
“０”ないし“６３”に対応する入力信号および出力信
号を示す。例えば、エンジンの段“０”において、ウォ
ルシュチップ“０”ないし“３１”に対応する入力信号
は、上側入力端子１０２に到着し、ウォルシュチップ
“３２”ないし“６３”に対応する入力信号は、下側入
力端子１０４に到着する。図６のタイムチャートの関係
で上述したように、ウォルシュチップ“０”および“３
２”に対応する入力信号は、まず加算器１０６により加
算されて、減算器１０８により減算される。
がって、図６Ａ−Ｂのタイムチャートに対応するＦＨＴ
エンジンを示す。図５Ａ−Ｂは、ＦＨＴエンジンのカス
ケード接続された段により処理されるウォルシュチップ
“０”ないし“６３”に対応する入力信号および出力信
号を示す。例えば、エンジンの段“０”において、ウォ
ルシュチップ“０”ないし“３１”に対応する入力信号
は、上側入力端子１０２に到着し、ウォルシュチップ
“３２”ないし“６３”に対応する入力信号は、下側入
力端子１０４に到着する。図６のタイムチャートの関係
で上述したように、ウォルシュチップ“０”および“３
２”に対応する入力信号は、まず加算器１０６により加
算されて、減算器１０８により減算される。
【００４４】図５および６の両方に示されているよう
に、クロックサイクル０ないし１５において、マルチプ
レクサ１１４の入力端子“０”が、係数“０”ないし
“１５”として同定された第１の１６個のウォルシュチ
ップ対の和に対応する出力信号１１５を生成するよう
に、クロック手段１２８の出力端子Ｑ4により制御され
て選択される。これらの同じクロックサイクルにおい
て、シフトレジスタ１１６は、係数“０”ないし“１
５”として同定されたマルチプレクサ１１４により生成
される出力信号１１５を受け入れるようにイネーブルさ
れる。
に、クロックサイクル０ないし１５において、マルチプ
レクサ１１４の入力端子“０”が、係数“０”ないし
“１５”として同定された第１の１６個のウォルシュチ
ップ対の和に対応する出力信号１１５を生成するよう
に、クロック手段１２８の出力端子Ｑ4により制御され
て選択される。これらの同じクロックサイクルにおい
て、シフトレジスタ１１６は、係数“０”ないし“１
５”として同定されたマルチプレクサ１１４により生成
される出力信号１１５を受け入れるようにイネーブルさ
れる。
【００４５】シフトレジスタ１１８は、係数“３２”な
いし“４７”として同定された第１の１６個のウォルシ
ュチップ対の差に対応する出力信号１１２を受け入れる
ように、イネーブルされる。したがって、１６個のサイ
クルの最後において、レジスタ１１６は、第１の和の結
果を格納し、レジスタ１１８は、第１の１６個のウォル
シュチップ対の減算の結果を格納する。
いし“４７”として同定された第１の１６個のウォルシ
ュチップ対の差に対応する出力信号１１２を受け入れる
ように、イネーブルされる。したがって、１６個のサイ
クルの最後において、レジスタ１１６は、第１の和の結
果を格納し、レジスタ１１８は、第１の１６個のウォル
シュチップ対の減算の結果を格納する。
【００４６】この時点において、シフトレジスタ１１８
がディスエーブルされるようにクロック信号Ｑ4がロウ
になり、マルチプレクサ１２０および１２２の入力端子
“０”が選択されて、マルチプレクサ１１４の入力端子
“１”が選択される。結果として、クロックサイクル１
６ないし３１において、マルチプレクサ１１４は、減算
器１０８において受信された次の１６個のウォルシュチ
ップ対の差に対応する係数“４８”ないし“６３”とし
て同定される出力信号１１５を生成する。
がディスエーブルされるようにクロック信号Ｑ4がロウ
になり、マルチプレクサ１２０および１２２の入力端子
“０”が選択されて、マルチプレクサ１１４の入力端子
“１”が選択される。結果として、クロックサイクル１
６ないし３１において、マルチプレクサ１１４は、減算
器１０８において受信された次の１６個のウォルシュチ
ップ対の差に対応する係数“４８”ないし“６３”とし
て同定される出力信号１１５を生成する。
【００４７】シフトレジスタ１１６は、マルチプレクサ
１１４により生成された係数“４８”ないし“６３”に
対応する出力信号を受け入れるように、ＦＨＴイネーブ
ル信号１２７によりイネーブルされたままとなる。その
間、シフトレジスタ１１６は、クロックサイクル０ない
し１５の間に受信した係数“０”ないし“１５”に対応
する信号を逐次的(sequential)に出力する。これらの出
力信号は、入力端子“０”において受信する信号に対応
する出力信号１２４を生成するようにイネーブルされる
マルチプレクサ１２０に送られる。したがって、クロッ
クサイクル１６ないし３１において、係数“０”ないし
“１５”に対応する入力信号は、段１の上側入力端子１
０２に到着する。
１１４により生成された係数“４８”ないし“６３”に
対応する出力信号を受け入れるように、ＦＨＴイネーブ
ル信号１２７によりイネーブルされたままとなる。その
間、シフトレジスタ１１６は、クロックサイクル０ない
し１５の間に受信した係数“０”ないし“１５”に対応
する信号を逐次的(sequential)に出力する。これらの出
力信号は、入力端子“０”において受信する信号に対応
する出力信号１２４を生成するようにイネーブルされる
マルチプレクサ１２０に送られる。したがって、クロッ
クサイクル１６ないし３１において、係数“０”ないし
“１５”に対応する入力信号は、段１の上側入力端子１
０２に到着する。
【００４８】クロックサイクル０ないし１５において、
シフトレジスタ１１８は、信号を受け入れないようにデ
ィスエーブルされ、その変わりに、クロックサイクル０
ないし１５の間に以前に受信した係数“３２”ないし
“４７”に対応する信号を格納する。また、クロックサ
イクル１６ないし３１において、マルチプレクサ１２２
の入力端子“０”は、入力端子“０”で受信する信号に
対応する出力信号１２６を生成するように選択される。
したがって、係数“１６”ないし“３１”に対応する入
力信号が、段１の下側入力端子１０４に到着する。
シフトレジスタ１１８は、信号を受け入れないようにデ
ィスエーブルされ、その変わりに、クロックサイクル０
ないし１５の間に以前に受信した係数“３２”ないし
“４７”に対応する信号を格納する。また、クロックサ
イクル１６ないし３１において、マルチプレクサ１２２
の入力端子“０”は、入力端子“０”で受信する信号に
対応する出力信号１２６を生成するように選択される。
したがって、係数“１６”ないし“３１”に対応する入
力信号が、段１の下側入力端子１０４に到着する。
【００４９】クロックサイクル３２ないし４７におい
て、シフトレジスタ１１６は、クロックサイクル１６な
いし３１において受信した係数“４８”ないし“６３”
に対応する出力信号を格納するように、ＦＨＴイネーブ
ル信号１２７により制御されるように、イネーブルのま
まである。これらの出力信号は、入力端子“１”に提供
された信号を選択するように構成されたマルチプレクサ
１２２に送られる。したがって、係数“４８”ないし
“６３”に対応する入力信号は、段１の下側入力端子１
０４に到着する。
て、シフトレジスタ１１６は、クロックサイクル１６な
いし３１において受信した係数“４８”ないし“６３”
に対応する出力信号を格納するように、ＦＨＴイネーブ
ル信号１２７により制御されるように、イネーブルのま
まである。これらの出力信号は、入力端子“１”に提供
された信号を選択するように構成されたマルチプレクサ
１２２に送られる。したがって、係数“４８”ないし
“６３”に対応する入力信号は、段１の下側入力端子１
０４に到着する。
【００５０】シフトレジスタ１１８は、依然に格納した
係数“３２”ないし“４７”に対応する出力信号を生成
するように、クロック手段１２８の出力端子Ｑ4により
制御されるように、再びイネーブルされる。さらに、ク
ロックサイクル３２ないし４７において、マルチプレク
サ１２２は、入力端子“１”で受信する信号に対応する
出力信号を生成するようにイネーブルされる。したがっ
て、係数“３２”ないし“４７”に対応する入力信号
が、段１の上側入力端子１０２に到着する。
係数“３２”ないし“４７”に対応する出力信号を生成
するように、クロック手段１２８の出力端子Ｑ4により
制御されるように、再びイネーブルされる。さらに、ク
ロックサイクル３２ないし４７において、マルチプレク
サ１２２は、入力端子“１”で受信する信号に対応する
出力信号を生成するようにイネーブルされる。したがっ
て、係数“３２”ないし“４７”に対応する入力信号
が、段１の上側入力端子１０２に到着する。
【００５１】図示されているように、後続の段の各々
は、先行する段がその入力信号を受信したクロックサイ
クルの数の半分である数のクロックサイクルにおいて、
それに先行する段から入力信号を受信する。これは、前
述したように、各後続の段において、シフトレジスタの
メモリ格納容量を、２の累乗で、暫時的に減少させるこ
とにより達成される。
は、先行する段がその入力信号を受信したクロックサイ
クルの数の半分である数のクロックサイクルにおいて、
それに先行する段から入力信号を受信する。これは、前
述したように、各後続の段において、シフトレジスタの
メモリ格納容量を、２の累乗で、暫時的に減少させるこ
とにより達成される。
【００５２】前述したように、本発明の一実施形態によ
れば、クロック手段１２８は、先行する段における場合
の２倍の頻度で各後続する段において、マルチプレクサ
の入力信号をスイッチしかつシフトレジスタ１１８をイ
ネーブルおよびディスエーブルするように動作する。例
えば、上記の例において、クロック手段１２８が、段０
において１６個のクロックサイクル毎に、マルチプレク
サおよびシフトレジスタ１１８の動作を反転させた場
合、段１において８クロックサイクル毎に動作を反転さ
せ、段２において４クロックサイクル毎に動作を反転さ
せることになる。
れば、クロック手段１２８は、先行する段における場合
の２倍の頻度で各後続する段において、マルチプレクサ
の入力信号をスイッチしかつシフトレジスタ１１８をイ
ネーブルおよびディスエーブルするように動作する。例
えば、上記の例において、クロック手段１２８が、段０
において１６個のクロックサイクル毎に、マルチプレク
サおよびシフトレジスタ１１８の動作を反転させた場
合、段１において８クロックサイクル毎に動作を反転さ
せ、段２において４クロックサイクル毎に動作を反転さ
せることになる。
【００５３】従来技術との比較において、本発明のＦＨ
Ｔエンジンは、ＦＨＴアルゴリズムにより必要とされる
和および差の動作を実行する一方で、信号を格納するた
めのより小さな量のメモリ空間を必要とする。例えば、
クロックサイクル１６において、段０および段１の両方
は、係数“１６”に対応する入力信号を受信し、これに
ついてＦＨＴアルゴリズムの和および差の動作を実行
し、入力信号を格納する必要性を取り除き、または得ら
れる出力信号を２度格納する必要性を除去する。クロッ
クサイクル１７において、段０の上側入力信号および段
１の下側入力信号に関して同じ利益が得られる。この場
合において、両方の段は、係数“１７”に対応する入力
信号を受信し、入力信号を格納する必要がなく、または
得られる出力信号を２度格納する必要がない。
Ｔエンジンは、ＦＨＴアルゴリズムにより必要とされる
和および差の動作を実行する一方で、信号を格納するた
めのより小さな量のメモリ空間を必要とする。例えば、
クロックサイクル１６において、段０および段１の両方
は、係数“１６”に対応する入力信号を受信し、これに
ついてＦＨＴアルゴリズムの和および差の動作を実行
し、入力信号を格納する必要性を取り除き、または得ら
れる出力信号を２度格納する必要性を除去する。クロッ
クサイクル１７において、段０の上側入力信号および段
１の下側入力信号に関して同じ利益が得られる。この場
合において、両方の段は、係数“１７”に対応する入力
信号を受信し、入力信号を格納する必要がなく、または
得られる出力信号を２度格納する必要がない。
【００５４】いずれかの２つの隣接する段の間で、連続
するクロックサイクルの各々において、この利益が繰り
返される。例えば、クロックサイクル２９において、ウ
ォルシュチップ“２９”に対応する入力信号は、段０の
上側入力端末１０２に到着し、係数“２９”に対応する
入力信号は、段１の下側入力端子１０４に到着し、係数
“１３”に対応する入力信号は、段１の上側入力端子１
０２および段２の下側入力端子１０４に到着し、係数
“５”に対応する入力信号は、段２の上側端子１０２お
よび段３の下側入力端子１０４に到着する。
するクロックサイクルの各々において、この利益が繰り
返される。例えば、クロックサイクル２９において、ウ
ォルシュチップ“２９”に対応する入力信号は、段０の
上側入力端末１０２に到着し、係数“２９”に対応する
入力信号は、段１の下側入力端子１０４に到着し、係数
“１３”に対応する入力信号は、段１の上側入力端子１
０２および段２の下側入力端子１０４に到着し、係数
“５”に対応する入力信号は、段２の上側端子１０２お
よび段３の下側入力端子１０４に到着する。
【００５５】図６から分かるように、本発明のこの実施
形態は、全ての６４個の相関係数を生成するために、６
３個のクロックサイクルを必要とする。前述したよう
に、段５の上側入力１０２および下側入力１０４により
受信された入力信号としても示されている段４のマルチ
プレクサ１２０および１２２により生成された出力信号
は、それぞれが正当なウォルシュコードワードに対応す
る最終の相関係数である。望ましくは、この実施形態に
おいて、ＦＨＴエンジンの最終段において生成される出
力信号は、逐次的な順序にある。
形態は、全ての６４個の相関係数を生成するために、６
３個のクロックサイクルを必要とする。前述したよう
に、段５の上側入力１０２および下側入力１０４により
受信された入力信号としても示されている段４のマルチ
プレクサ１２０および１２２により生成された出力信号
は、それぞれが正当なウォルシュコードワードに対応す
る最終の相関係数である。望ましくは、この実施形態に
おいて、ＦＨＴエンジンの最終段において生成される出
力信号は、逐次的な順序にある。
【００５６】一実施形態において、全ての６４個の相関
係数が生成された後、最大の係数が選択されて、選択さ
れた係数に対応する正当なウォルシュコードワードが、
もともと送られたウォルシュコードワードであると決定
される。別の実施形態において、各２つの最終的な相関
係数が段５において生成されるので、図５に示されたコ
ンパレータ１５０は、２つのうちどちらが大きいかを決
定し、次のクロックサイクルにおいて生成されることに
なる２つの最終的な相関係数との比較のために大きい方
の係数を格納する。
係数が生成された後、最大の係数が選択されて、選択さ
れた係数に対応する正当なウォルシュコードワードが、
もともと送られたウォルシュコードワードであると決定
される。別の実施形態において、各２つの最終的な相関
係数が段５において生成されるので、図５に示されたコ
ンパレータ１５０は、２つのうちどちらが大きいかを決
定し、次のクロックサイクルにおいて生成されることに
なる２つの最終的な相関係数との比較のために大きい方
の係数を格納する。
【００５７】このプロセスは、全ての最終的な相関係数
が生成されかつ比較されて、最大のものが選択されるま
で繰り返される。どちらの実施形態においても、受信機
１８により受信された６４チップブロックまたはウォル
シュコードワードは、コードワードが伝送中に雑音、妨
害または歪みにより転化した場合に、訂正される。
が生成されかつ比較されて、最大のものが選択されるま
で繰り返される。どちらの実施形態においても、受信機
１８により受信された６４チップブロックまたはウォル
シュコードワードは、コードワードが伝送中に雑音、妨
害または歪みにより転化した場合に、訂正される。
【００５８】ＦＨＴエンジンの第１段においてウォルシ
ュチップが入力されうる別の方法が、図７Ａ−Ｂに別の
タイムチャートとして示されている。この実施形態にお
いて、段０の上側入力１０２および下側入力１０４に到
着する入力信号は、第１のクロックサイクルにおいて、
ウォルシュチップ“0”および“１”がそれぞれ上側入
力１０２および下側入力１０４に到着するように、逐次
的な順序にある。
ュチップが入力されうる別の方法が、図７Ａ−Ｂに別の
タイムチャートとして示されている。この実施形態にお
いて、段０の上側入力１０２および下側入力１０４に到
着する入力信号は、第１のクロックサイクルにおいて、
ウォルシュチップ“0”および“１”がそれぞれ上側入
力１０２および下側入力１０４に到着するように、逐次
的な順序にある。
【００５９】次のクロックサイクルにおいて、ウォルシ
ュチップ“２”および“３”は、上側入力１０２および
下側入力１０４に到着し、ウォルシュチップ“４”およ
び“５”，“６”および“７”も同様に到着する。この
実施形態の１つの利点は、上側入力１０２および下側入
力１０４へのそれらの到着に先立ってウォルシュチップ
のセットをメモリ空間中で維持する必要がなく、到来す
るチップは、ＦＨＴエンジンに即座に供給されうること
である。しかし、図７の上側段５および下側段５におい
て分かるように、出力１２４および１２６から表れる最
終の出力信号は、逐次的な順序でない。
ュチップ“２”および“３”は、上側入力１０２および
下側入力１０４に到着し、ウォルシュチップ“４”およ
び“５”，“６”および“７”も同様に到着する。この
実施形態の１つの利点は、上側入力１０２および下側入
力１０４へのそれらの到着に先立ってウォルシュチップ
のセットをメモリ空間中で維持する必要がなく、到来す
るチップは、ＦＨＴエンジンに即座に供給されうること
である。しかし、図７の上側段５および下側段５におい
て分かるように、出力１２４および１２６から表れる最
終の出力信号は、逐次的な順序でない。
【００６０】一実施形態によれば、本発明のＦＨＴ装置
は、ＦＨＴエンジンの出力に基づく伝送誤りの検出およ
び訂正のために追加的なデコーダを使用する。
は、ＦＨＴエンジンの出力に基づく伝送誤りの検出およ
び訂正のために追加的なデコーダを使用する。
【００６１】
【発明の効果】以上説明したように本発明によれば、従
来技術による高速アダマール変換が非常に遅くかつ非常
に多くのハードウェアを必要とする欠点を除去し、高
速、コンパクトかつ有効なＦＨＴエンジンを提供するこ
とができる。
来技術による高速アダマール変換が非常に遅くかつ非常
に多くのハードウェアを必要とする欠点を除去し、高
速、コンパクトかつ有効なＦＨＴエンジンを提供するこ
とができる。
【図１】本発明の一実施形態による典型的なワイアレス
通信システムを示す図。
通信システムを示す図。
【図２】本発明の一実施形態において、伝送誤りを検出
しかつ訂正するために、デジタルワイアレス通信システ
ムにより典型的に使用される構成要素のいくつかを示す
図。
しかつ訂正するために、デジタルワイアレス通信システ
ムにより典型的に使用される構成要素のいくつかを示す
図。
【図３】本発明の一実施形態によるＦＨＴエンジンの各
段の構成要素を示す図。
段の構成要素を示す図。
【図４】本発明の一実施形態によりどのようにＦＨＴエ
ンジンの複数の段が接続されるかを示す図。
ンジンの複数の段が接続されるかを示す図。
【図５】本発明の一実施形態による複数の段を有するＦ
ＨＴエンジンを示す図。
ＨＴエンジンを示す図。
【図６】本発明の一実施形態によるＦＨＴエンジンの各
段に入力信号がどのようにいつ到着するかを示すタイミ
ング図。
段に入力信号がどのようにいつ到着するかを示すタイミ
ング図。
【図７】本発明の別の実施形態によるＦＨＴエンジンの
各段に、入力信号がどのようにいつ到着するかを示すタ
イミング図。
各段に、入力信号がどのようにいつ到着するかを示すタ
イミング図。
１２ 情報ソース １４ エンコーダ １６ 送信機 １８ 受信機 ２０ デコーダ ２２ 情報宛先 １０６ 加算器 １０８ 減算器 １１４，１２０，１２２ マルチプレクサ １１６，１１８ １６エレメントシフトレジスタ １５０ コンパレータ ２０１ 交換機センタ ２０３ 基地局 ２０７ ワイヤライン端末
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 マーク デビッド ハーム アメリカ合衆国、07836 ニュージャージ −、フランダース、オークウッド ビレッ ジ ４、アパートメント ナンバー３
Claims (24)
- 【請求項１】 Ｎビットを有する符号化された信号ブロ
ックの伝送の間に生じる誤りを検出しかつ訂正するため
にワイアレス通信システムにより使用される複数の変換
段を有する高速アダマール変換装置において、 前記装置の各段は、中間係数を生成するように、それぞ
れが、受信される信号ブロックの各々においてＮ／２個
の信号対を受信するように構成された出力端子を有する
加算器および出力端子を有する減算器と、 前記加算器の出力端子および前記減算器の出力端子に結
合されて、前記加算器から前記中間係数の第１の区別可
能なシーケンスを受信し、前記減算器から前記中間係数
の第２の区別可能なシーケンスを受信するように構成さ
れた第１のメモリユニットと、 前記第１のメモリユニットおよび前記加算器が複数の中
間係数信号対を後続の変換段に同時に提供するように、
前記減算器の出力端子に結合されて、前記減算器から前
記中間係数の第３の区別可能なシーケンスを受信する第
２のメモリユニットとを含み、 前記第１および第２のメモリユニットが、複数の他の中
間係数信号対を前記後続の変換段に同時に提供すること
を特徴とする高速アダマール変換装置。 - 【請求項２】 前記加算器および減算器の前記出力端子
に結合されかつ前記第１のメモリユニットに結合された
第１のマルチプレクサをさらに含み、前記第１のマルチ
プレクサは、前記第１のメモリユニットに受信されるべ
き前記第１および第２の区別可能なシーケンスのうちの
１つを選択するように構成されることを特徴とする請求
項１記載の装置。 - 【請求項３】 前記加算器および第１のメモリユニット
の出力端子に結合された第２のマルチプレクサと、前記
第１および第２のメモリユニットの出力端子に結合され
た第３のマルチプレクサとをさらに含み、前記第２のマ
ルチプレクサは、前記後続の変換段に提供されるべき中
間係数の区別可能なシーケンスを選択するように構成さ
れ、前記第３のマルチプレクサは、前記後続の変換段に
提供されるべき中間係数の区別可能なシーケンスを選択
するように構成されることを特徴とする請求項１記載の
装置。 - 【請求項４】 入力信号の連続的な対が前記ＦＨＴ装置
により受信されるようにするためのクロック手段をさら
に含むことを特徴とする請求項１記載の装置。 - 【請求項５】 前記クロック手段は、複数のビットを有
するカウンタであり、前記複数のビットの各々は、前記
ＦＨＴ装置の変換段により受信される信号に対応するこ
とを特徴とする請求項４記載の装置。 - 【請求項６】 前記変換段の各々により受信されるカウ
ンタ信号は、前記第２のメモリユニットを交番的にイネ
ーブルしかつディスエーブルし、中間係数の前記第１ま
たは第２の区別可能なシーケンスのどちらが前記第１の
メモリユニットにより受信されるかを決定することを特
徴とする請求項５記載の装置。 - 【請求項７】 最終の変換段に結合されたコンパレータ
をさらに含み、前記コンパレータは、前記同時に提供さ
れる中間係数信号対の各々の大きい方の信号を連続的に
受信しかつ格納するように構成されることを特徴とする
請求項１記載の装置。 - 【請求項８】 最終の変換段において、前記複数の中間
係数信号対および前記複数の他の中間係数信号対の各信
号は、Ｎ個の正当な符号化された信号ブロックのうちの
１つに対応することを特徴とする請求項１記載の装置。 - 【請求項９】 最大の値を有するカウンタ信号は、前記
ワイアレスシステムにより送信された符号化された信号
ブロックに対応することを特徴とする請求項８記載の装
置。 - 【請求項１０】 前記符号化された信号ブロックは、ウ
ォルシュコードワードであることを特徴とする請求項１
記載の装置。 - 【請求項１１】 複数の変換段を有する高速アダマール
変換構成を使用する通信受信機により受信されるＮビッ
ト信号ブロックを復調するための方法において、 各段に対して、 中間係数を生成するように、受信された信号ブロックの
各々において、Ｎ／２個の信号対を加算しかつ減算する
ステップと、 前記加算するステップから前記中間係数の第１の区別可
能なシーケンスおよび前記減算するステップからの前記
中間係数の第２の区別可能なシーケンスを、第１のメモ
リユニットに格納するステップと、 前記減算器からの前記中間係数の第３の区別可能なシー
ケンスを、第２のメモリユニットに格納するステップ
と、 前記第１のメモリユニットからの複数の中間係数信号対
および前記加算ステップからの複数の中間係数信号対
を、後続の変換段に同時に提供し、前記第１および第２
のメモリユニットからの複数の他の中間係数信号対を、
前記後続の変換段に同時に提供するステップとを有する
ことを特徴とする方法。 - 【請求項１２】 複数のクロックカウンタ信号を生成す
るステップをさらに含み、前記クロックカウンタ信号の
各々は、前記後続の変換段のうちの１つに対応すること
を特徴とする請求項１１記載の方法。 - 【請求項１３】 前記生成されたクロックカウンタ信号
で、前記第１および第２のメモリユニットを交番的にイ
ネーブルしかつディスエーブルするステップと、前記第
１または第２の中間係数信号対の区別可能なシーケンス
のどちらが前記第１のメモリユニットにより受信される
かを決定するステップとをさらに含むことを特徴とする
請求項１２記載の方法。 - 【請求項１４】 前記第１のメモリユニットおよび前記
加算するステップからの複数の中間係数信号対を後続の
変換段に同時に提供するステップと前記第１および第２
のメモリユニットからの複数の他の中間係数信号対を前
記後続の変換段に同時に提供するステップとの間の交番
させるステップをさらに含むことを特徴とする請求項１
３記載の方法。 - 【請求項１５】 最終の変換段の後で、 前記同時に提供された中間係数信号対を比較し、前記信
号の大きい方を格納するステップをさらに含むことを特
徴とする請求項１１記載の方法。 - 【請求項１６】 Ｎビットを有する符号化された信号ブ
ロックの伝送の間に生じる誤りを検出しかつ訂正するた
めにワイアレス通信システムにより使用される複数の変
換段を有する高速アダマール変換装置において、 前記装置中の１つの変換段は、 中間係数を生成するように、それぞれが、受信された信
号ブロックの各々においてＮ／２個の信号対を受信する
ように構成された出力端子を有する加算器および出力端
子を有する減算器と、 前記加算器の出力端子および前記減算器の出力端子に結
合されており、前記加算器からの中間係数の第１の区別
可能なシーケンスおよび前記減算器からの中間係数の第
２の区別可能なシーケンスを受信するように構成された
第１のメモリユニットと、 前記第１のメモリユニットおよび前記加算器が複数の中
間係数信号対を後続の変換段に同時に提供するように、
前記減算器の出力端子に結合されて、前記減算器からの
中間係数の第３の区別可能なシーケンスを受信する第２
のメモリユニットとを有し、 前記第１および第２のメモリユニットが、複数の他の中
間係数信号対を前記後続の変換段に同時に提供すること
を特徴とする高速アダマール変換段。 - 【請求項１７】 前記加算器および減算器の出力端子お
よび前記第１のメモリユニットに結合されており、前記
第１のメモリユニットのより受信されるべき前記第１お
よび第２の区別可能なシーケンスのうちの１つを選択す
るように構成された第１のマルチプレクサをさらに含む
ことを特徴とする請求項１６記載の高速アダマール変換
段。 - 【請求項１８】 前記加算器の出力端子および第１のメ
モリユニットに結合されており、前記後続の変換段に提
供されるべき中間係数の区別可能なシーケンスを選択す
るように構成された第２のマルチプレクサと、前記第１
および第２のメモリユニットの出力端子に結合されてお
り、前記後続の変換段に提供されるべき中間係数の区別
可能なシーケンスを選択するように構成された第３のマ
ルチプレクサとをさらに含むことを特徴とする請求項１
６記載の高速アダマール変換段。 - 【請求項１９】 入力信号の連続する対が前記ＦＨＴ装
置により受信されるようにさせるためのクロック手段を
さらに含むことを特徴とする請求項１６記載の高速アダ
マール変換段。 - 【請求項２０】 前記クロック手段が、複数のビットを
有するカウンタであり、前記複数のビットの各々が、前
記ＦＨＴ装置の変換段により受信される信号に対応する
ことを特徴とする請求項１８記載の高速アダマール変換
段。 - 【請求項２１】 前記変換段の各々により受信される前
記カウンタ信号が、前記第２のメモリユニットを交番的
にイネーブルしディスエーブルし、中間係数の前記第１
または第２の区別可能なシーケンスのうちのどちらが前
記第１のメモリユニットにより受信されるかを決定する
ことを特徴とする請求項１９記載の高速アダマール変換
段。 - 【請求項２２】 最終の変換段において、前記複数の中
間係数信号対および前記複数の他の中間係数信号対の各
信号が、Ｎ個の正当な符号化された信号ブロックのうち
の１つに対応することを特徴とする請求項１６記載の高
速アダマール変換段。 - 【請求項２３】 最大の値を有する前記カウンタ信号
が、前記ワイアレスシステムにより送信された符号化さ
れた信号ブロックに対応することを特徴とする請求項２
１記載の高速アダマール変換段。 - 【請求項２４】 前記符号化された信号ブロックがウォ
ルシュコードワードであることを特徴とする請求項１６
記載の高速アダマール変換段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/267451 | 1999-03-12 | ||
| US09/267,451 US6311202B1 (en) | 1999-03-12 | 1999-03-12 | Hardware efficient fast hadamard transform engine |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000312152A true JP2000312152A (ja) | 2000-11-07 |
| JP3676174B2 JP3676174B2 (ja) | 2005-07-27 |
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ID=23018828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000067098A Expired - Fee Related JP3676174B2 (ja) | 1999-03-12 | 2000-03-10 | 高速アダマール変換装置およびその中にある変換段およびそれによりｎビット信号ブロックを復調するための方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6311202B1 (ja) |
| EP (1) | EP1035480A3 (ja) |
| JP (1) | JP3676174B2 (ja) |
| KR (1) | KR100687947B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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