CN101894095B - 快速哈达玛变换装置及方法 - Google Patents

Abstract

本发明公开了一种快速哈达玛变换装置及方法，该装置包括：控制信号产生单元，用于产生控制信号，并分别向各级运算单元输出相应的控制信号；多级运算单元，用于根据控制信号对输入信号进行蝶形计算，并输出快速哈达玛变换结果；其中，各级运算单元包括：第一移位寄存器，用于对输入信号进行延时，并输出延时后的输入信号；加减运算单元，用于接收未延时的输入信号和延时后的输入信号，将未延时的输入信号和延时后的输入信号进行加运算和减运算，获取加运算结果和减运算结果；第二移位寄存器，用于对减运算结果进行延时，并输出延时后的减运算结果；数据选择器，用于接收控制信号，并根据控制信号选择输出加运算结果、或延时后的减运算结果。

Description

快速哈达玛变换装置及方法

技术领域

本发明涉及通信技术领域，特别是涉及一种快速哈达玛变换装置及方法。

背景技术

在相关技术中，快速哈达玛变换(Fast Hardarm Transform，简称为FHT)是数字信号处理中的基本变换之一，广泛应用于移动通信、多媒体编解码、雷达、图像处理、语音识别、以及遥感遥测遥控等领域。FHT与傅立叶变换相比，主要优点在于存储空间的减少以及运算速度的提高，能够对图像以及对其它大量数据进行实时处理。

在通信领域中，数字通信技术尤其是码分多址(Code-Division MultipleAccess，简称为CDMA)技术的迅速发展，为哈达玛序列的应用提供了广阔的空间。

与傅立叶变换一样，哈达玛变换也有着快速算法，FHT使本就只有加减运算的哈达玛变换更加简单，将FHT应用在硬件电路中，实现更加容易，并大大降低了对硬件的消耗。在现有技术中，FHT的硬件实现方法比较复杂，并且扩展性比较差。

发明内容

本发明要解决的问题是提供一种快速哈达玛变换装置及方法，以克服现有技术中FHT的硬件实现方法比较复杂、以及可扩展性差的缺陷。

根据本发明的一个方面，提供了一种快速哈达玛变换装置，用于进行N＝2ⁿ点快速哈达玛变换，其中，n为正整数，包括：

控制信号产生单元，用于产生控制信号，并分别向各级运算单元输出相应的控制信号；

多级运算单元，用于根据控制信号对输入信号进行蝶形计算，并输出快速哈达玛变换结果；

其中，各级运算单元包括：

第一移位寄存器，用于对输入信号进行延时，并输出延时后的输入信号；

加减运算单元，用于接收未延时的输入信号和延时后的输入信号，将未延时的输入信号和延时后的输入信号进行加运算和减运算，获取加运算结果和减运算结果；

第二移位寄存器，用于对减运算结果进行延时，并输出延时后的减运算结果；

数据选择器，用于接收控制信号，并根据控制信号选择输出加运算结果、或延时后的减运算结果。

根据本发明的另一个方面，提供了一种快速哈达玛变换方法，用于进行N＝2ⁿ点快速哈达玛变换，其中，n为正整数，包括：

控制信号产生单元产生控制信号，并分别向各级运算单元输出相应的控制信号；

各级运算单元中的第一移位寄存器对输入信号进行延时，并输出延时后的输入信号；

各级运算单元中的加减运算单元接收未延时的输入信号和延时后的输入信号，将未延时的输入信号和延时后的输入信号进行加运算和减运算，获取加运算结果和减运算结果；

各级运算单元中的第二移位寄存器对减运算结果进行延时，并输出延时后的减运算结果；

各级运算单元中的数据选择器接收控制信号，并根据控制信号选择输出加运算结果、或延时后的减运算结果。

本发明有益效果如下：

本发明实施例通过多级运算单元的硬件结构，克服了现有技术中FHT的硬件实现方法比较复杂、以及可扩展性差的缺陷，根据本发明实施例的快速哈达吗变换硬件装置具有结构简单，可扩展性好的优点，对于不同点数的快速哈达玛变换，只需改变运算单元的级数即可，此外，本发明实施例的技术方案可以对输入数据进行连续的快速哈达玛变换，并且适合于生成IP原型。

附图说明

图1为本发明实施例的快速哈达玛变换装置的结构示意图；

图2为本发明实施例的8点快速哈达玛变换的蝶形计算结构示意图；

图3为本发明实施例的快速哈达玛变换装置的优选结构示意图；

图4为本发明实施例的快速哈达玛变换装置中的第k级运算单元的硬件结构示意图；

图5为本发明实施例的加减运算单元的结构示意图；

图6为本发明实施例的8点快速哈达玛变换的各级运算单元输出信号的时序图；

图7为本发明实施例的快速哈达玛变换方法的流程图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

装置实施例

根据本发明的实施例，提供了一种快速哈达玛变换装置，用于进行N＝2ⁿ点快速哈达玛变换，其中，n为正整数，图1为本发明实施例的快速哈达玛变换装置的结构示意图，如图1所示，根据本发明实施例的快速哈达玛变换装置包括：控制信号产生单元10、多级运算单元12、其中，各级运算单元12包括：第一移位寄存器120、加减运算单元122、第二移位寄存器124、数据选择器126。下面，对本发明实施例的技术方案进行详细的说明。

控制信号产生单元10，用于产生控制信号，并分别向各级运算单元12输出相应的控制信号；

具体地，如果多级运算单元12为n级，则控制信号产生单元10中的控制信号生成模块以1为周期依次生成0和1，为第0级运算单元生成第0级控制信号，以2为周期依次生成0和1，为第1级运算单元生成第1级控制信号，依次类推，直到以N/2为周期生成0和1，为第n-1级运算单元生成第n-1级控制信号；随后，控制信号产生单元10中的控制信号发送模块将控制信号生成模块生成的各级控制信号发送到相应级别的运算单元。优选地，在本发明实施例中，控制信号产生单元为n位计数器。

具体地，控制信号产生单元10用于产生各控制信号，以提供给第0级运算单元到第n-1级运算单元。提供给第0级运算单元的控制信号b₀＝0101...(即，以1为周期依次生成0和1)，提供给第1级运算单元的控制信号b₁＝0011...(即，以2为周期依次生成0和1)，...，提供给第n-1级运算单元的控制信号b_n-1＝0...01...1(即，以N/2为周期依次生成0和1)。

第0级控制信号b₀相对于起始输入信号x₀的时间偏移为1，第1级控制信号b₁相对于起始输入信号x₀的时间偏移为3，...，第n-1级控制信号b_n-1相对于起始输入信号x₀的时间偏移为2ⁿ-1。因此b₀b₁...b_n-1可以用一个n位的计数器来实现，计数器的初值为1，硬件结构十分简单。

多级运算单元12，用于根据控制信号对输入信号进行蝶形计算，并输出快速哈达玛变换结果；

具体地，图2为本发明实施例的8点快速哈达玛变换的蝶形计算结构示意图，如图2所示，快速哈达玛变换可以采用蝶形算法来实现。一般地，N(N＝2ⁿ)点快速哈达玛变换可以用n级蝶形计算来完成：在第0级，间隔为1的两点x₀x₁，...，x_N-2x_N-1依次进行相加相减运算，得到y₀＝x₀+x₁，y₁＝x₀-x₁，...，y_N-2＝x_N-2+x_N-1，y_N-1＝x_N-2-x_N-1；在第1级，间隔为2的两点y₀y₂，...，y_N-3y_N-1依次进行相加相减运算，得到z₀＝y₀+y₂，z₂＝y₀-y₂，...，z_N-3＝y_N-3+y_N-1，z_N-1＝y_N-3-y_N-1；此过程重复到第n-1级，间隔为N/2的两点z₀z_N/2，...，z_N/2-1z_N-1依次进行相加相减运算，得到X₀＝z₀+z_N/2，X_N/2＝z₀-z_N/2，...，X_N/2-1＝z_N/2-1+z_N-1，X_N-1＝z_N/2-1-z_N-1，{X₀，X₁，...，X_N-1}即为快速哈达玛变换的结果。

快速哈达玛变换在硬件实现时，常采用串行方式来实现，这是由于当快速哈达玛变换的点数较多时，并行方式的总线宽度很大，不易于实现。此外，在无线通信应用中，例如，在宽带码分多址(Wideband Code Division MultipleAccess，简称为WCDMA)的小区搜索过程，快速哈达玛变换的输出通常被用于后续的处理，这种情况下也希望得到串行输出的结果。图3为本发明实施例的快速哈达玛变换装置的优选结构示意图，如图3所示，对N＝2ⁿ点快速哈达玛变换，它由n级运算单元组成。输入信号以串行方式一次送入本装置，快速哈达玛变换的结果在第n-1级输出。在如图3所示的快速哈达玛变换装置中，所有模块采用同一时钟。

图4为本发明实施例的快速哈达玛变换装置中的第k级运算单元的硬件结构示意图。如图4所示，第k级的输入信号一路经过一个延时为2^k的移位寄存器，另一路直接送入加减运算单元，两路输入信号x₁、x₂经过加减运算单元得到输出y₁、y₂：y₁＝x₁+x₂，y₂＝x₁-x₂。两路输出信号y₁、y₂一路经过延时为2^k的移位寄存器，另一路直接送给数据选择器。数据选择器由控制信号b_k来控制输出：b_k＝1时输出上路信号y₁，b_k＝0时输出下路信号y₂。

下面，对运算单元12中的各个模块进行详细说明，运算单元12包括：

第一移位寄存器120用于对输入信号进行延时，并输出延时后的输入信号；

具体地，在本发明实施例中，第一移位寄存器120在运算单元为第k级运算单元的情况下，对输入信号进行2^k的延时，获取延时后的输入信号并输出，其中，0≤k≤n-1。

加减运算单元122用于接收未延时的输入信号和延时后的输入信号，将未延时的输入信号和延时后的输入信号进行加运算和减运算，获取加运算结果和减运算结果；图5为本发明实施例的加减运算单元的结构示意图，如图5所示，两路输入信号x₁、x₂经过加减运算单元得到输出y₁、y₂：y₁＝x₁+x₂，y₂＝x₁-x₂。

第二移位寄存器124用于对减运算结果进行延时，并输出延时后的减运算结果；

具体地，在本发明实施例中，第二移位寄存器124在运算单元为第k级运算单元的情况下，对减运算结果进行2^k的延时，获取延时后的减运算结果并输出，其中，0≤k≤n-1。

数据选择器126，用于接收控制信号，并根据控制信号选择输出加运算结果、或延时后的减运算结果。

从上述处理可以看出，本发明实施的技术方案采用串行方式，可以对输入数据进行连续的快速哈达玛变换，中间无需加入延时处理。此外，本发明实施例的装置结构简单，可扩展性好，对于不同点数的快速哈达玛变换，只需改变运算单元的级数即可，适合于生成IP原型。

下面，以8点快速哈达玛变换为例，对本发明实施例的上述技术方案进行举例说明，图6为本发明实施例的8点快速哈达玛变换的各级运算单元输出信号的时序图，如图6所示，x0～x7为第一个8点快速哈达玛变换的输入数据，xx0～xx7为下一个8点快速哈达玛变换的输入数据。第0级运算单元的输出信号为y0～y7、yy0～yy7，第1级运算单元的输出信号为z0～z7、zz0～zz7，第2级运算单元输出快速哈达玛变换结果，从时序图可以看出，本装置可以连续地进行快速哈达玛变换，而无须在相邻两次快速哈达玛变换过程中插入延时。

方法实施例

根据本发明的实施例，提供了一种快速哈达玛变换方法，用于进行N＝2ⁿ点快速哈达玛变换，其中，n为正整数，图7为本发明实施例的快速哈达玛变换方法的流程图，如图7所示，包括如下处理：

步骤701，控制信号产生单元产生控制信号，并分别向各级运算单元输出相应的控制信号；

在步骤701中，如果多级运算单元12为n级，则控制信号产生单元10中的控制信号生成模块以1为周期依次生成0和1，为第0级运算单元生成第0级控制信号，以2为周期依次生成0和1，为第1级运算单元生成第1级控制信号，依次类推，直到以N/2为周期生成0和1，为第n-1级运算单元生成第n-1级控制信号；随后，控制信号产生单元10中的控制信号发送模块将控制信号生成模块生成的各级控制信号发送到相应级别的运算单元。优选地，在本发明实施例中，控制信号产生单元为n位计数器。

具体地，控制信号产生单元10用于产生各控制信号，以提供给第0级运算单元到第n-1级运算单元。提供给第0级运算单元的控制信号b₀＝0101...(即，以1为周期依次生成0和1)，提供给第1级运算单元的控制信号b₁＝0011...(即，以2为周期依次生成0和1)，...，提供给第n-1级运算单元的控制信号b_n-1＝0...01...1(即，以N/2为周期依次生成0和1)。

第0级控制信号b₀相对于起始输入信号x₀的时间偏移为1，第1级控制信号b₁相对于起始输入信号x₀的时间偏移为3，...，第n-1级控制信号b_n-1相对于起始输入信号x₀的时间偏移为2ⁿ-1。因此b₀b₁...b_n-1可以用一个n位的计数器来实现，计数器的初值为1，硬件结构十分简单。

步骤702，各级运算单元中的第一移位寄存器对输入信号进行延时，并输出延时后的输入信号；

在步骤702中，在运算单元为第k级运算单元的情况下，第一移位寄存器对输入信号进行2^k的延时，获取延时后的输入信号并输出，其中，0≤k≤n-1。

步骤703，各级运算单元中的加减运算单元接收未延时的输入信号和延时后的输入信号，将未延时的输入信号和延时后的输入信号进行加运算和减运算，获取加运算结果和减运算结果；

步骤704，各级运算单元中的第二移位寄存器对减运算结果进行延时，并输出延时后的减运算结果；

在步骤704中，在运算单元为第k级运算单元的情况下，第二移位寄存器对减运算结果进行2^k的延时，获取延时后的减运算结果并输出，其中，0≤k≤n-1。

步骤705，各级运算单元中的数据选择器接收控制信号，并根据控制信号选择输出加运算结果、或延时后的减运算结果。

下面以第k级运算单元为例，对上述步骤进行说明。第k级的输入信号一路经过一个延时为2^k的移位寄存器，另一路直接送入加减运算单元，两路输入信号x₁、x₂经过加减运算单元得到输出y₁、y₂：y₁＝x₁+x₂，y₂＝x₁-x₂。两路输出信号y₁、y₂一路经过延时为2^k的移位寄存器，另一路直接送给数据选择器。数据选择器由控制信号b_k来控制输出：b_k＝1时输出上路信号y₁，b_k＝0时输出下路信号y₂。

通过上述处理，可以对输入数据进行连续的快速哈达玛变换，中间无需加入延时处理。此外，本发明实施例的装置结构简单，可扩展性好，对于不同点数的快速哈达玛变换，只需改变运算单元的级数即可，适合于生成IP原型。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (6)

1.一种快速哈达玛变换装置，用于进行N＝2ⁿ点快速哈达玛变换，其中，n为正整数，其特征在于，所述快速哈达玛变换装置包括：

控制信号产生单元，用于产生控制信号，并分别向各级运算单元输出相应的控制信号；

多级运算单元，用于根据所述控制信号对输入信号进行蝶形计算，并输出快速哈达玛变换结果；

其中，所述各级运算单元包括：

第一移位寄存器，用于对所述输入信号进行延时，并输出延时后的输入信号；所述第一移位寄存器具体用于：在所述运算单元为第k级运算单元的情况下，对所述输入信号进行2^k的延时，获取所述延时后的输入信号并输出，其中，0≤k≤n-1；

加减运算单元，用于接收未延时的输入信号和所述延时后的输入信号，将所述未延时的输入信号和所述延时后的输入信号进行加运算和减运算，获取加运算结果和减运算结果；

第二移位寄存器，用于对所述减运算结果进行延时，并输出延时后的减运算结果；所述第二移位寄存器具体用于：在所述运算单元为第k级运算单元的情况下，对所述减运算结果进行2^k的延时，获取所述延时后的减运算结果并输出，其中，0≤k≤n-1；

数据选择器，用于接收所述控制信号，并根据所述控制信号选择输出所述加运算结果、或所述延时后的减运算结果。

2.如权利要求1所述的装置，其特征在于，所述多级运算单元为n级。

3.如权利要求2所述的装置，其特征在于，所述控制信号产生单元具体包括：

控制信号生成模块，用于以1为周期依次生成0和1，为第0级运算单元生成第0级控制信号，以2为周期依次生成0和1，为第1级运算单元生成第1级控制信号，依次类推，直到以N/2为周期生成0和1，为第n-1级运算单元生成第n-1级控制信号；

控制信号发送模块，用于将所述控制信号生成模块生成的各级控制信号发送到相应级别的运算单元。

4.如权利要求1所述的装置，其特征在于，所述控制信号产生单元为n位计数器。

5.一种快速哈达玛变换方法，用于进行N＝2ⁿ点快速哈达玛变换，其中，n为正整数，其特征在于，所述快速哈达玛变换方法包括：

控制信号产生单元产生控制信号，并分别向各级运算单元输出相应的控制信号；

各级运算单元中的第一移位寄存器对输入信号进行延时，并输出延时后的输入信号；所述各级运算单元中的第一移位寄存器对所述输入信号进行延时包括：

在所述运算单元为第k级运算单元的情况下，所述第一移位寄存器对所述输入信号进行2^k的延时，获取所述延时后的输入信号并输出，其中，0≤k≤n-1；

各级运算单元中的加减运算单元接收未延时的输入信号和所述延时后的输入信号，将所述未延时的输入信号和所述延时后的输入信号进行加运算和减运算，获取加运算结果和减运算结果；

各级运算单元中的第二移位寄存器对所述减运算结果进行延时，并输出延时后的减运算结果；所述各级运算单元中的第二移位寄存器对所述减运算结果进行延时包括：

在所述运算单元为第k级运算单元的情况下，所述第二移位寄存器对所述减运算结果进行2^k的延时，获取所述延时后的减运算结果并输出，其中，0≤k≤n-1；

各级运算单元中的数据选择器接收所述控制信号，并根据所述控制信号选择输出所述加运算结果、或所述延时后的减运算结果。

6.如权利要求5所述的方法，其特征在于，所述控制信号产生单元产生控制信号包括：

在所述多级运算单元为n级的情况下，所述控制信号产生单元以1为周期依次生成0和1，为第0级运算单元生成第0级控制信号，以2为周期依次生成0和1，为第1级运算单元生成第1级控制信号，依次类推，直到以N/2为周期生成0和1，为第n-1级运算单元生成第n-1级控制信号。