CN1302126A - 快速哈达玛变换装置 - Google Patents
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Abstract
一种快速哈达玛变换装置,即使将运算的位数增加,其能在防止电路规模的增加并且缩短运算往复时间。本装置包括n个移位寄存器单元和n/2个蝶式计算单元。响应一信号,输入数据被输入到移位寄存器单元,通过为每一“1og2n*(p+1og2n)”时钟提供一信号,在移位寄存器单元储存的数据被提供作为量化数据。
Description
本发明涉及快速哈达玛变换装置，特别是适合于在CDMA(码分多址)移动通信系统中执行扩展信号的正交调制的变换装置。
在使用普遍认为将作为下一代标准移动通信方法的CDMA通信方法的移动通信系统中，在该系统中的移动通信终端可以使用相同的频带在多个信道之中同时地通信。此外，扩展频谱通信方法被使用于CDMA移动通信系统。
扩展频谱通信方法可以通过沃尔什正交调制技术实现，该技术使用沃尔什码以致在每个信道相关函数变成零。如此说，应该注意到沃尔什码可以由元素“+1”和“-1”构成的哈达玛变换矩阵表示。
在沃尔什正交调制中的，基于蝶式计算的高速率或快速处理可以通过执行使用哈达玛变换矩阵的哈达玛变换得以实现。使得能够进行基于蝶式计算的这样的高速率或快速哈达玛变换的装置可以被称作快速哈达玛变换(FHT)装置。
常规的快速哈达玛变换装置在蝶式计算中执行加法和减法。明确的说，加法是通过使用n/2(P-1+log2n)位加法器执行的，同时减法是通过使用n/2(P-1+log2n)位减法器执行的。为了简短描述，将设定数字化位的数字是由P代表而第n顺序哈达玛变换是如下实现的。尤其是本描述将主要地是围绕第八阶的快速哈达玛变换。
目前，在日本的公开出版No.H06-301711(即，301711/1994)“快速哈达玛变换装置”中透露了常规的快速哈达玛变换装置。
然而，在该常规的快速哈达玛变换装置中，如果用于计算的位(比特)数被增加到k倍，那么该装置不得不在规模上放大到3k倍。这是因为在常规的快速哈达玛变换中为每一位应该准备三个锁存器，那就是说，输入锁存器，具有选择器的锁存器以及输出锁存器。
更进一步，由于加法和减法在蝶式计算中是彼此并行进行的，不只是每一加法器而减法器应该处理等于(P-1+Log2n)的比特数，而且每一锁存器应该包括相等于(P-1+log2n)的比特数的寄存器级。
由于装置规模的增加使制造成本增加，所以生产这样的快速哈达玛变换装置作为门阵列不是理想的。而且，要制造和检验每一块以及在相同的块中重复的安排布线需要大量的时间和工作。这是因为这样的块彼此具有不同的功能，而且是由不同的电路元件构成的，比如具有选择器的锁存器，不具有选择器的锁存器等等。
因此，本发明的目的是提供一种快速哈达玛变换装置，它能够以小规模配置而且在短时间内，即，在短的进程TAT(周转时间)内做出，即使要被处理的比特数增加也是如此。
根据本发明的第一方面，提供了一种快速哈达玛变换装置，它变换其中每一个是由P比特构成的输入数据的n个元素。该装置包括：n的移位寄存器单元，每一移位寄存器单元在预先确定输入时间输入相应的输入数据的元素，并且连续地输出输入数据中的比特，n/2的蝶式计算单元，每一蝶式计算单元接收来自n个移位寄存器单元中的两个移位寄存器单元的比特，并且对该两个比特执行加法和减法以向确定的移位寄存器单元提供每一运算结果。
根据本发明的第二方面，提供一种本发明第一方面的快速哈达玛变换装置，而且在该装置中，每一移位寄存器单元作为输出锁存器工作，用于在预先确定的输出时间保持来自一个蝶式计算单元的(p+log2n)信号，并且响应在其它时间从蝶式计算单元输入的输入数据和信号作为移位寄存器的(p+log2n)步工作。
根据本发明的第三方面，提供了基于本发明第二方面的一种快速哈达玛变换装置，在该装置中，每一蝶式计算单元包括一加法器，该加法器对由不同的移位寄存器单元移位的两比特和在以前加法中储存的进位执行加法，一减法器，它对由不同的移位寄存器单元移位的两个比特以及在以前减法中储存的一借位比特执行减法。
根据本发明的第四方面，提供了一种基于本发明第三方面的快速哈达玛变换装置，在该装置中，每一进位位以及借用位被储存在一延迟电路中，该延迟电路在每个(log2n*(p+log2n)移位时间被置于初始状态。
根据本发明的第五方面，提供了一种基于本发明第四方面的快速哈达玛变换装置，在该装置中，相应于第2q-1(1≤q≤4，q是一个自然数)阶的移位寄存器单元的串行输出被连接到对第q蝶式计算单元的一输入，相应于第2q阶的移位寄存器单元的串行输出被连接到对第蝶式计算单元的减法器的一输入，第r(1≤r≤4，r为一个自然数)蝶式计算单元的加法器输出被连接到第r移位寄存器单元的串行输入，第r蝶式计算单元的减法器输出被连接到第r移位寄存器单元的串行输入。
图1示出常规的快速哈达玛变换装置的一个方块图；
图2示出表示常规的快速哈达玛变换装置的工作时序的一时序图；
图3示出根据本发明一个实施例的快速哈达玛变换装置的方块图；
图4是表示本发明快速哈达玛变换装置的移位寄存器单元的主部分的示图；
图5是表示本发明快速哈达玛变换装置的蝶式计算单元的主要部分的示图；
图6示出本发明快速哈达玛变换装置中的加法器的逻辑电平的组合模式；
图7示出本发明的快速哈达玛变换装置中的减法器的逻辑电平的组合模式；
图8示出表示在本发明快速哈达玛变换装置的工作时序的过渡期的示图。
首先，参照图1和图2做出关于上面描述的常规的快速哈达玛变换装置的说明。
在图1中，常规的快速哈达玛变换装置可以实现第n阶的哈达玛变换。在此处，被认为图示的装置执行第八阶的哈达玛变换，那就是说，n相等于8，而数字化比特数等于p。该装置以位串行的方式接收输入矢量X的八个元素(或元)，该引向目标X的每一元素x1-x8由第一输入锁存器101至第八输入锁存器108中的每一个以图示的方式相继锁存。
第一输入锁存器101至第八输入锁存器108中的每一输出端可以响应输入锁存器输出的使能信号(未示出)被置于高阻抗状态。第一输入锁存器101和第二锁存器102两者的输出端被连接到加法器111和减法器121。在此处，与常规的快速哈达玛变换装置有关的加法器和减法器可以响应(p-1+log2n)比特实现加法和减法，因此每一加法器可以表示为(p-1+log2n)加法器而每一减法器可以表示作为(p-1+log2n)减法器。
同样地，第三输入锁存器103和第四锁存器104两者的输出端被连接到加法器112和减法器122。第五输入锁存器105和第六锁存器106两者的输出端被连接到加法器113和减法器123。第七输入锁存器107和第八锁存器108两者的输出端被连接到加法器114和减法器124。
加法器111的输出端连接到第一输出锁存器131和没有选择器的第一锁存器141。减法器121的输出端被连接到第五输出锁存器132和具有选择器的第一锁存器152。加法器112的输出端被连接到第二输出锁存器132和具有选择器的第二锁存器152。减法器122的输出端被连接到第六输出锁存器136和具有选择器的第三锁存器153。
加法器113的输出端连接到第三输出锁存器133和具有选择器的第四锁存器154。减法器123输出端连接到第七输出锁存器137和具有选择器的第五锁存器155。加法器114的输出端连接到第四输出锁存器134和具有选择器的第六锁存器155。减法器124输出端连接到第八输出锁存器138和没有选择器的第二锁存器142。
蝶式计算单元是由双方被给于相同的输入的一对加法器和减法器(比如加法器111和减法器121)配置的。
没有选择器的第一锁存器141和没有选择器的第二锁存器142响应选择器锁存信号(未示出)锁存加法器或减法器的输出。而且，没有选择器的第一锁存器141的输出端和没有选择器的第二锁存器142的输出端分别地连接到第一输入锁存器101的输出端和第八输入锁存器108的输出端。两者都响应传给具有选择器和没有选择器的所有的锁存器的全部锁存器输出使能信号(未示出)被保持在高阻抗状态，随后这将变得更加清楚。
有选择器的第一锁存器151至有选择器的第六锁存器156响应选择器锁存信号(未示出)锁存加法器或减法器的输出。具有选择器的第一锁存器151至具有选择器的第六锁存器156中的每一个具有两个输出端A和B，并且根据一个“锁存器与选择器”开关信号(未示出)从一个端子输出锁存的数据。“锁存与选择器”开关信号只是服务于选择地切换具有选择器的第一至第六锁存器，由于第一和第二锁存器141和142保持不动，因此将用作选择开关信号。而且，这些端子连接到第二输入锁存器102至第七输入锁存器107的一个输出端，并且通过上述整个锁存器输出使能信号被保持在高阻抗状态。
第一输出锁存器131至第八输出锁存器138根据输出的锁存信号(未示出)锁存相应的加法器或相应的减法器的输出，并且输出输出矢量Y的元素y1-y8。
接下来，将参照图2描述图1的装置的工作过程。在时间t1，第一输入锁存器101至第八输入锁存器108中的每一个按照输入锁存时钟(图2中的(b))锁存输入矢量X的八元素中的每一相应的元素(图2中的(a))。此时，输入的锁存输出使能信号变成低电平信号“L” (图2中的(c))，而整个锁存器输出使能信号变成高电平信号“H”(图2中的(e))，并且被发给所有的的锁存器141、142、151到156，使它们进入高阻抗状态。在此种情况下，由于所有的锁存器141、142、151到156保持在高阻抗状态，被锁存在所有输入锁存器中的锁存信号被提供到加法器111-114或减法器121-124。在这个情况中，由选择开关信号(在图2中的(d))选择具有选择器的第一至第六锁存器151-156的输出端A。在这个时间瞬间t1，加法器和减法器将按照如下给出的输出信号w1到w8反馈到锁存器：
w1(t1)=x1+x2
w2(t1)=x1-x2
w3(t1)=x3+x4
w4(t1)=x3-x4
w5(t1)=x5+x6
w6(t1)=x5-x6
w7(t1)=x7+x8
w8(t1)=x7-x8
接下来，在时间t2，响应选择器锁存信号(图2中的(f))，反馈信号w1(t1)被储存到没有选择器的第一锁存器141而w8(t1)被储存到没有选择器的第二锁存器142。此外，剩余反馈信号w2(t1)、w3(t1)、w4(t1)、w5(t1)、w6(t1)以及w7(t1)分别被储存到具有选择器的第一锁存器151、具有选择器的第二锁存器152、具有选择器的第三锁存器153、具有选择器的第四锁存器154、具有选择器的第五锁存器155以及具有选择器的第六锁存器156(图2中的((f))。在这个时候点t2，输入-锁存器输出使能信号返回到高电平信号“H”(图2中的(c))，同时整个锁存器输出使能信号变成低电平信号“L”(图2中的(e))。在此种情况下，锁存信号由锁存器141、142和151-156锁存的锁存器信号被提供到加法器111-114或减法器121-124。结果，在时间点t2，加法器和减法器产生如下表示的输出信号：
w1(t2)=w1(t1)+w3(t1)=x1+x2+x3+x4
w2(t2)=w1(t1)-w3(t1)=x1+x2-x3-x4
w3(t2)=w2(t1)+w4(t1)=x1-x2+x3-x4
w4(t2)=w2(t1)-w4(t1)=x1-x2-x3+x4
w5(t2)=w5(t1)+w7(t1)=x5+x6+x7+x8
w6(t2)=w5(t1)-w7(t1)=x5+x6-x7-x8
w7(t2)=w6(t1)+w8(t1)=x5-x6+x7-x8
w8(t2)=w6(t1)-w8(t1)=x5-x6-x7+x8
接下来，在时间t3，响应选择器锁存信号(图2中的(g))，反馈信号w1(t2)被储存到没有选择器的第一锁存器141而w8(t2)被储存到没有选择器的第二锁存器142。此外，反馈信号w2(t2)、w3(t2)、w4(t2)、w5(t2)、w6(t2)以及w7(t2)分别被储存到具有选择器的第一锁存器151、具有选择器的第二锁存器152、具有选择器的第三锁存器153、具有选择器的第四锁存器154、具有选择器的第五锁存器155以及具有选择器的第六锁存器156(图2中的(g))。在时间t2之后，由选择开关信号(图2中的(D))选择锁存器151-156的输出端b，并且加法器和减法器的每一反馈信号是如下产生的：
w1(t3)=w1(t2)+w-(t2)=x1+x2+x3+x4+x5+x6+x7+x8
w2(t3)=w1(t2)-w5(t2)=x1+x2+x3+x4-x5-x6-x7-x8
w3(t3)w3(t2)+w7(t2)=x1-x2+x3-x4+x5-x6+x7-x8
w4(t3)=w3(t2)-w7(t,)=x1-x2+x3-x4-x5+x6-x7+x8
w5(t3)=w2(t2)+w6(t2)=x1+x2-x3-x4+x5+x6-x7-x8
w6(t3)=w2(t2)-w6(t2)=x1+x2-x3-x4-x5-x6+x7+x8
w7(t3)=w4(t2)+w8(t2)=x1-x2-x3+x4+x5-x6-x7+x8
w8(t3)=w4(t2)-w8(t2)=x1-x2-x3+x4-x5+x6+x7-x8
在此之后，在下一个时间t1按照与输入锁存器时钟一致的输出锁存器时钟，反馈信号w1(t3)-w8(t3)由相应的输出锁存器131-138锁存，输出数据Y的元素y1-y8是如下给出的：
y1=w1(t3)=x1+x2+x3+x4+x5+x6+x7+x8
y2=w3(t3)=x1-x2+x3-x4+x5-x6+x7-x8
y3=w5(t3)=x1+x2-x3-x4+x5+x6-x7-x8
y4=w7(t3)=x1-x2-x3+x4+x5-x6-x7+x8
y5=w2(t3)=x1+x2+x3+x4-x5-x6-x7-x8
y6=w4(t3)=x1-x2+x3-x4-x5+x6-x7+x8
y7=w6(t3)=x1+x2-x3-x4-x5-x6+x7+x8
y8=w8(t3)=x1-x2-x3+x4-x5+x6+x7-x8
举例说明的常规的快速哈达玛变换装置具有在前面的说明中陈述的缺点。
接下来，做出有关本发明的实施例的快速哈达玛变换装置的描述。
在图3中，本发明的快速哈达玛变换装置包括移位寄存器单元201-20n，总共n个，以及蝶式计算单元211-21n/2，总共n/2个，以执行数字化位的P的第n阶快速哈达玛变换。
移位寄存器单元208-20n的每一个包括两个输入端DIN和LIN，以及两个输出端DCUT和LOUT。n个单元的输入数据V1-Vn提供到DIN，从DOUT提供n个单元的输出数据W1-Wn。然后提供到DIN的输入数据V1-Vn被提供到蝶式计算单元作为逐位的串行数据。由蝶式计算单元计算的位提供到LIN。
每一移位寄存器单元201-20n通过配备一个选择器共用一输入锁存器和一输出锁存器并且在预先确定输入时间从DIN输入输入数据V1-Vn。然后在移位寄存器单元将输入数据变换为串行数据，并且由蝶式计算单元逐位对串行数据执行加法或减法。因此，在预先确定输出时间从DOUT提供运算的结果作为输出数据W1-Wn。
蝶式计算单元包括两个输入端ADDIN(加输入)和SUBIN(减输入)，以及两个输出端ADDOUT(加输出)和SUBOUT(减输出)。该单元对来自移位寄存器单元的LOUT的输入数据执行蝶式计算，并且提供该结果到移位寄存器单元的LIN。
接下来，做出有关本发明的快速哈达玛变换装置的主要的部分的描述。在此处，设定量化位数是四，而阶数是八。关于这方面，图示的快速哈达玛变换装置包括移位寄存器单元201-208和蝶式计算单元211-214。
在此处，应该注意到所有的移位寄存器单元201-208具有相同的结构。每一输入信号V1-V8被提供到移位寄存器单元201-208的相应的输入端DIN，从移位寄存器单元201-208的相应的输出端DOUT提供每一输出信号W1-W8。
移位寄存器单元202q-1(1≤q≤4，q是一个自然数)的输出端LOUT连接到蝶式计算单元21q的输入端ADDIN。而且，移位寄存器单元202q的输出端LOUT连接到蝶式计算单元21q的输入端SUBIN。
移位寄存器单元21r(1≤r≤4，r是一个自然数)的输出端ADDOUT连接到蝶式计算单元20r的输入端LIN。而且，蝶式计算单元21r的输出端SUBOUT连接到移位寄存器单元20r+4的输入端LIN。
图4所示移位寄存器单元20包括m个1位触发器电路301-30m，m个输入开关311-31m，以及m个输出开关321-32m。在此处，设定m是“p+log2n”。
每一触发器电路301-30m以一个预先确定的锁存器时钟锁存D端子的输入信号并且从Q端子输出信号。根据预先确定的输入开关信号，每一输入开关311-31m输出从IN端子输入的输入信号到O1端子或O2端子。每一输出开关321-32m根据预先确定的输出开关信号从I1端子或I2端子输入一输入信号并且从输出端子OUT输出该信号。
一信号从输入端LIN提供到输入开关311的IN端，从输入开关311的O1端提供一位的输出DOUT。输入开关311的O2端连接到输出开关321的I2端。D输入(DIN)的最高有效位(MSB)提供到输出开关321的I1端。输出开关321的输出端(OUT)连接到触发器电路301的D端。
属于输入开关312-317前级的触发器电路301-306的相应的Q端连接到输入开关312-317的每一输入(IN)端。来自输入开关312-317的每一O1端的信号被提供作为一位的D输出。输入开关312-317的每一O2端连接到输出开关322-327的相应的I2端。自DIN的次于最高有效位(MSB)的位到最低有效位(LSB)中的每一位被按顺序输入到输出开关322-327的那些I1端中的一个I1端。输出开关322-327的输出(OUT)端连接到触发器电路302-307的相应的D端。触发器电路307的Q端作为L输出(LOUT)。
在第n阶快速哈达玛变换的每一步，这样的结构的触发器电路逐位保持变换结果。当信号被提供到本实施例的快速哈达玛变换装置时或当信号作为运算结果被提供时，输入开关和输出开关控制信号的走向。即，每一输出开关321-327在预先确定的信号输入时间通过输入开关信号连接I1端到OUT端，并且从输入端DIN提供输入信号到触发器电路301-307中的一个。而且，每一输入开关311-317在预先确定的信号输出时间按照输出开关信号将IN端连接到O1端，并且提供从LIN输入的蝶式计算结果作为DOUT。在其它时间，每一输入开关311-317将IN端连接到O2端，每一输出开关321-327将I2端连接到OUT端，在触发器电路301-307信号是按照每一预先确定的锁存时钟的一位进行移位的，并且连续地提供蝶式计算单元作为LOUT。
图5中示出的蝶式计算单元21包括具有输入/输出进位位的加法器40，有输入/输出借位位的减法器41，具有复位位的触发器电路42，以及具有置位位的触发器电路43。
从移位寄存器单元提供到ADDIN的信号被提供到加法器40的ADD0端并且提供到减法器41的ADD0端。从移位寄存器单元提供到SUBIN的信号被提供到加法器40的ADD1端并且提供到减法器41的SUB0端。
如图5所示，加法器40输出来自ADD0端的一位、来自ADD1端的一位以及来自CIN端的一个进位位的相加结果到OUT端，并且输出一输出进位位到COUT端。来自OUT端的加法结果被提供到移位寄存器单元作为ADDOUT。COUT端被连接到触发器电路42的D端，触发器电路42的Q端被连接到加法器40的CIN端。
如图7所示，减法器41利用来自ADD0端的一位、来自SUB0端的一位以及来自bIN端的借用位作减法，并且输出作减法的结果到OUT端。此外，减法器41输出一借用位到bOUT端。来自OUT端的减法结果被提供到移位寄存器单元作为SUBOUT(减输出)。bOUT端被连接到触发器电路43的D端，触发器电路43的Q端被连接到减法器41的bIN端。
在初始的状态，触发器电路42响应进入R端的一个复位信号输出“0”，并且在正常状态，按照锁存器时钟的一个时钟脉冲通过延迟一个进位位并且将该进位位提供到加法器40，执行一位的进位计算。
在初始的状态，触发器电路43响应进入S端的一个置位信号输出“1”，并且在正常状态，按照锁存器时钟的一个时钟脉冲延迟一个借用位并且将该借用位提供到加法器41，执行一位的借用计算。
接下来，参照图8做出有关上面的快速哈达玛变换装置的工作过程的描述。
在图8中，示出了五行(a)到(e)。最高行(a)显示锁存器时钟的时序而第二行(b)示出输入矢量的输入时序。第三行(c)示出来自快速哈达玛变换装置的信号的输出时序，第四行(D)示出输入开关和输出开关之间的切换时序。最后的行(e)示出蝶式计算单元的加法器的复位时序和蝶式计算单元的减法器的置位时序。
当对量化位数P是四的数据系列执行第八阶快速哈达玛变换时，以图8中的线(b)所示的时序，包括输入向量V0-V7的八元素的输入信号50被输入到本发明的快速哈达玛变换装置的相应的移位寄存器单元的DIN。每一输入向量V0-V7包括从最高有效位MSB侧起的b3、b2、b1和b0位。然后从最低有效位(LSB)侧起，输入信号50被从相应的移位寄存器单元的LOUT输入到相应的蝶式计算单元。
明确的说，DIN的b3被输入到输入开关324的I1端，DIN的b2被输入到输入开关325的I1端，DIN的b1被输入到输入开关326的I1端，DIN的b0被输入到输入开关327的I1端。
七个输入开关是为七个位准备的，这是因为通过蝶式计算单元进位存在，从而，当信号被输入时，零被给到包括MSB的每一个高阶的三位。因此，当信号被输入时，零被设置到输入开关321-323的I1端。
以图8所示的时序在行(d)，响应输入的信号，输入开关信号51被输入到输入开关321-327。当在每一输入开关321-327中输入开关信号51是低电平“L”时，I1端和OUT端连接，提供到I1端的输入信号被输入到触发器电路301-307中的相应的一个的D端。而且，在与输入开关信号51相同的时间，输出开关信号应该输入输出开关311-317，在每一输出开关311-317中，当输出信号是低电平“L”时，IN端和O1端连接，并且提供到IN端的输入信号被输入到DOUT端。
DOUT端的信号是作为快速哈达玛变换的最后一个周期的计算结果的输出信号52提供的。正如图8行(e)所示，由于复位信号和置位信号被输入蝶式计算单元(清除53)，蝶式计算单元的触发电路42和43被初始化。
正如上面描述的，当输入开关信号是高电平“H”时，每一移位寄存器单元208-208是由移位寄存器的七个级构成的。当输入开关信号是“H”的时候，由于输出开关信号也是高电平“H”，从蝶式计算单元的ADDOUT或SUBOUT提供一位的信号到LIN，来自移位寄存器单元的结果逐位地从LOUT提供到蝶式计算单元的ADDIN或SUBIN。当移位执行了七次时，即，输入信号通过该移位寄存器单元的一循环，执行三(=log2n)步的快速哈达玛变换的第一步计算被完成。
即，对于在预先确定输入时间储存在移位寄存器单元的触发器电路301-307中的信号，在第一时钟脉冲围绕最低有效位(LSB)执行加法。例如，由于这个相加，导致从蝶式计算单元211的ADDOUT提供“V1+V2”。另一方面，导致从蝶式计算单元211的SUBOUT提供“V1-V2”。
对于V1和V2(其中的每一个可以表达为b3-b0，(b7,b6，和b5是零)，从ADDOUT提供的“V1+V2”是如下所示的。
在第一时钟脉冲：V1(b0)+V2(b0)
在第二时钟脉冲：V1(b1)+V2(b1)+(加法进位b0)
在第三时钟脉冲：V1(b2)+V2(b2)+(加法进位b1)
在第四时钟脉冲：V1(b3)+V2(b3)+(加法进位b2)
在第五时钟脉冲：V1(b4)+V2(b4)+(加法进位b3)
在第六时钟脉冲：V1(b5)+V2(b5)+(加法进位b4)
在第七时钟脉冲：V1(b6)+V2(b6)+(加法进位b5)
假设从输入的输入信号的第七时钟脉冲在移位寄存器单元的触发器电路301-307中储存的运算结果是被量化的数据，其中在触发器301中储存的位对应于MSB，在触发器307中储存的位对应于LSB，这些反馈数据w1(1)-w8(1)是如下所示的。
W1(1)=V1+V2
W2(1)=V1-V2
W3(1)=V3+V4
W4(1)=V3-V4
W5(1)=V5+V6
W6(1)=V5-V6
W7(1)=V7+V8
W8(1)=V7-V8
那么，在从输入信号输入的第七时钟脉冲之后，正如图8行(e)所示，复位信号和置位信号是输入蝶式计算单元，蝶式计算单元的加法器和减法器被初始化。之后，对移位寄存器单元中的信号逐位地重复类似的操作。结果，在接下来的七个时钟脉冲(从输入信号输入起的第十四个时钟脉冲之后)，反馈数据w1(2)-w8(2)是如下改变的。
W1(2)=V1+V2+V3+V4
W2(2)=V5+V6+V7+V8
W3(2)=V1-V2+V3-V4
W4(2)=V5-V6+V7-V8
W5(2)=V1+V2-V3-V4
W6(2)=V5+V6-V7-v8
W7(2)=V1-V2-V3+V4
W8(2)=V5-V6-V7+V8
同样地，对于每七个时钟脉冲，复位信号和置位信号被输入蝶式计算单元并且该单元被初始化。因此，当在下一个七个时钟脉冲经过时，反馈数据w1(3)-w8(3)是如下改变的：
W1(3)=V1+V2+V3+V4+V5+V6+V7+V8
W2(3)=V1-V2+V3-V4+V5-V6+V7-V8
W3(3)=V1+V2-V3-V4+V5+V6-V7-V8
W4(3)=V1-V2-V3+V4+V5-V6-V7+V8
W5(3)=V1+V2+V3+V4-V5-V6-V7-V8
W6(3)=V1-V2+V3-V4-V5+V6-V7+V8
W7(3)=V1+V2-V3-V4-V5-V6+V7+V8
W8(3)=V1-V2-V3+V4-V5+V6+V7-V8
正如上面提到的，由移位寄存器的触发器执行并行-串行变换，加法/减法是按照“log2n*(p+log2n)”时钟执行的。例如，如果量化位数是四，并且输入矢量有八元素，那么可以在二十一个时钟内完成输入矢量的第八阶哈达玛变换。正如图8行(D)所示，对于每二十一个时钟脉冲，响应开关信号，执行输入开关和输出开关之间的切换，在移位寄存器的触发器电路中储存的量化数据被提供作为DOUT并且输入下一个输入矢量。
因此，本发明的快速哈达玛变换装置包括n的移位寄存器单元，其中的每一个是相同的结构，用于具有量化位数p的输入数据的每n个元素，并且是由具有能够分享输入锁存器和输出锁存器的开关的一个位的移位寄存器的“P+log2n”级构成；还包括n/2蝶式计算单元，每一n/2蝶式计算单元逐位执行加法/减法。
从而，虽然常规的装置需要多个组，其中每一组包括多个加法器和减法器，以及多个位的锁存寄存器，但锁存器的数被降低到1/3，电路的规模可以降低到1/“3*量化位数”。
因此，即使要操作的位数增加，但是电路规模的增加可以被控制到最小。而且，由于构成快速哈达玛变换装置的一部分的每一块具有相同的结构，还能够降低制造工时和制造周期，以及提供快速哈达玛变换装置的适当的结构。
此外，在本发明的快速哈达玛变换装置中，因为该装置的电路结构是经过简化的，所以可以执行更高速度的运算以及可以逐位地执行运算。从而，本装置可以在较高的锁存器时钟下工作。
Claims (5)
1．一种快速哈达玛变换装置，它用于变换其中每一个是由P位构成的输入数据的n个元素，它包括：
n个移位寄存器单元，其中的每一个在预先确定的输入时间输入该输入数据的相应元素，并且串行地输出该输入数据中的位；
n/2个蝶式计算单元，其中的每一个接收来自n个移位寄存器单元中的每两个单元的数位，并且对该两个位执行加法和减法，以向一确定的移位寄存器单元提供每一运算结果。
2．如权利要求1所述的快速哈达玛变换装置，其特征在于
在预先确定的输出时间，每一移位寄存器单元作为输出锁存器工作用于保持来自一个蝶式计算单元的(p+log2n)信号，并且在其它时间响应输入的输入数据和来自一个蝶式计算单元的信号作为移位寄存器的(p+log2n)级。
3．如权利要求2所述的快速哈达玛变换装置，其特征在于每一蝶式计算单元包括：
一加法器，它对从不同的移位寄存器单元移位的两个位和在以前的相加中储存的进位位执行加法；以及
一减法器，它对从不同的移位寄存器单元移位的两个位和在以前的相减中储存的借用位执行减法。
4．如权利要求3所述的快速哈达玛变换装置，其特征在于
每一进位位和借用位被储存在一个延迟电路中，该延迟电路是在每个(log2n*(p+log2n))移位时间初始化的。
5．如权利要求3所述的快速哈达玛变换装置，其特征在于对应于第2q-1(1≤q≤4，q是一个自然数)阶的移位寄存器单元的串行输出被连接到第q个蝶式计算单元的加法器，对应于第2q阶的移位寄存器单元的串行输出被连接到第q个蝶式计算单元的减法器的一输入端，来自第r(1≤r≤4，r是一个自然数)的加法器的输出被连接到第r个移位寄存器单元的串行输入，来自第r个蝶式计算单元的减法器的输出被连接到第r+4个移位寄存器单元的串行输入。
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