JPH05233681A

JPH05233681A - アダマール変換回路

Info

Publication number: JPH05233681A
Application number: JP7233892A
Authority: JP
Inventors: Takao Yamazaki; 孝雄山崎
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-02-21
Filing date: 1992-02-21
Publication date: 1993-09-10

Abstract

(57)【要約】【目的】本発明は、アダマール変換回路において、冗長
な加減算器を省略することにより、従来に比して一段と
回路規模及び消費電力を小さくする。【構成】差分データ出力部から出力される現入力データ
に対して所定時間前に入力された遅延データと現入力デ
ータとの差分を求めることにより、前単位ブロツクと現
単位ブロツクとで重複しない入力データを差分データと
して入力し、前単位ブロツクの第１〜第ｍ×ｎ番目の各
変換データを当該差分データに加算又は減算することに
よつて前単位ブロツクの第１〜第ｍ×ｎ番目の各変換デ
ータから現単位ブロツクに含まれない入力データを削除
する一方、現単位ブロツクに含まれる入力データを加算
することにより、前単位ブロツクと現単位ブロツクに重
複する冗長な演算を省略することができ、従来に比して
一段と小型かつ低消費電力でｍ行ｎ次のアダマール変換
を実行することができる。

Description

【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。産業上の利用分野従来の技術（図１１及び図１２）発明が解決しようとする課題（図１３）課題を解決するための手段（図１、図３、図７〜図９）作用（図２、図４及び図５）実施例（図１〜図１０）（１）第１の実施例（図１及び図２）（２）第２の実施例（図３〜図５）（３）他の実施例（図６〜図１０）発明の効果

【０００２】

【産業上の利用分野】本発明はアダマール変換回路に関
し、例えば時系列に入力される入力データを順次ブロツ
クデータの一部が重複する単位ブロツクごとにアダマー
ル変換するものに適用して好適なものである。

【０００３】

【従来の技術】従来、例えばテレビ電話システム等のよ
うに画像情報を遠隔地に伝送する場合や画像情報をデー
タ圧縮して記録媒体に記録する場合においては、伝送路
を効率良く利用するため、また記録密度を上げるために
画像情報を直交変換して圧縮する方法が提案されてい
る。

【０００４】このような圧縮方法としては、次式

【数１】に示すように、行列の変換係数を「±１」のみで構成で
き、加減算だけで演算処理を実行することができるアダ
マール変換（Hadamard transform）が用いられている。

【０００５】因に、以下説明の簡略化のため（１）式で
表される４行×４列のアダマール変換行列Ｈ₄を２倍し
た変換行列Ｈ₄₀

【数２】を４次のアダマール変換を表すアダマール変換行列とし
て説明する。

【０００６】ここで時系列に入力される入力データｘ
(0) 、ｘ(1) 、ｘ(2) ……（図１１）から連続する４つ
の入力データｘ(0) 、ｘ(1) 、ｘ(2) 、ｘ(3) を単位ブ
ロツクＢ１とし、当該単位ブロツクＢ１に対して順次１
サンプルデータづつずらした４つの入力データｘ(1) 、
ｘ(2) 、ｘ(3) 、ｘ(4) でなる単位ブロツクＢ２、Ｂ３
……について全てのアダマール変換結果Ｆ（ｔ）（ｆ
₀(t)、ｆ₁(t)、ｆ₂(t)、ｆ₃(t)）を順次演算する場合、
変換結果Ｆ（ｔ）は４次のアダマール変換行列Ｈ₄₀を用
いて、次式

【数３】によつて求めることができる。

【０００７】この変換結果Ｆ（ｔ）は、４次のアダマー
ル変換回路１（図１２）によつて３段縦列接続されるレ
ジスタＲ１、Ｒ２、Ｒ３でそれぞれ遅延された遅延デー
タｘ(t-1) 、ｘ(t-2) 、ｘ(t-3) と入力データｘ(t) と
をそれぞれ３個の加減算器Ａ₁₁、Ａ₁₂、Ａ₁₃で構成され
る加減算回路Ａ１、Ａ２、Ａ３、Ａ４に入力することに
より直接求めることができる。

【０００８】

【発明が解決しようとする課題】ところでこの４次のア
ダマール変換回路１の場合、変換結果Ｆ（ｔ）を求める
には１２（＝３×４）個の加減算器が必要であつて、一
般にｎ次のアダマール変換回路を構成する場合にはｎ
（ｎ−１）個の加減算器が必要となる。例えば８次のア
ダマール変換回路を構成する場合には、５６（＝８×
７）個の加減算器が必要となり回路規模が大きくなると
いう問題があつた。

【０００９】そこでバタフライ演算を用いて加減算回数
を減らした４次のアダマール変換回路５（図１３）が提
案されており、この場合には加減算器の数を８個とする
ことができる。また一般に当該バタフライ演算型のｎ次
のアダマール変換回路を構成する場合には、ｎ・log₂ｎ
個の加減算によつて変換結果Ｆ（ｔ）を演算することが
できる。

【００１０】ところがこのバタフライ演算型の８次のア
ダマール変換回路を構成する場合には、それでも２４個
の加減算器が必要であり、当該アダマール変換回路から
冗長な加減算器を省略することができれば一段と回路規
模を小さく、消費電力を小さくできると考えられる。

【００１１】本発明は以上の点を考慮してなされたもの
で、冗長な加減算器を省略することにより、従来に比し
て一段と回路規模が小さく、かつ消費電力の小さいアダ
マール変換回路を提案しようとするものである。

【００１２】

【課題を解決するための手段】かかる課題を解決するた
め第１の発明においては、垂直方向にｍ個（ｍ＝１、
２、４、８……）及び水平方向にｎ個（１、４、８、１
６……）連続するｍ×ｎ個の時系列入力データｘ(t) を
単位ブロツクＢＬＫとし、前単位ブロツクに対してブロ
ツクデータが一部重複するように設定された現単位ブロ
ツクを順次アダマール変換することにより、ブロツクデ
ータを第１〜第ｍ×ｎ番目の変換データｆ₀(t)〜ｆ_mn-1
(t) に変換するｍ行ｎ次のアダマール変換回路におい
て、現入力データｘ(t) と当該現入力データｘ(t) に対
して所定時間前に入力された遅延データｘ(t-4) との差
分を求め、差分データｘ^,(t) として出力する差分デー
タ出力部１１と、差分データｘ^,(t) に前単位ブロツク
の第１〜第ｍ×ｎ番目の各変換データｆ₀(t-1)〜ｆ_mn-1
(t-1) を加算又は減算し、現単位ブロツクの第１〜第ｍ
×ｎ番目の変換データｆ₀(t)〜ｆ_mn-1(t) として出力す
る加減算処理部１２とを備えるようにする。

【００１３】また第２の発明においては、単位ブロツク
ＢＬＫは、連続する８個の時系列入力データｘ(t) を単
位ブロツクとすると共に、差分データ出力部１１は、入
力データｘ(t) と当該入力データｘ(t) を４サンプル時
間遅延した第１の遅延データｘ(t-4) との差分を求め、
差データｘ^,(t) として出力する差データ生成手段１１
と、差データｘ^,(t) をさらに４サンプル時間遅延し、
第２の遅延データｘ^,,(t) を生成する遅延手段２１と、
差データｘ^,,,(t) から第２の遅延データｘ^,,(t) を減
算し、当該減算データＭ^,(t) を差分データとして出力
する第１の加減算手段Ｓ２１と、差データｘ^,,,(t) に
第２の遅延データｘ^,,(t) を加算し、当該加算データＰ
^,(t) を差分データとして出力する第２の加減算手段Ａ
２１とを有し、加減算処理部１２は、減算データＭ
^,(t) に前単位ブロツクの第５〜第８の変換データｆ
₄(t-1)〜ｆ₇(t-1)を加算又は減算し、現単位ブロツクの
第５〜第８の変換データｆ₄(t)〜ｆ₇(t)として出力する
と共に、加算データＰ^,(t) に前単位ブロツクの第１〜
第４の変換データｆ₀(t-1)〜ｆ₃(t-1)を加算又は減算
し、現単位ブロツクの第１〜第４の変換データｆ₀(t)〜
ｆ₃(t)として出力するようにする。

【００１４】さらに第３の発明においては、単位ブロツ
クＢＬＫは、連続する４個の時系列入力データｘ(t) を
単位ブロツクとすると共に、差分データ出力部１１は、
入力データｘ(t) と当該入力データｘ(t) を４サンプル
時間遅延した第１の遅延データｘ(t-4) との差分を求
め、差分データｘ^,(t) を出力する差データ生成手段１
１を有し、加減算処理部１２は、差分データｘ^,(t) に
前単位ブロツクの第１の変換データｆ₀(t-1)を加算し、
現単位ブロツクの第１の変換データｆ₀(t)として出力す
る第１の加減算手段Ａ１０と、差分データｘ^,(t) から
前単位ブロツクの第２の変換データｆ₁(t-1)を減算し、
現単位ブロツクの第２の変換データｆ₁(t)として出力す
る第２の加減算手段Ｓ１１と、差分データｘ^,(t) に前
単位ブロツクの第４の変換データｆ₃(t-1)を加算し、現
単位ブロツクの第３の変換データｆ₂(t)として出力する
第３の加減算手段Ａ１２と、差分データｘ^,(t) から前
単位ブロツクの第３の変換データｆ₂(t-1)を減算し、現
単位ブロツクの第４の変換データｆ₃(t)として出力する
第４の加減算手段Ｓ１３とを有するようにする。

【００１５】さらに第４の発明においては、単位ブロツ
クＢＬＫは、連続する４個の時系列入力データｘ(t) を
単位ブロツクとすると共に、差分データ出力部１１は、
入力データｘ(t) と当該入力データｘ(t) を４サンプル
時間遅延した遅延データｘ(t-4) との差分を求め、差分
データｘ^,(t) を出力する差分データ出力手段１１を有
し、加減算処理部１２は、指定アドレスに前単位ブロツ
クの第１〜第４の変換データｆ₀(t-1)〜ｆ₃(t-1)を順次
格納するレジスタ５１と、レジスタ５１より読み出した
前単位ブロツクの第１〜第４の変換データｆ₀(t-1)〜ｆ
₃(t-1)を差分データｘ^,(t) に加算又は減算し、現単位
ブロツクの第１〜第４の変換データｆ₀(t)〜ｆ₃(t)とし
て出力する加減算手段５２とを有するようにする。

【００１６】

【作用】第１の発明においては、差分データ出力部１１
から出力される現入力データに対して所定時間前に入力
された遅延データｘ(t-4) と現入力データｘ(t) との差
分を求めることにより、前単位ブロツクと現単位ブロツ
クとで重複しない入力データでなる差分データｘ^,(t)
を求め、当該差分データｘ^,(t) に前単位ブロツクの第
１〜第ｍ×ｎ番目の各変換データｆ₀(t-1)〜ｆ_mn-1(t-
1) を加算又は減算することによつて前単位ブロツクの
第１〜第ｍ×ｎ番目の各変換データｆ₀(t-1)〜ｆ_mn-1(t
-1) から現単位ブロツクに含まれない入力データを削除
する一方、現単位ブロツクに含まれる入力データを加算
することにより、前単位ブロツクと現単位ブロツクに重
複する冗長な演算を省略することができ、従来に比して
一段と小型かつ低消費電力でｍ行ｎ次のアダマール変換
を実行することができる。

【００１７】また第２の発明においては、差分データ出
力部１１から出力される現入力データに対して所定時間
前に入力された遅延データｘ(t-4) と現入力データｘ
(t) との差分を求めることにより、前単位ブロツクと現
単位ブロツクとで重複しない入力データでなる差分デー
タｘ^,(t) を求め、当該差分データｘ^,(t) に前単位ブ
ロツクの第１〜第８番目の変換データｆ₀(t-1)〜ｆ₇(t-
1)を加算又は減算することにより、現単位ブロツクの第
１〜第８番目の変換データｆ₀(t)〜ｆ₇(t)を求めるのに
要する加減算器の数を差分データ出力手段１１における
１個と、第１の加減算手段Ｓ２１における１個と、第２
の加減算手段Ａ２１における１個と、現単位ブロツクの
第５〜第８の変換データｆ₄(t)〜ｆ₇(t)を出力するのに
要する４個と第１〜第４の変換データｆ₀(t)〜ｆ₃(t)と
して出力するのに要する４個の計１１個にすることがで
き、従来８次のアダマール変換に必要だつた２４個の加
減算器を一段と減少することができる。

【００１８】さらに第３の発明においては、差分データ
出力部１１から出力される現入力データに対して所定時
間前に入力された遅延データｘ(t-4) と現入力データｘ
(t)との差分を求めることにより、前単位ブロツクと現
単位ブロツクとで重複しない入力データでなる差分デー
タｘ^,(t) を求め、当該差分データｘ^,(t) に前単位ブ
ロツクの第１〜第４番目の変換データｆ₀(t-1)〜ｆ₃(t-
1)を加算又は減算することにより、現単位ブロツクの第
１〜第４番目の変換データｆ₀(t)〜ｆ₃(t)を求めるのに
要する加減算器の数を差分データ出力手段１１における
１個と、現単位ブロツクの第１〜第４の変換データｆ
₀(t)〜ｆ₃(t)を出力するのに要する４個の計５個にする
ことができ、従来４次のアダマール変換に必要だつた８
個の加減算器を一段と減少することができる。

【００１９】さらに第４の発明においては、加減算処理
部１２を指定アドレスに前単位ブロツクの第１〜第４の
変換データｆ₀(t-1)〜ｆ₃(t-1)を順次格納するレジスタ
５１と、差分データｘ^,(t) にレジスタ５１より読み出
した前単位ブロツクの第１〜第４の変換データｆ₀(t-1)
〜ｆ₃(t-1)を加算し、又は減算する加減算手段５２とで
構成されるアキユームレータとすることにより、従来に
比して一段と簡易な構成により現単位ブロツクの第１〜
第４の変換データｆ₀(t)〜ｆ₃(t)を求めることができ
る。

【００２０】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００２１】（１）第１の実施例この実施例において、４次のアダマール変換回路は、時
点ｔ及び時点ｔ＋１でアダマール変換される単位ブロツ
クのブロツクデータが相互に重複する関係を用いること
により、５回の加算又は減算によつて入力データｘ(t)
をアダマール変換する。

【００２２】すなわち時点ｔ＋１でのアダマール変換結
果Ｆ(t+1) （ｆ₀(t+1)、ｆ₁(t+1)、ｆ₂(t+1)、ｆ₃(t+
1)）は、（３）式を用いて、次式

【数４】で与えられるが、この変換結果Ｆ(t+1) は、（３）式に
示す時点ｔでの変換結果Ｆ(t) （ｆ₀(t)、ｆ₁(t)、ｆ
₂(t)、ｆ₃(t)）を用いて、次式

【数５】

【数６】

【数７】

【数８】として表すことができる。

【００２３】この関係を行列を用いて表すと、時点ｔ＋
１でのアダマール変換結果Ｆ(t+1)は、時点ｔでのアダ
マール変換結果Ｆ（ｔ）（ｆ₀(t)〜ｆ₃(t)）を用いて、
次式

【数９】に示すようになる。

【００２４】このとき４次のアダマール変換に要する加
算又は減算回数は、時点ｔ＋１の入力データｘ(t+1）に
対して４サンプル前の時点ｔ−３の入力データｘ(t-3）
との差分データｘ^,(t) （＝ｘ(t+1）−ｘ(t-3））を求
めるのに要する１回と当該差分データｘ^,(t) に時点ｔ
での変換結果Ｆ（ｔ）（ｆ₀(t)、ｆ₁(t)、ｆ₂(t)、ｆ
₃(t)）をそれぞれ加算又は減算するのに要する４回の計
５回となる。

【００２５】この（９）式の関係を満足する４次のアダ
マール変換は、図１におけるアダマール変換回路１０に
よつて演算処理することができる。ここでアダマール変
換回路１０は、遅延出力部１１及び加減算処理部１２で
構成され、遅延出力部１１は、入力データｘ(t) を４サ
ンプル分遅延した遅延データｘ(t-4) を４サンプル遅延
回路１３を介して減算器Ｓ１０に供給するように構成さ
れている。

【００２６】減算器Ｓ１０は、入力データｘ(t) より当
該遅延データｘ(t-4) を減算することにより、（９）式
第２項に対応する演算処理を実行し、演算結果を差分デ
ータｘ^,(t) として加減算処理部１２に出力するように
なされている。ここで加減算処理部１２は、（９）式第
１項の加算又は減算処理に対応する４つの加減算器Ａ１
０、Ｓ１１、Ａ１２、Ｓ１３に差分データｘ^,(t) をそ
れぞれ供給するようになされている。

【００２７】このとき加減算器Ａ１０、Ｓ１１、Ａ１
２、Ｓ１３は、前時点ｔ−１での変換結果Ｆ(t-1) に差
分データｘ^,(t) を加算又は減算すると、演算結果を現
時点ｔの変換データＦ(t) （ｆ₀(t)、ｆ₁(t)、ｆ₂(t)、
ｆ₃(t)）として出力する。またレジスタＲ１０、Ｒ１
１、Ｒ１２、Ｒ１３は、加減算器Ａ１０、Ｓ１１、Ａ１
２、Ｓ１３より新たな変換データｆ₀(t)、ｆ₁(t)、ｆ
₂(t)、ｆ₃(t)を入力するごとに保持内容を書き換える。

【００２８】ここでレジスタＲ１０及びＲ１１は、一時
記憶されている変換データｆ₀(t-1)及びｆ₁(t-1)をそれ
ぞれ対応する加算器Ａ１０及び減算器Ｓ１１に供給する
ようになされており、またレジスタＲ１２及びＲ１３
は、一時記憶されている変換データｆ₂(t-1)及びｆ₃(t-
1)をそれぞれ互いの減算器Ｓ１３及び加算器Ａ１２に供
給するようになされている。

【００２９】以上の構成において、アダマール変換回路
１０は、時点ｔ₀より入力データｘ₀、ｘ₁、ｘ₂……
が順次入力されるごとに当該入力データｘ₀、ｘ₁、ｘ
₂……を減算器Ｓ１０及び４サンプル遅延回路１３に入
力する（図２（Ａ））。因みにこの実施例の場合、レジ
スタＲ１０、Ｒ１１、Ｒ１２、Ｒ１３に記憶されるデー
タ値は時点ｔ₀に先立つて負論理のクリア信号ＣＬＲ２
（図２（Ｄ））によつてクリアされる。

【００３０】また図２において〔1, 2〕は時点ｔ₁及び
ｔ₂の入力データｘ₁及びｘ₂の和ｘ₁ ＋ｘ₂ を表すも
のとし、〔1,-2〕は入力データｘ₁及びｘ₂の差ｘ₁ −
ｘ₂を表すものとする。アダマール変換回路１０は、時
点ｔ₀からｔ₄の間、４サンプル遅延回路１３の遅延出
力が不定であるため、負論理のクリア信号ＣＬＲ１（図
２（Ｂ））によつてクリアされたデータを遅延出力ｘ(t
-4) として減算器Ｓ１０に出力する。

【００３１】減算器Ｓ１０は、このとき入力データｘ
(t) と遅延出力ｘ(t-4) との差分を求め、差分データｘ
^,(t₀)、ｘ^,(t₁)、ｘ^,(t₂)、ｘ^,(t₃)として入力デー
タｘ₀、ｘ₁、ｘ₂、ｘ₃を加算器Ａ１０、Ａ１２及び
減算器Ｓ１１、Ｓ１３に出力する（図２（Ｃ））。

【００３２】このとき加算器Ａ１０、Ａ１２及び減算器
Ｓ１１、Ｓ１３は、各レジスタＲ１０〜Ｒ１３から１サ
ンプル前の時刻における変換データｆ₀(t-1)〜ｆ₃(t-1)
をそれぞれ入力し、演算結果を変換データｆ₀(t)〜ｆ
₃(t)として出力する。例えば時点ｔ₃の場合、加算器Ａ
１０は、レジスタＲ１０から前時刻ｔ₂の変換データｆ
₀(t₂) （＝〔 0, 1, 2〕）を入力すると（図２
（Ｈ））、当該変換データｆ₀(t₂) に現時点ｔ₃の減算
データｘ^,(t₃)（＝ｘ₃）を加算し（図２（Ｃ））、演
算結果を変換データｆ₀(t₃) （＝〔 0, 1, 2, 3 〕）と
して出力する（図２（Ｌ））。

【００３３】同様に減算器Ｓ１１は、レジスタＲ１１か
ら前時刻ｔ₂の変換データｆ₁(t₂)（＝〔 0,-1, 2〕）
を入力すると（図２（Ｇ））、現時点ｔ₃の減算データ
ｘ^,(t₃)（＝ｘ₃）から当該変換データｆ₁(t₂) を減算
し、演算結果を変換データｆ₁(t₃) （＝〔-0, 1,-2, 3
〕）として出力する（図２（Ｋ））。

【００３４】一方加算器Ａ１２及び減算器Ｓ１３は、互
いのレジスタＲ１３及びＲ１２より前時刻ｔ₂の変換デ
ータｆ₃(t₂) （＝〔-0,-1, 2〕）（図２（Ｅ））及びｆ
₂(t₂) （＝〔-0, 1, 2〕）を入力し（図２（Ｆ））、現
時点ｔ₃の減算データｘ^,(t₃)（＝ｘ₃）に加算及び減
算することにより、変換データｆ₂(t₃) （＝〔-0,-1,2,
3 〕）（図２（Ｊ））及びｆ₃(t₃) （＝〔 0,-1,-2, 3
〕）（図２（Ｉ））を出力する。

【００３５】これにより時点ｔ₀からｔ₃の間、（３）
式の関係を満たす変換データＦ(0)、Ｆ(1) 、Ｆ(2) 、
Ｆ(3) が出力される。またアダマール変換回路１０は、
続く時点ｔ₄以後、４サンプル遅延回路１３より現時点
ｔ₄、ｔ₅、ｔ₆……の入力データｘ₄、ｘ₅、ｘ₆…
…に対して４サンプル時刻前の入力データｘ₀、ｘ₁、
ｘ₂……を減算器Ｓ１０に順次出力する。

【００３６】これにより減算器Ｓ１０は、現時点ｔ₄、
ｔ₅、ｔ₆……と４サンプル時刻前ｔ₀、ｔ₁、ｔ₂…
…の入力データの差分値を差分データｘ^,(t₄)（＝ｘ₄
−ｘ₀）、ｘ^,(t₅)（＝ｘ₅−ｘ₁）……として加算器
Ａ１０、Ａ１２及び減算器Ｓ１１、Ｓ１３に出力する
（図２（Ｃ））。

【００３７】ここで各加算器Ａ１０、Ａ１２及び減算器
Ｓ１１、Ｓ１３は、当該差分データｘ^,(t₄)、ｘ^,(t₅)
……を前時刻の変換データＦ(3) 、Ｆ(4) ……に加算す
ることにより、常に連続する４サンプリングの入力デー
タの和又は差でなる変換データＦ(4) 、Ｆ(5) ……を出
力する。

【００３８】例えば時点ｔ₄の場合、加算器Ａ１０は、
レジスタＲ１０から前時刻ｔ₃の変換データｆ₀(t₃)
（＝〔 0, 1, 2, 3 〕）を入力すると（図２（Ｈ））、
当該変換データｆ₀(t₃) に差分データｘ^,(t₄)（＝ｘ₄
−ｘ₀)を加算することにより時刻t₁〜時刻ｔ₄の連続４
サンプルの入力データｘ₁ 〜ｘ₄をアダマール変換した
演算結果を変換データｆ₀(t₄) （＝〔 1, 2, 3, 4 〕）
として出力する（図２（Ｌ））。

【００３９】同様に減算器Ｓ１１は、レジスタＲ１１か
ら前時刻ｔ₃の変換データｆ₁(t₃)（図２（Ｇ））の反
転データ「−ｆ₁(t₃) 」（＝〔 0,-1, 2,-3 〕）を入力
すると、当該反転変換データ「−ｆ₁(t₃) 」に差分デー
タｘ^,(t₄)（＝ｘ₄−ｘ₀)を加算することにより時刻ｔ
₀の入力データｘ₀ を取り除き、変換データｆ₁(t₄)
（＝〔-1, 2,-3, 4 〕）として出力する（図２
（Ｋ））。

【００４０】一方、加算器Ａ１２及び減算器Ｓ１３は、
互いのレジスタＲ１３及びＲ１２から前時刻ｔ₃の変換
データｆ₃(t₃) （＝〔 0,-1,-2_,3 〕）（図２（Ｅ））
及び変換データｆ₂(t₃) （図２（Ｆ））の反転信号「−
ｆ₂(t₃) 」（＝〔 0, 1,-2_,-3〕）を入力し、差分デー
タｘ^,(t₄)（＝ｘ₄−ｘ₀)を加算することにより、演算
結果を変換データｆ₂(t₄) （＝〔-1,-2, 3, 4 〕）及び
ｆ₃(t₄) （＝〔 1,-2,-3, 4 〕）として出力する。

【００４１】以上の構成によれば、従来のアダマール変
換回路１及び５においては１２個又は８個必要であつた
加減算器の数を５個に減らすことができ、アダマール変
換回路を従来に比して一段と小型かつ低消費電力で駆動
することができる。

【００４２】（２）第２の実施例図１との対応部分に同一符号を付して示す図３におい
て、２０は全体として８次のアダマール変換回路を示
し、時系列に１サンプルづつずれて連続する８個の入力
データｘ₀〜ｘ₇、ｘ₁〜ｘ₈……について順次アダマ
ール変換するようになされている。

【００４３】ここでアダマール変換回路２０は、８次の
アダマール変換が４次のアダマール変換行列Ｈ₄を用い
て、次式

【数１０】と表せることに基づいて加算器又は減算器の数を削減す
る。

【００４４】すなわち（10) 式は、次式

【数１１】に示すように、８次のアダマール変換は４次のアダマー
ル変換を２つ用いて表すことができる。

【００４５】さらに（11）式において、現入力データｘ
(t) と４サンプル前の入力データｘ(t-4) との加算値
（ｘ(t) ＋ｘ(t-4) ）を加算データＰ(t) とし、現入力
データｘ(t) と４サンプル前の入力データｘ(t-4) との
減算値（ｘ(t) −ｘ(t-4) ）を減算データＭ(t) とする
と（11）式は、次式

【数１２】に示すように、（３）式と同じ構成が２段含まれている
ことが分かる。

【００４６】すなわち８次のアダマール変換回路２０
は、第１の実施例で示した４次のアダマール変換回路１
０を２つ用いて加算器及び減算器の数を減らすと共に、
２つのアダマール変換回路１０に共通する遅延出力部１
１を共通に用いてさらに減算器の数を１個減らすことが
できる。

【００４７】アダマール変換回路２０は、入力データｘ
(t) を遅延出力部１１に入力し、入力データｘ(t) を４
サンプル分遅延した遅延データｘ(t-4) と入力データｘ
(t)との差分でなる差分データｘ^,(t) を４サンプル遅
延回路２１及びセレクタ２２にそれぞれ出力するように
なされている。

【００４８】４サンプル遅延回路２１は、差分データｘ
^,(t) をさらに４サンプル分遅延し、遅延差分データｘ
^,,(t) として加算器Ａ２１及び減算器Ｓ２１に出力する
ようになされている。因みにセレクタ２２は、セレクタ
信号ＳＥＬにより初期設定のため時点ｔ₇までは入力デ
ータｘ(t) を加算器Ａ２１及び減算器Ｓ２１に出力する
ようになされている。

【００４９】ここで加算器Ａ２１は、セレクタ２２を介
して入力される差分データｘ^,,,(t) （差分データｘ^,
(t) 又は入力データｘ(t) ）と４サンプル遅延回路２１
を介して入力される遅延差分データｘ^,,(t) とを加算し
て加減算処理部１２Ｌに出力する。このとき差分データ
ｘ^,,,(t) と遅延差分データｘ^,,(t) との和の値は、次
式

【数１３】に示すように加算データＰ^,(t) であり、加減算処理部
１２Ｌは上述の第１の実施例の場合と同様の処理によつ
て８サンプルデータのうち下位４サンプルに対応する変
換データｆ₀(t)、ｆ₁(t)、ｆ₂(t)、ｆ₃(t)を出力する。

【００５０】一方、減算器Ｓ２１はセレクタ２２を介し
て入力される差分データｘ^,,,(t)（差分データｘ^,(t)
又は入力データｘ(t) ）より４サンプル遅延回路２１
を介して入力される遅延差分データｘ^,,(t) を減算して
加減算処理部１２Ｈに出力する。

【００５１】このとき差分データｘ^,,,(t) と遅延差分
データｘ^,,(t) との差の値は、次式

【数１４】に示すように減算データＭ^,(t) であり、加減算処理部
１２Ｈは上述の第１の実施例と同様の処理によつて８サ
ンプルデータのうち上位４サンプルに対応する変換デー
タｆ₄(t)、ｆ₅(t)、ｆ₆(t)、ｆ₇(t)を出力する。

【００５２】これによりアダマール変換回路２０は、遅
延出力部１１に含まれる１個の減算器と、加算データＰ
^,(t) 及び減算データＭ^,(t) を出力する加算器Ａ２１
及び減算器Ｓ２１と、各加減算処理部１２Ｈ及び１２Ｌ
に含まれる８個の加算器及び減算器の計１１個の加減算
によつて８次のアダマール変換を実行するようになされ
ている。

【００５３】以上の構成において、アダマール変換回路
２０は、時点ｔ₀より入力データｘ₀、ｘ₁、ｘ₂……
が順次入力されるごとに当該入力データｘ₀、ｘ₁、ｘ
₂……を遅延出力部１１の減算器Ｓ１０及び４サンプル
遅延回路１３に入力する（図４及び図５）。

【００５４】この実施例の場合、レジスタＲ１０Ｌ（Ｒ
１０Ｈ）、Ｒ１１Ｌ（Ｒ１１Ｈ）、Ｒ１２Ｌ（Ｒ１２
Ｈ）、Ｒ１３Ｌ（Ｒ１３Ｈ）に記憶されるデータ値は時
点ｔ₃のタイミングで負論理のクリア信号ＣＬＲ２（図
４（Ｉ））によつてクリアされている。

【００５５】またアダマール変換回路２０は、時点ｔ₀
からｔ₄の間、４サンプル遅延回路１３の遅延出力が不
定であるため、負論理のクリア信号ＣＬＲ１（図４
（Ｂ））によつてクリアされたデータ「０」を遅延出力
として減算器Ｓ１０に出力するものとする。

【００５６】さらにアダマール変換回路２０は、時点ｔ
₀からｔ₇の間、セレクタ信号ＳＥＬを立ち下げ、入力
データｘ(t) をセレクタ２２より出力する（図４（Ｄ）
及び図５（Ｄ））。

【００５７】例えば時点ｔ₈の場合、アダマール変換回
路２０は、４サンプル遅延回路１３より現時点ｔ₈の入
力データｘ₈（図５（Ａ））に対して４サンプル時刻前
の入力データｘ₄を減算器Ｓ１０に出力する。

【００５８】このとき減算器Ｓ１０は、現時点ｔ₈と４
サンプル時刻前ｔ₄の入力データｘ₄の差分値を差分デ
ータｘ^,(t₈)（＝ｘ₈−ｘ₄）として４サンプル遅延回
路２１に出力すると共に、セレクタ２２を介して加算器
Ａ２１及び減算器Ｓ２１に出力する（図５（Ｃ））。

【００５９】ここで４サンプル遅延回路２１は、差分デ
ータｘ^,(t₈)に対してさらに４サンプル時刻前の遅延差
分データｘ^,,(t₈)（＝ｘ₄−ｘ₀）を加算器Ａ２１及び
減算器Ｓ２１に出力する（図５（Ｆ））。

【００６０】このとき加算器Ａ２１は、差分データｘ
^,,,(t₈)に遅延差分データｘ^,,(t₈)を加算し（図５
（Ｅ）及び図５（Ｆ））、加算データＰ^,(t₈)（＝−ｘ
₀＋ｘ₈）を下位の４サンプルに対応する加減算処理部
１２Ｌに出力する（図５（Ｇ））。

【００６１】またこのとき減算器Ｓ２１は、差分データ
ｘ^,,,(t₈)から遅延差分データｘ^,,(t₈)を減算し（図５
（Ｅ）及び図５（Ｆ））、減算データＭ^,(t₈)（＝ｘ₀
−ｘ₄−ｘ₄＋ｘ₈）を上位の４サンプルに対応する加
減算処理部１２Ｈに出力する（図５（Ｈ））。

【００６２】ここで加減算処理部１２Ｈ及び１２Ｌは、
上述の第１の実施例の加減算処理部１２と同様に、各レ
ジスタＲ１０Ｌ（Ｒ１０Ｈ）、Ｒ１１Ｌ（Ｒ１１Ｈ）、
Ｒ１２Ｌ（Ｒ１２Ｈ）、Ｒ１３Ｌ（Ｒ１３Ｈ）に記憶さ
れている前時点ｔ₇の変換データｆ₀(ｔ₇)〜ｆ₃(ｔ₇)
（ｆ₄(ｔ₇)〜ｆ₆(ｔ₇)）を加算データＰ^,(t₈)及び減算
データＭ^,(t₈)に加算又は減算する。

【００６３】すなわち加算器Ａ１０Ｌは、レジスタＲ１
０Ｌから前時刻ｔ₇の変換データｆ₀(t₇) （＝〔 0, 1,
2, 3, 4, 5, 6, 7 〕）を入力すると（図５（Ｑ））、
当該変換データｆ₀(t₇) に加算データＰ^,(t₈)（＝ｘ₈
−ｘ₀)を加算することにより（図５（Ｇ））、時刻t₁〜
時刻ｔ₈の連続８サンプルの入力データｘ₁ 〜ｘ₈を演
算した演算結果を変換データｆ₀(t₈) （＝〔 1, 2, 3,
4, 5, 6, 7_,8 〕）として出力する。

【００６４】同様に減算器Ｓ１１Ｌは、レジスタＲ１１
Ｌから前時刻ｔ₇の変換データｆ₁(t₇) （＝〔-0, 1,-
2, 3,-4, 5,-6, 7 〕）の反転データを入力すると（図
５（Ｐ））、反転データ「−ｆ₁(t₇) 」（＝〔 0,-1,
2,-3, 4,-5, 6,-7 〕）に加算データＰ^,(t₈)（＝ｘ₈
−ｘ₀)を加算することにより（図５（Ｇ））、時刻ｔ₀
の入力データｘ₀ を取り除き、変換データｆ₁(t₈) （＝
〔-1, 2,-3, 4,-5, 6,-7,8 〕）として出力する。

【００６５】一方、加算器Ａ１２Ｌ及び減算器Ｓ１３Ｌ
は、互いのレジスタＲ１３Ｌ及びＲ１２Ｌより前時刻ｔ
₇の変換データｆ₃(t₇) （＝〔 0,-1,-2_,3, 4,-5,-6,
7 〕）（図５（Ｎ））及びｆ₂(t₇) （＝〔-0,-1, 2_,3
,-4,-5, 6, 7〕）（図５（Ｏ）の反転データを入力す
ると、変換データｆ₃(t₇) 及び反転データ「−ｆ
₂(t₇)」（＝〔 0, 1,-2_,-3, 4, 5,-6,-7〕）に加算デ
ータＰ^,(t₈)（＝ｘ₈−ｘ₀)を加算することにより（図
５（Ｇ））、時刻ｔ₀の入力データｘ₀ を取り除き、変
換データｆ₂(t₈) （＝〔-1,-2, 3, 4,-5,-6, 7, 8 〕）
及び変換データｆ₃(t₈)（＝〔 1,-2,-3, 4, 5,-6,-7, 8
〕）として出力する。

【００６６】また加減算処理部１２Ｈの加算器Ａ１０
Ｈ、Ａ１２Ｈ及び減算器Ｓ１１Ｈ、Ｓ１３Ｈも上述の場
合と同様、減算データＭ^,(t₈)に前時刻ｔ₇の変換デー
タｆ₄(t₇) 、ｆ₇(t₇) を加算すると共に、減算データＭ
^,(t₈)から変換データｆ₅(t₇)、ｆ₆(t₇) を減算し、連
続８サンプルの入力データｘ₁〜ｘ₈をアダマール変換
した変換データｆ₄(t₈) 〜ｆ₇(t₈) を出力する。

【００６７】以上の構成によれば、従来のアダマール変
換回路においては６４個又は２４個必要であつた加減算
器の数を１１個に減らすことができ、アダマール変換回
路を従来に比して一段と小型かつ低消費電力で駆動する
ことができる。

【００６８】（３）他の実施例また上述の実施例においては、時系列に連続して入力さ
れる４個（図６（Ａ））又は８個（図６（Ｂ））の入力
データｘ(t) について４次又は８次のアダマール変換を
実行する場合について述べたが、本発明はこれに代え、
２ラインにまたがつて入力される８個の入力データ（図
６（Ｃ））を単位ブロツクとする２行×４次のアダマー
ル変換の場合にも適用し得る。

【００６９】この実施例の場合、アダマール変換回路３
０（図７）は、４サンプル遅延回路２１に代えてライン
遅延回路３１を有することを除いて同様の構成を有して
おり、上述のアダマール変換回路２０と同様、１１個の
加算器又は減算器によつて線順次に読み出される８個の
入力データを順次アダマール変換して出力するようにな
されている。

【００７０】因み各走査線の各開始時に遅延出力部１１
の各差分データｘ^,(t) はセレクタ２２がある場合と同
様に初期化されるためセレクタ２２を省略することがで
きる。これによりアダマール変換回路３０を一段と小型
に構成することができる。

【００７１】また上述の実施例においては、１ライン上
に連続して存在する４個（図６（Ａ））又は８個（図６
（Ｂ））の入力データｘ(t) について４次又は８次のア
ダマール変換を実行する場合について述べたが、本発明
はこれに代え、４ラインにまたがつて入力される１６個
の入力データ（図６（Ｄ））を単位ブロツクとする４行
×４次のアダマール変換の場合にも適用し得る。

【００７２】この実施例の場合、アダマール変換回路４
０（図８）は、バタフライ型のアダマール変換回路５の
３段のレジスタをライン遅延回路４１、４２、４３に置
き換えてなる前処理部４４及び４個の加減算処理部１２
ＬＬ、１２ＬＨ、１２ＨＬ、１２ＨＨを有することを除
いてアダマール変換回路１０と同様の構成を有してい
る。

【００７３】ここでアダマール変換回路４０は、バタフ
ライ型のアダマール変換回路５の構成を利用することに
より、垂直方向へのライン遅延回路の段数を節約するよ
うになされており、４ラインにまたがる１６個のデータ
を線順次に入力データｘ(t)として読み出すと、当該入
力データｘ(t) から４サンプル前の遅延データｘ(t-4)
を減算した減算データｘ^,(t) を前処理部４４に供給す
るようになされている。

【００７４】これによりアダマール変換回路４０は、４
×４個の入力データｘ(t) に対する４行×４次のアダマ
ール変換を、遅延出力部１１に含まれる１個の減算器
と、バタフライ演算に用いられる８個の加算器又は減算
器と、４個の加減算処理部１２ＬＬ、１２ＬＨ、１２Ｈ
Ｌ、１２ＨＨに含まれる１６個の計２５個の加算器又は
減算器だけによつて実行することができる。

【００７５】さらに上述の第１の実施例においては、加
減算処理部１２を４個の加減算器及び４個のレジスタで
構成する場合について述べたが、本発明はこれに代え、
図９に示すように４ワードのレジスタ５１及び算術論理
演算装置（ＡＬＵ：arithmetric logic unit）５２で構
成されるアキユームレータの構成のアダマール変換回路
に適用しても良い。

【００７６】この実施例の場合、レジスタ５１はアドレ
ス「０」〜「３」に現時点ｔに対して１サンプル前の４
個の変換データｆ₀(t-1)〜ｆ₃(t-1)を格納するようにな
されており、算術論理演算装置５２はアドレス信号ＡＤ
Ｒによつて指定されるアドレスから該当する変換データ
を順次読み出して時分割処理するようになされている。

【００７７】ここでアドレス信号ＡＤＲは、図１０に示
すように、２サンプルごと（すなわち１サンプル前と
後）にアドレス「２」と「３」の指定の順序が交互に入
れ代わるようになされている。これは加算器Ａ１２及び
減算器Ｓ１３が、相互に他方のレジスタＲ１３及びＲ１
２より１サンプル前の変換データｆ₃(t-1)及びｆ₂(t-1)
を読み出すことに対応するためである。

【００７８】さらに上述の実施例においては、１ライン
上に４個又は８個連続する入力データｘ(t) を４次又は
８次のアダマール変換に本発明を適用する場合について
述べたが、本発明はこれに限らず、一般に時系列に４・
ｍ（ｍ＝１、２、３……）個連続する入力データを一組
とし、１サンプル時間づつ遅延した４・ｍ個の入力デー
タｘ(t) を順次アダマール変換する４・ｍ次のアダマー
ル変換の場合にも広く適用し得る。

【００７９】さらに上述の実施例においては、各ライン
上に４個連続すると共に２ライン又は４ラインに亘つて
入力される１ブロツクの入力データｘ(t) を一度にアダ
マール変換する２行×４次又は４行×４次のアダマール
変換に本発明を適用する場合について述べたが、本発明
はこれに限らず、一般に垂直方向に２・ｎ（ｎ＝１、
２、３……）ライン連続し、水平方向に４個連続する入
力データを一ブロツクとして２・ｎ×４個の入力データ
ｘ(t) を順次アダマール変換する２・ｎ行×４次のアダ
マール変換の場合に広く適用し得る。

【００８０】さらに上述の実施例においては、各ライン
上に４個連続すると共に２ライン又は４ラインに亘つて
入力される１ブロツクの入力データｘ(t) を一度にアダ
マール変換する２行×４次又は４行×４次のアダマール
変換に本発明を適用する場合について述べたが、本発明
はこれに限らず、一般に水平方向に４・ｍ（ｍ＝１、
２、３……）個連続する入力データを一ブロツクとして
２×４・ｍ個又は４×４・ｍ個の入力データｘ(t) を順
次アダマール変換する２行×４・ｍ次又は４行×４・ｍ
次のアダマール変換の場合に広く適用し得る。

【００８１】さらに上述の実施例においては、加算デー
タＰ^,(t) 及び減算データＭ^,(t)をそれぞれ水平方向
への４次のアダマール変換回路１０を構成する加減算処
理部１２に供給する場合について述べたが（図３、図６
及び図７）、本発明はこれに限らず、８次以上のアダマ
ール変換回路に入力するようにしても良い。

【００８２】さらに上述の実施例においては、前単位ブ
ロツクに対して１サンプル分又は１ラインずらした現ブ
ロツクについて連続する入力データを順次アダマール変
換する場合について述べたが、本発明はこれに限らず、
前単位ブロツクと現単位ブロツクで重複が生じるように
複数サンプル又は複数ラインずれたブロツクについて順
次アダマール変換する場合にも広く適用し得る。

【００８３】

【発明の効果】上述のように本発明によれば、差分デー
タ出力部から出力される現入力データに対して所定時間
前に入力された遅延データと現入力データとの差分を求
めることにより、前単位ブロツクと現単位ブロツクとで
重複しない入力データでなる差分データを求め、当該差
分データに前単位ブロツクの第１〜第ｍ×ｎ番目の各変
換データを加算又は減算することによつて前単位ブロツ
クの第１〜第ｍ×ｎ番目の各変換データから現単位ブロ
ツクに含まれない入力データを削除する一方、現単位ブ
ロツクに含まれる入力データを加算することにより、前
単位ブロツクと現単位ブロツクに重複する冗長な演算を
省略することができ、従来に比して一段と小型かつ低消
費電力でｍ行ｎ次のアダマール変換を実行することがで
きる。

【図面の簡単な説明】

【図１】本発明によるアダマール変換回路の第１の実施
例を示すブロツク図である。

【図２】その動作の説明に供するタイミングチヤート図
である。

【図３】本発明によるアダマール変換回路の第２の実施
例を示すブロツク図である。

【図４】その動作の説明に供するタイミングチヤート図
である。

【図５】その動作の説明に供するタイミングチヤート図
である。

【図６】単位ブロツクの説明に供する略線図である。

【図７】他の実施例における２行４次のアダマール変換
回路を示すブロツク図である。

【図８】他の実施例における４行４次のアダマール変換
回路を示すブロツク図である。

【図９】他の実施例における４次のアグマール変換回路
を示すブロツク図である。

【図１０】その動作の説明に供するタイミングチヤート
である。

【図１１】単位ブロツク相互間のブロツクデータの重な
りを示す略線図である。

【図１２】従来の４次のアダマール変換回路を示すブロ
ツク図である。

【図１３】従来の４次のアダマール変換回路を示すブロ
ツク図である。

【符号の説明】

１、５、１０、２０、３０、４０、５０……アダマール
変換回路、１１……遅延出力部、１２……加減算処理
部、１３、２１……４サンプル遅延回路、２２……セレ
クタ、３１、４１、４２、４３……ライン遅延回路、Ｒ
……レジスタ、Ａ……加算器、Ｓ……減算器。

Claims

【特許請求の範囲】

【請求項１】垂直方向にｍ個（ｍ＝１、２、４、８…
…）及び水平方向にｎ個（１、４、８、１６……）連続
するｍ×ｎ個の時系列入力データを単位ブロツクとし、
前単位ブロツクに対してブロツクデータが一部重複する
ように設定された現単位ブロツクを順次アダマール変換
することにより、上記ブロツクデータを第１〜第ｍ×ｎ
番目の変換データに変換するｍ行ｎ次のアダマール変換
回路において、現入力データと当該現入力データに対して所定時間前に
入力された遅延データとの差分を求め、差分データとし
て出力する差分データ出力部と、上記差分データに上記前単位ブロツクの第１〜第ｍ×ｎ
番目の各変換データを加算又は減算し、上記現単位ブロ
ツクの第１〜第ｍ×ｎ番目の変換データとして出力する
加減算処理部とを具えることを特徴とするｍ行ｎ次のア
ダマール変換回路。
【請求項２】上記単位ブロツクは、連続する８個の時系
列入力データを単位ブロツクとすると共に、上記差分データ出力部は、上記入力データと当該入力データを４サンプル時間遅延
した第１の遅延データとの差分を求め、差データとして
出力する差データ生成手段と、上記差データをさらに４サンプル時間遅延し、第２の遅
延データを生成する遅延手段と、上記差データから上記第２の遅延データを減算し、当該
減算データを上記差分データとして出力する第１の加減
算手段と、上記差データに上記第２の遅延データを加算し、当該加
算データを上記差分データとして出力する第２の加減算
手段とを有し、上記加減算処理部は、上記減算データに上記前単位ブロツクの第５〜第８の変
換データを加算又は減算し、上記現単位ブロツクの第５
〜第８の変換データとして出力すると共に、上記加算デ
ータに上記前単位ブロツクの第１〜第４の変換データを
加算又は減算し、上記現単位ブロツクの第１〜第４の変
換データとして出力することを特徴とする請求項１に記
載の８次のアダマール変換回路。
【請求項３】上記単位ブロツクは、連続する４個の時系
列入力データを単位ブロツクとすると共に、上記差分データ出力部は、上記入力データと当該入力データを４サンプル時間遅延
した遅延データとの差分を求め、上記差分データを出力
する差データ生成手段を有し、上記加減算処理部は、上記差分データに上記前単位ブロツクの第１の変換デー
タを加算し、現単位ブロツクの第１の変換データとして
出力する第１の加減算手段と、上記差分データから上記前単位ブロツクの第２の変換デ
ータを減算し、現単位ブロツクの第２の変換データとし
て出力する第２の加減算手段と、上記差分データに上記前単位ブロツクの第４の変換デー
タを加算し、現単位ブロツクの第３の変換データとして
出力する第３の加減算手段と、上記差分データから上記前単位ブロツクの第３の変換デ
ータを減算し、現単位ブロツクの第４の変換データとし
て出力する第４の加減算手段とを有することを特徴とす
る請求項１に記載の４次のアダマール変換回路。
【請求項４】上記単位ブロツクは、連続する４個の時系
列入力データを単位ブロツクとすると共に、上記差分データ出力部は、上記入力データと当該入力データを４サンプル時間遅延
した遅延データとの差分を求め、上記差分データを出力
する差データ生成手段を有し、上記加減算処理部は、指定アドレスに上記前単位ブロツクの第１〜第４の変換
データを順次格納するレジスタと、上記レジスタより読み出した上記前単位ブロツクの第１
〜第４の変換データを上記差分データに加算又は減算
し、現単位ブロツクの第１〜第４の変換データとして出
力する加減算手段とを有することを特徴とする請求項１
に記載の４次のアダマール変換回路。