JP2555966B2 - ディジタル加算回路 - Google Patents
ディジタル加算回路Info
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Description
【０００１】
【産業上の利用分野】本発明はディジタル加算回路に係
り、特に複数の遅延素子と、加算器及び減算器とから構
成されたディジタル加算回路に関する。
り、特に複数の遅延素子と、加算器及び減算器とから構
成されたディジタル加算回路に関する。
【０００２】一定範囲内に含まれるディジタルテレビジ
ョン信号（画素）の動き情報の総和を求めて動き検出を
行う場合など、ディジタル信号処理においてはディジタ
ル加算回路が良く用いられる。かかるディジタル加算回
路では、回路構成を簡略化することが必要とされる。
ョン信号（画素）の動き情報の総和を求めて動き検出を
行う場合など、ディジタル信号処理においてはディジタ
ル加算回路が良く用いられる。かかるディジタル加算回
路では、回路構成を簡略化することが必要とされる。
【０００３】
【従来の技術】図５は従来のディジタル加算回路の一例
の構成図を示す。同図において、この従来のディジタル
加算回路は、入力ディジタル信号の標本化周期Ｔと同一
の遅延時間をもつ遅延素子１６、１８、２０及び２２
と、加算器１７、１９、２１及び２３とより構成されて
いる。遅延素子１６、１８、２０及び２２は例えばラッ
チ回路により実現される。
の構成図を示す。同図において、この従来のディジタル
加算回路は、入力ディジタル信号の標本化周期Ｔと同一
の遅延時間をもつ遅延素子１６、１８、２０及び２２
と、加算器１７、１９、２１及び２３とより構成されて
いる。遅延素子１６、１８、２０及び２２は例えばラッ
チ回路により実現される。
【０００４】図５において、入力端子１５に入力された
標本化周期Ｔのディジタル信号は、加算器１７に入力さ
れ、ここで遅延素子１６により１標本化周期遅延された
入力ディジタル信号と加算された後、遅延素子１８に入
力される。以下、同様にして遅延素子１８、２０、２２
によりそれぞれ１標本化周期遅延されたディジタル信号
が加算器１９、２１、２３に入力されて入力ディジタル
信号と加算される。加算器２３の出力信号は出力端子２
４へ出力される。
標本化周期Ｔのディジタル信号は、加算器１７に入力さ
れ、ここで遅延素子１６により１標本化周期遅延された
入力ディジタル信号と加算された後、遅延素子１８に入
力される。以下、同様にして遅延素子１８、２０、２２
によりそれぞれ１標本化周期遅延されたディジタル信号
が加算器１９、２１、２３に入力されて入力ディジタル
信号と加算される。加算器２３の出力信号は出力端子２
４へ出力される。
【０００５】このようにして、入力端子１５に入力され
たディジタル信号が図６（Ａ）に模式的に示すように、
１標本化周期Ｔ毎にデータがＤ０，Ｄ１，Ｄ２，Ｄ３，
Ｄ４，Ｄ５，Ｄ６，Ｄ７，．．．．．という順序で入力
されるデータ列であるときは、出力端子２４には現在の
入力データから４標本化周期前のデータまでの計５つの
データの総和が出力されることとなる。例えば、データ
Ｄ１が入力端子１５に入力されているときには、遅延素
子１６からデータＤ０が取り出されるから加算器１７よ
り（Ｄ０＋Ｄ１）が出力され、次のデータＤ２が入力端
子１５に入力されているときには、遅延素子１８からデ
ータ（Ｄ０＋Ｄ１）が取り出されるから加算器１９より
（Ｄ０＋Ｄ１＋Ｄ２）が出力され、次のデータＤ３が入
力端子１５に入力されているときには、遅延素子２０か
らデータ（Ｄ０＋Ｄ１＋Ｄ２）が取り出されるから加算
器２１より（Ｄ０＋Ｄ１＋Ｄ２＋Ｄ３）が出力される。
たディジタル信号が図６（Ａ）に模式的に示すように、
１標本化周期Ｔ毎にデータがＤ０，Ｄ１，Ｄ２，Ｄ３，
Ｄ４，Ｄ５，Ｄ６，Ｄ７，．．．．．という順序で入力
されるデータ列であるときは、出力端子２４には現在の
入力データから４標本化周期前のデータまでの計５つの
データの総和が出力されることとなる。例えば、データ
Ｄ１が入力端子１５に入力されているときには、遅延素
子１６からデータＤ０が取り出されるから加算器１７よ
り（Ｄ０＋Ｄ１）が出力され、次のデータＤ２が入力端
子１５に入力されているときには、遅延素子１８からデ
ータ（Ｄ０＋Ｄ１）が取り出されるから加算器１９より
（Ｄ０＋Ｄ１＋Ｄ２）が出力され、次のデータＤ３が入
力端子１５に入力されているときには、遅延素子２０か
らデータ（Ｄ０＋Ｄ１＋Ｄ２）が取り出されるから加算
器２１より（Ｄ０＋Ｄ１＋Ｄ２＋Ｄ３）が出力される。
【０００６】従って、入力端子１５にデータＤ４が入力
されるときには、出力端子２４には（Ｄ０＋Ｄ１＋Ｄ２
＋Ｄ３＋Ｄ４）で表される加算データが取り出される。
このようにして、この従来回路によれば、出力端子２４
からは図６（Ｂ）に模式的に示すように、５つの連続す
るデータの加算データが出力される。
されるときには、出力端子２４には（Ｄ０＋Ｄ１＋Ｄ２
＋Ｄ３＋Ｄ４）で表される加算データが取り出される。
このようにして、この従来回路によれば、出力端子２４
からは図６（Ｂ）に模式的に示すように、５つの連続す
るデータの加算データが出力される。
【０００７】
【発明が解決しようとする課題】図５に示す従来のディ
ジタル加算回路では求める総和のデータ数が５つの場合
であるため、遅延素子は１６、１８、２０及び２２で示
すように４個必要で、同様に加算器も１７、１９、２１
及び２３で示すように４個必要であり、総和のデータ数
から１を差し引いた数だけ遅延素子と加算器とをそれぞ
れ必要とする。このため、上記の従来のディジタル加算
回路では、総和のデータ数が多くなればなるほど、遅延
素子と加算器のそれぞれの数が増加し、回路規模が増大
するという問題がある。
ジタル加算回路では求める総和のデータ数が５つの場合
であるため、遅延素子は１６、１８、２０及び２２で示
すように４個必要で、同様に加算器も１７、１９、２１
及び２３で示すように４個必要であり、総和のデータ数
から１を差し引いた数だけ遅延素子と加算器とをそれぞ
れ必要とする。このため、上記の従来のディジタル加算
回路では、総和のデータ数が多くなればなるほど、遅延
素子と加算器のそれぞれの数が増加し、回路規模が増大
するという問題がある。
【０００８】本発明は上記の点に鑑みなされたもので、
総和のデータ数の増大に伴う回路規模の増大を抑制し得
るディジタル加算回路を提供することを目的とする。
総和のデータ数の増大に伴う回路規模の増大を抑制し得
るディジタル加算回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は上記の目的を達
成するため、入力ディジタル信号をその標本化周期のｎ
倍（ただし、ｎは３以上の整数）の期間遅延する遅延回
路と、入力ディジタル信号と出力ディジタル信号とを加
算する加算器と、加算器の出力信号を１標本化周期遅延
する遅延素子と、遅延素子の出力信号と遅延回路の出力
信号とを減算し、前記出力ディジタル信号として出力す
る減算器とを有する構成としたものである。
成するため、入力ディジタル信号をその標本化周期のｎ
倍（ただし、ｎは３以上の整数）の期間遅延する遅延回
路と、入力ディジタル信号と出力ディジタル信号とを加
算する加算器と、加算器の出力信号を１標本化周期遅延
する遅延素子と、遅延素子の出力信号と遅延回路の出力
信号とを減算し、前記出力ディジタル信号として出力す
る減算器とを有する構成としたものである。
【００１０】また、本発明は、入力端子に入力されたデ
ィジタル信号を入力信号として受け、加算信号を出力す
る第１の加算回路と、入力端子に入力されたディジタル
信号を１標本化周期遅延する第１の遅延素子と、第１の
遅延素子の出力ディジタル信号を入力信号として受け、
加算信号を出力する第２の加算回路と、第１及び第２の
加算回路の各出力信号をそれぞれ加算して出力端子へ出
力する第１の加算器とよりなる構成とし、更に上記の第
１及び第２の加算回路を上記のディジタル加算回路にお
いて上記減算器から加算器に到る経路中に１標本化周期
遅延器を挿入した構成としたものである。
ィジタル信号を入力信号として受け、加算信号を出力す
る第１の加算回路と、入力端子に入力されたディジタル
信号を１標本化周期遅延する第１の遅延素子と、第１の
遅延素子の出力ディジタル信号を入力信号として受け、
加算信号を出力する第２の加算回路と、第１及び第２の
加算回路の各出力信号をそれぞれ加算して出力端子へ出
力する第１の加算器とよりなる構成とし、更に上記の第
１及び第２の加算回路を上記のディジタル加算回路にお
いて上記減算器から加算器に到る経路中に１標本化周期
遅延器を挿入した構成としたものである。
【００１１】
【作用】本発明では、加算器の出力信号を１標本化周期
遅延する遅延素子から１標本化周期前の出力ディジタル
信号と１標本化周期前の入力データとの加算信号が取り
出され、遅延回路からは現在の入力データよりｎ標本化
周期前の入力データが取り出されるため、減算器からは
１標本化周期前の出力ディジタル信号からｎ標本化周期
前の入力データを減算し、かつ、１標本化周期前の入力
データと加算したディジタル信号が最終的な加算出力信
号として取り出される。これにより、加算データ数が増
加した場合は、本発明では遅延回路の遅延時間をそれに
対応して増加させる必要があるが、加算器と減算器とは
加算データ数の増加に関係なく常にそれぞれ１個ずつで
構成することができる。
遅延する遅延素子から１標本化周期前の出力ディジタル
信号と１標本化周期前の入力データとの加算信号が取り
出され、遅延回路からは現在の入力データよりｎ標本化
周期前の入力データが取り出されるため、減算器からは
１標本化周期前の出力ディジタル信号からｎ標本化周期
前の入力データを減算し、かつ、１標本化周期前の入力
データと加算したディジタル信号が最終的な加算出力信
号として取り出される。これにより、加算データ数が増
加した場合は、本発明では遅延回路の遅延時間をそれに
対応して増加させる必要があるが、加算器と減算器とは
加算データ数の増加に関係なく常にそれぞれ１個ずつで
構成することができる。
【００１２】また、請求項２記載の発明では、第１及び
第２の加算回路のそれぞれが上記のディジタル加算回路
において上記減算器から加算器に到る経路中に１標本化
周期遅延器を挿入した構成であり、かつ、第１及び第２
の加算回路のそれぞれは互いに１標本化周期異なる入力
データが入力されて並列に動作するため、第１の加算回
路と第２の加算回路のそれぞれは、１標本化周期おきご
との入力データの加算動作を行い、かつ、一方の加算信
号のデータと、他方の加算信号のデータとはそれぞれ１
標本化周期ずれた入力データとからなる。
第２の加算回路のそれぞれが上記のディジタル加算回路
において上記減算器から加算器に到る経路中に１標本化
周期遅延器を挿入した構成であり、かつ、第１及び第２
の加算回路のそれぞれは互いに１標本化周期異なる入力
データが入力されて並列に動作するため、第１の加算回
路と第２の加算回路のそれぞれは、１標本化周期おきご
との入力データの加算動作を行い、かつ、一方の加算信
号のデータと、他方の加算信号のデータとはそれぞれ１
標本化周期ずれた入力データとからなる。
【００１３】従って、第１及び第２の加算回路の出力信
号を第１の加算器で加算することにより、連続する入力
データの加算信号を得ることができる。この発明では、
第１の加算回路と第２の加算回路のそれぞれは、１標本
化周期おきごとの入力データの加算動作をさせているた
め、請求項１記載のディジタル加算回路を単独で動作さ
せた場合に比し、演算動作に時間の余裕をもたせること
ができる。
号を第１の加算器で加算することにより、連続する入力
データの加算信号を得ることができる。この発明では、
第１の加算回路と第２の加算回路のそれぞれは、１標本
化周期おきごとの入力データの加算動作をさせているた
め、請求項１記載のディジタル加算回路を単独で動作さ
せた場合に比し、演算動作に時間の余裕をもたせること
ができる。
【００１４】
【実施例】次に、本発明の各実施例について説明する。
図１は本発明の第１実施例の構成図を示す。同図に示す
ように本実施例のディジタル加算回路は、ディジタル信
号入力端子１に接続された加算器２と、各々入力ディジ
タル信号の１標本化周期Ｔの遅延時間をもつ５個の遅延
素子３1 〜３5 と、同じく１標本化周期Ｔの遅延時間を
もつ遅延素子４と、減算器５とよりなり、減算器５の出
力端が出力端子６に接続されると共に加算器２の一方の
入力端に帰還接続されている。上記の遅延素子３1 〜３
5 及び４は例えばラッチ回路により実現される。また、
遅延素子３1〜３5 は互いに縦続接続されて前記遅延回
路を構成している。
図１は本発明の第１実施例の構成図を示す。同図に示す
ように本実施例のディジタル加算回路は、ディジタル信
号入力端子１に接続された加算器２と、各々入力ディジ
タル信号の１標本化周期Ｔの遅延時間をもつ５個の遅延
素子３1 〜３5 と、同じく１標本化周期Ｔの遅延時間を
もつ遅延素子４と、減算器５とよりなり、減算器５の出
力端が出力端子６に接続されると共に加算器２の一方の
入力端に帰還接続されている。上記の遅延素子３1 〜３
5 及び４は例えばラッチ回路により実現される。また、
遅延素子３1〜３5 は互いに縦続接続されて前記遅延回
路を構成している。
【００１５】次に、本実施例の動作について説明する。
入力端子１に入力されたディジタル信号は、図２（Ａ）
に模式的に示すように、１標本化周期毎にＤ０，Ｄ１，
Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，．．．．．とい
う順序でデータが時系列的に入力されるデータ列で、加
算器２に入力される一方、遅延素子３1 〜３5 により計
５標本化周期遅延される。
入力端子１に入力されたディジタル信号は、図２（Ａ）
に模式的に示すように、１標本化周期毎にＤ０，Ｄ１，
Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，．．．．．とい
う順序でデータが時系列的に入力されるデータ列で、加
算器２に入力される一方、遅延素子３1 〜３5 により計
５標本化周期遅延される。
【００１６】加算器２は入力データと出力端子６へ出力
される出力データとを加算し、その加算データを遅延素
子４を通して減算器５へ供給する。減算器５はこの遅延
素子４の出力データから遅延素子３5 より取り出された
データを差し引き、この減算により得られたデータを出
力データとして出力端子６へ出力する一方、加算器２に
フィードバックする。
される出力データとを加算し、その加算データを遅延素
子４を通して減算器５へ供給する。減算器５はこの遅延
素子４の出力データから遅延素子３5 より取り出された
データを差し引き、この減算により得られたデータを出
力データとして出力端子６へ出力する一方、加算器２に
フィードバックする。
【００１７】これにより、入力端子１よりデータＤ４が
入力されるまでは遅延素子３5 の出力はなく、加算器２
により入力データが順次積算されていき、データＤ４入
力時には減算器５から遅延素子４の出力と同じ（Ｄ３＋
Ｄ２＋Ｄ１＋Ｄ０）で表される加算データが取り出され
る。
入力されるまでは遅延素子３5 の出力はなく、加算器２
により入力データが順次積算されていき、データＤ４入
力時には減算器５から遅延素子４の出力と同じ（Ｄ３＋
Ｄ２＋Ｄ１＋Ｄ０）で表される加算データが取り出され
る。
【００１８】 続いて、データＤ５が入力されると、遅
延素子３５から入力データより５標本化周期前の最初の
入力データＤ０が取り出され、また遅延素子４からは１
標本化周期前の出力データ（Ｄ３＋Ｄ２＋Ｄ１＋Ｄ０）
と１標本化周期前の入力データＤ４との加算データが取
り出されるため、減算器５からは（Ｄ４＋Ｄ３＋Ｄ２＋
Ｄ１）で表される加算データが取り出される。以下、上
記と同様にして、出力端子６には図２（Ｂ）に模式的に
示すように、入力端子１のデータより１標本化周期前か
ら４標本化周期前までの計４個の入力データの加算デー
タが取り出される。
延素子３５から入力データより５標本化周期前の最初の
入力データＤ０が取り出され、また遅延素子４からは１
標本化周期前の出力データ（Ｄ３＋Ｄ２＋Ｄ１＋Ｄ０）
と１標本化周期前の入力データＤ４との加算データが取
り出されるため、減算器５からは（Ｄ４＋Ｄ３＋Ｄ２＋
Ｄ１）で表される加算データが取り出される。以下、上
記と同様にして、出力端子６には図２（Ｂ）に模式的に
示すように、入力端子１のデータより１標本化周期前か
ら４標本化周期前までの計４個の入力データの加算デー
タが取り出される。
【００１９】本実施例によれば、出力データにおける加
算データ数を「４」としたため、入力端子１から減算器
５の入力端に至る遅延素子の数が３1 〜３5 の計５個と
なる。同様にして、加算データ数がｎ（ただし、ｎは３
以上の整数）の時には入力端子１から減算器５の入力端
に至る遅延素子の数だけを（ｎ＋１）個とすれば良く、
加算器２及び減算器５の個数はそれぞれ１個のみで良
い。従って、本実施例によれば、出力データにおける加
算データ数が増えれば増えるほど、従来回路に比し簡単
な回路構成とすることができる。
算データ数を「４」としたため、入力端子１から減算器
５の入力端に至る遅延素子の数が３1 〜３5 の計５個と
なる。同様にして、加算データ数がｎ（ただし、ｎは３
以上の整数）の時には入力端子１から減算器５の入力端
に至る遅延素子の数だけを（ｎ＋１）個とすれば良く、
加算器２及び減算器５の個数はそれぞれ１個のみで良
い。従って、本実施例によれば、出力データにおける加
算データ数が増えれば増えるほど、従来回路に比し簡単
な回路構成とすることができる。
【００２０】 次に、本発明の第２実施例について説明
する。図３は本発明の第２実施例の構成図を示す。同図
中、図１と同一構成部分には同一符号を付してある。図
３に示す第２実施例は、遅延素子９と第１の加算回路Ａ
と第２の加算回路Ｂとそれら第１及び第２の加算回路Ａ
及びＢの各出力信号をそれぞれ加算する第１の加算器１
０とよりなる。第１及び第２の加算回路Ａ及びＢはそれ
ぞれ同一回路構成で、第１の加算回路Ａの各構成要素に
は番号に添字ａを付し、第２の加算回路Ｂの各構成要素
には番号に添字ｂを付してある。
する。図３は本発明の第２実施例の構成図を示す。同図
中、図１と同一構成部分には同一符号を付してある。図
３に示す第２実施例は、遅延素子９と第１の加算回路Ａ
と第２の加算回路Ｂとそれら第１及び第２の加算回路Ａ
及びＢの各出力信号をそれぞれ加算する第１の加算器１
０とよりなる。第１及び第２の加算回路Ａ及びＢはそれ
ぞれ同一回路構成で、第１の加算回路Ａの各構成要素に
は番号に添字ａを付し、第２の加算回路Ｂの各構成要素
には番号に添字ｂを付してある。
【００２１】第１及び第２の加算回路Ａ及びＢは、入力
ディジタル信号が供給される加算器２ａ，２ｂと、各々
入力ディジタル信号の１標本化周期Ｔの遅延時間をもつ
５個の遅延素子３1 a 〜３5a，３1 b 〜３5bと、同じく
１標本化周期Ｔの遅延時間をもつ遅延素子４ａ，４ｂ
と、減算器５ａ，５ｂと、減算器５ａ，５ｂの出力信号
を１標本化周期遅延して加算器２ａ，２ｂに入力する遅
延素子８ａ，８ｂとより構成されている。
ディジタル信号が供給される加算器２ａ，２ｂと、各々
入力ディジタル信号の１標本化周期Ｔの遅延時間をもつ
５個の遅延素子３1 a 〜３5a，３1 b 〜３5bと、同じく
１標本化周期Ｔの遅延時間をもつ遅延素子４ａ，４ｂ
と、減算器５ａ，５ｂと、減算器５ａ，５ｂの出力信号
を１標本化周期遅延して加算器２ａ，２ｂに入力する遅
延素子８ａ，８ｂとより構成されている。
【００２２】すなわち、第１及び第２の加算回路Ａ及び
Ｂは第１実施例のディジタル加算回路に比し、減算器５
ａ，５ｂから加算器２ａ，２ｂへの帰還路中に遅延素子
８ａ，８ｂを挿入接続した点が異なる。なお、遅延素子
８ａ及び８ｂは例えばレジスタにより実現することがで
きる。また、第２の加算回路Ｂは入力端子１より遅延素
子９により１標本化周期遅延されたディジタル信号が入
力され、第１の加算回路Ａより常に１標本化周期遅延し
た動作を行う。
Ｂは第１実施例のディジタル加算回路に比し、減算器５
ａ，５ｂから加算器２ａ，２ｂへの帰還路中に遅延素子
８ａ，８ｂを挿入接続した点が異なる。なお、遅延素子
８ａ及び８ｂは例えばレジスタにより実現することがで
きる。また、第２の加算回路Ｂは入力端子１より遅延素
子９により１標本化周期遅延されたディジタル信号が入
力され、第１の加算回路Ａより常に１標本化周期遅延し
た動作を行う。
【００２３】次に、本実施例の動作について説明する。
入力端子１に入力されたディジタル信号は、図４（Ａ）
に模式的に示すように、１標本化周期毎にＤ０，Ｄ１，
Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，．．．．．とい
う順序でデータが時系列的に入力されるデータ列で、加
算器２ａ及び遅延素子３1aに入力される一方、遅延素子
９により１標本化周期遅延された後加算器２ｂ及び遅延
素子３1bに入力される。
入力端子１に入力されたディジタル信号は、図４（Ａ）
に模式的に示すように、１標本化周期毎にＤ０，Ｄ１，
Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，．．．．．とい
う順序でデータが時系列的に入力されるデータ列で、加
算器２ａ及び遅延素子３1aに入力される一方、遅延素子
９により１標本化周期遅延された後加算器２ｂ及び遅延
素子３1bに入力される。
【００２４】加算器２ａ，２ｂの出力データは遅延素子
４ａ，４ｂで１標本化周期遅延された後減算器５ａ，５
ｂに供給され、遅延素子３5a，３5bより計５標本化周期
遅延されて取り出された入力データと減算される。この
減算により得られたデータは出力データとして加算器１
０にそれぞれ供給される一方、遅延素子８ａ，８ｂによ
り１標本化周期遅延された後加算器２ａ，２ｂにフィー
ドバックされる。
４ａ，４ｂで１標本化周期遅延された後減算器５ａ，５
ｂに供給され、遅延素子３5a，３5bより計５標本化周期
遅延されて取り出された入力データと減算される。この
減算により得られたデータは出力データとして加算器１
０にそれぞれ供給される一方、遅延素子８ａ，８ｂによ
り１標本化周期遅延された後加算器２ａ，２ｂにフィー
ドバックされる。
【００２５】これにより、加算器２ａ，２ｂではそれぞ
れ１標本化周期おき毎のデータの加算が行われ、また加
算器２ｂは加算器２ａよりも１標本化周期遅れた入力デ
ータの加算を行う。入力端子１よりデータＤ４が入力さ
れるまでは遅延素子３5aの出力はなく、加算器２ａによ
り１標本化周期おきの入力データが順次積算されてい
き、データＤ４入力時には減算器５ａから遅延素子４ａ
の出力と同じ（Ｄ３＋Ｄ１）で表される加算データが取
り出される。
れ１標本化周期おき毎のデータの加算が行われ、また加
算器２ｂは加算器２ａよりも１標本化周期遅れた入力デ
ータの加算を行う。入力端子１よりデータＤ４が入力さ
れるまでは遅延素子３5aの出力はなく、加算器２ａによ
り１標本化周期おきの入力データが順次積算されてい
き、データＤ４入力時には減算器５ａから遅延素子４ａ
の出力と同じ（Ｄ３＋Ｄ１）で表される加算データが取
り出される。
【００２６】 続いて、データＤ５が入力されると、遅
延素子３５ａから入力データより５標本化周期前の最初
の入力データＤ０が取り出され、また遅延器４ａからは
１標本化周期前の出力データ（Ｄ２＋Ｄ０）と１標本化
周期前の入力データＤ４との加算データが取り出される
ため、減算器５ａからは（Ｄ４＋Ｄ２）で表される加算
データが取り出される。以下、上記と同様にして、減算
器５ａからは図４（Ｂ）に模式的に示すように、入力端
子１のデータより１標本化周期前と３標本化周期前の計
２個の入力データの加算データが取り出される。
延素子３５ａから入力データより５標本化周期前の最初
の入力データＤ０が取り出され、また遅延器４ａからは
１標本化周期前の出力データ（Ｄ２＋Ｄ０）と１標本化
周期前の入力データＤ４との加算データが取り出される
ため、減算器５ａからは（Ｄ４＋Ｄ２）で表される加算
データが取り出される。以下、上記と同様にして、減算
器５ａからは図４（Ｂ）に模式的に示すように、入力端
子１のデータより１標本化周期前と３標本化周期前の計
２個の入力データの加算データが取り出される。
【００２７】一方、遅延素子９により第２の加算回路Ｂ
は上記の第１の加算回路Ａの入力データより１標本化周
期遅れたデータが入力されるから、第１の加算回路Ａよ
り１標本化周期遅れた動作を行う。従って、減算器５ｂ
からは図４（Ｃ）に模式的に示すように、入力端子１の
データより２標本化周期前と４標本化周期前の計２個の
入力データの加算データが取り出される。これにより、
加算器１０からは図４（Ｄ）に模式的に示すように、第
１実施例と同様に、入力端子１のデータより１標本化周
期前から４標本化周期前までの計４個の入力データの加
算データが取り出される。
は上記の第１の加算回路Ａの入力データより１標本化周
期遅れたデータが入力されるから、第１の加算回路Ａよ
り１標本化周期遅れた動作を行う。従って、減算器５ｂ
からは図４（Ｃ）に模式的に示すように、入力端子１の
データより２標本化周期前と４標本化周期前の計２個の
入力データの加算データが取り出される。これにより、
加算器１０からは図４（Ｄ）に模式的に示すように、第
１実施例と同様に、入力端子１のデータより１標本化周
期前から４標本化周期前までの計４個の入力データの加
算データが取り出される。
【００２８】本実施例によれば、第１実施例と同様の特
長を有することは勿論のこと、更に遅延素子８ａ，８ｂ
を設けることにより、加算器２ａ，２ｂでの加算及び減
算器５ａ，５ｂでの減算を１標本化周期おき毎に行わせ
るようにしているため、第１実施例の加算器２及び減算
器５での演算動作よりも演算時間に余裕をもたせられる
という特長がある。このため、第１実施例では１標本化
周期内では加算及び減算の処理を行うことが困難な高速
のデータレートの入力データに対しても、本実施例によ
れば連続する４個の入力データの加算データを出力する
ことができる。
長を有することは勿論のこと、更に遅延素子８ａ，８ｂ
を設けることにより、加算器２ａ，２ｂでの加算及び減
算器５ａ，５ｂでの減算を１標本化周期おき毎に行わせ
るようにしているため、第１実施例の加算器２及び減算
器５での演算動作よりも演算時間に余裕をもたせられる
という特長がある。このため、第１実施例では１標本化
周期内では加算及び減算の処理を行うことが困難な高速
のデータレートの入力データに対しても、本実施例によ
れば連続する４個の入力データの加算データを出力する
ことができる。
【００２９】なお、本発明は以上の実施例に限定される
ものではなく、例えば縦続接続されている遅延素子３1
〜３5 、３1 a 〜３5a，３1 b 〜３5bの数は出力データ
における加算データ数ｍよりも１個多くすれば良く、加
算データ数ｍは任意にでき、また全体で標本化周期の
（ｍ＋１）倍の周期の遅延時間が得られれば良く、１つ
の遅延回路で構成することもできる。
ものではなく、例えば縦続接続されている遅延素子３1
〜３5 、３1 a 〜３5a，３1 b 〜３5bの数は出力データ
における加算データ数ｍよりも１個多くすれば良く、加
算データ数ｍは任意にでき、また全体で標本化周期の
（ｍ＋１）倍の周期の遅延時間が得られれば良く、１つ
の遅延回路で構成することもできる。
【００３０】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、加算データ数の増加に関係なく常に加算器
と減算器とは１個ずつだけで構成することができるた
め、従来回路に比し、回路規模の増大を抑えることがで
き、特に加算データ数が多ければ多いほど効果的であ
る。
明によれば、加算データ数の増加に関係なく常に加算器
と減算器とは１個ずつだけで構成することができるた
め、従来回路に比し、回路規模の増大を抑えることがで
き、特に加算データ数が多ければ多いほど効果的であ
る。
【００３１】また、請求項２記載の発明によれば、互い
に並列に動作する第１及び第２の加算回路を１標本化周
期おき毎のデータに対して加算動作、減算動作を行うよ
うに構成することにより、加算、減算の演算動作に余裕
をもたせられるため、１標本化周期内で加算、減算動作
が困難な高速のデータレートの入力データに対しても所
要の加算動作を行うことができる。
に並列に動作する第１及び第２の加算回路を１標本化周
期おき毎のデータに対して加算動作、減算動作を行うよ
うに構成することにより、加算、減算の演算動作に余裕
をもたせられるため、１標本化周期内で加算、減算動作
が困難な高速のデータレートの入力データに対しても所
要の加算動作を行うことができる。
【図１】本発明の第１実施例の構成図である。
【図２】図１の動作説明用タイムチャートである。
【図３】本発明の第２実施例の構成図である。
【図４】図３の動作説明用タイムチャートである。
【図５】 従来の一例の構成図である。
【図６】 図５の動作説明用タイムチャートであ
る。
る。
１ ディジタル信号入力端子 ２、２ａ、２ｂ、１０ 加算器 ３1 〜３5 、３1a〜３5a、３1b〜３5b、４、４ａ、４
ｂ、８ａ、８ｂ、９ 遅延素子 ５、５ａ、５ｂ 減算器 ６、１１ ディジタル信号出力端子 Ａ 第１の加算回路 Ｂ 第２の加算回路
ｂ、８ａ、８ｂ、９ 遅延素子 ５、５ａ、５ｂ 減算器 ６、１１ ディジタル信号出力端子 Ａ 第１の加算回路 Ｂ 第２の加算回路
Claims (3)
- 【請求項１】 入力ディジタル信号をその標本化周期の
ｎ倍（ただし、ｎは３以上の整数）の期間遅延する遅延
回路と、 該入力ディジタル信号と出力ディジタル信号とを加算す
る加算器と、 該加算器の出力信号を１標本化周期遅延する遅延素子
と、 該遅延素子の出力信号と前記遅延回路の出力信号とを減
算し、前記出力ディジタル信号として出力する減算器と
を有することを特徴とするディジタル加算回路。 - 【請求項２】 入力端子に入力されたディジタル信号を
入力信号として受け、加算信号を出力する第１の加算回
路と、 該入力端子に入力されたディジタル信号を１標本化周期
遅延する第１の遅延素子と、 該第１の遅延素子の出力ディジタル信号を入力信号とし
て受け、加算信号を出力する第２の加算回路と、 該第１及び第２の加算回路の各出力信号をそれぞれ加算
して出力端子へ出力する第１の加算器とよりなるディジ
タル加算回路であって、 該第１及び第２の加算回路のそれぞれは、 入力信号をその標本化周期のｎ倍（ただし、ｎは３以上
の整数）の期間遅延する遅延回路と、出力 ディジタル信号を１標本化周期遅延する第２の遅延
素子と、 入力信号と該第２の遅延素子の出力信号とを加算する第
２の加算器と、 該第２の加算器の出力信号を１標本化周期遅延する第３
の遅延素子と、 該第３の遅延素子の出力信号と前記遅延回路の出力信号
とを減算し、その減算出力を前記第２の遅延素子に前記
出力ディジタル信号として入力すると共に、前記第１の
加算器に入力する減算器とを有する構成であることを特
徴とするディジタル加算回路。 - 【請求項３】 前記遅延回路は、出力ディジタル信号に
おける加算データ数をｍとしたとき、各々標本化周期に
等しい遅延時間を有する遅延素子が（ｍ＋１）個縦続接
続された構成であることを特徴とする請求項１又は２記
載のディジタル加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316092A JP2555966B2 (ja) | 1993-11-22 | 1993-11-22 | ディジタル加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316092A JP2555966B2 (ja) | 1993-11-22 | 1993-11-22 | ディジタル加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07146779A JPH07146779A (ja) | 1995-06-06 |
| JP2555966B2 true JP2555966B2 (ja) | 1996-11-20 |
Family
ID=18073154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5316092A Expired - Fee Related JP2555966B2 (ja) | 1993-11-22 | 1993-11-22 | ディジタル加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555966B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7177339B2 (ja) * | 2018-09-27 | 2022-11-24 | アイコム株式会社 | 演算回路、デジタルフィルタ、および通信機 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3084623U (ja) * | 2001-09-11 | 2002-03-29 | 下村企販株式会社 | 包 丁 |
-
1993
- 1993-11-22 JP JP5316092A patent/JP2555966B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07146779A (ja) | 1995-06-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |