CN1309833A

CN1309833A - 序列发生器

Info

Publication number: CN1309833A
Application number: CN99808519A
Authority: CN
Inventors: M·尼格尔; R·库克拉; S－H·努尔巴克什
Original assignee: Telefonaktiebolaget LM Ericsson AB
Current assignee: Telefonaktiebolaget LM Ericsson AB
Priority date: 1998-05-11
Filing date: 1999-04-26
Publication date: 2001-08-22
Also published as: JP4195195B2; JP2002515669A; DE19821004A1; AU3823499A; WO1999059246A1; EP1078457B1; DE19821004C2; AU753041B2; EP1078457A1; US6735239B1; AR018604A1; KR20010043433A; CA2331545A1; TW509870B

Abstract

一种序列发生器,用于生成二进制或离散值的序列。本发明的序列发生器可以根据要求灵活地进行调整。提供第一选择装置(3)来选择移位寄存器存储单元为用于生成反馈信号的反馈位置。还有,提供第二选择装置(4)来选择移位寄存器存储单元为用于接收反馈信号的馈入位置。能提供控制存储装置,具有用于存储控制第一与第二选择装置的控制比特序列的多个控制存储位置。根据本发明的序列发生器可以用作CDMA电信系统中的长码和/或短码发生器。

Description

序列发生器

本发明涉及用于生成值序列的序列发生器。

在日益增长的许多技术领域中，数字表示的信号或数据的传输与处理相继替代模拟信号的传输与处理。与信号的模拟传输或处理相比，数据的数字传输或处理尤其具有数字数据的有效处理所要求的便宜的计算功率的可利用性的优点。

电信系统中数字化趋势也是明显的，其中数据的数字表示、处理与传输相继替代数据的模拟处理。

例如，CDMA(码分多址)电信系统多数可是数字的，即它能以数字形式表示、处理与发送系统内的话音信号、用户数据和控制数据。

在CDMA系统中，组合多个不同的通信信道以形成发送给接收站的单个信号。在接收站上，从发送的信号中恢复这多个通信信道之中的每一个信道。然而，为了能这样做，在组合通信信道之前，每个通信信道的数据需要进行数字标记以便在接收站上接收之后能区分各个信道。此通信信道的数据处理可以包括使用短码将每个特定通信信道的窄带信号扩展为宽带信号。

短码是定义的比特或片序列，它最好与其他短码正交。通过分别利用短码或反短码表示信道数据的每个单个比特值可以实现通信信道数据的扩展。例如，每个逻辑1可以利用短码自身来表示，而每个逻辑0可以利用反短码来表示，或反之亦然。不同短码的长度是变化的，例如从16片-128片。

在扩展操作之后，组合扩展信道以形成宽带CDMA信号，随后将此信号通过例如CDMA电信网络的基站的空中接口发送给接收站。

在发送之前，例如，使用所谓的长码可对此CDMA信号进行进一步处理，以便能重复使用一组短码或提供更高等级的数据保密。类似于短码，长码也由定义的二进制值或码元的序列(例如，伪随机序列)构成。可以利用组合的信道数据使用例如XOR(异)运算来处理此长码。接收站可以利用相同的长码与反向逻辑运算来恢复原始信号。

为了容易用于处理，可以事先生成长码与短码并存储在存储设备中。然而，存储大量不同的短和/或长码要求昂贵的大存储器。而且，这些存储设备必须是快速的，以满足电信系统中极其高的处理速度。还有，能提供不同的专用伪噪声发生器用于生成例如不同的系统标准所需的短与长码，但这是不实际的，要寻找其他的方法。

因此，本发明的目的是提供用于生成不同定义的值序列的灵活的序列发生器。

利用权利要求1的特征实现了本发明的目的。

有益地，至少一个任意的移位寄存器式存储单元可以选择为反馈位置和至少一个任意的移位寄存器式存储单元可以选择为馈入位置，因而能生成多个不同定义的值序列而不改变硬件配置。通过选择第一馈入位置可以设置在生成定义的值序列时有效的寄存器存储单元的数量，通过选择至少一个反馈位置可以设置反馈特性。因此，本发明的序列发生器能灵活地适用于生成不同定义的离散值序列并能容易地例如适应系统规范。

可以提供第一选择装置来选择地将寄存器存储单元的输出端连接到处理装置，并且可以提供第二选择装置来选择地将馈送装置连接到选择为馈入位置的寄存器存储单元。有益地，由控制装置控制第一与第二选择装置。

还有，此处理装置可以包括多个处理单元，用于处理选择为反馈位置的至少一个寄存器存储单元的输出信号，以形成馈送给选择为馈入位置的至少一个寄存器存储单元。有益地，此处理装置可以执行逻辑异(XOR)运算。

此控制装置可以包括存储装置或数据提供装置，用于存储或提供比特序列，其逻辑值用于定义该至少一个反馈位置和至少一个馈入位置。

有益地，可以对该存储装置提供具有控制第一与第二选择装置的逻辑电路，以使此比特序列的第一逻辑1定义馈入位置和每个后续的逻辑1定义反馈位置，或使此比特序列的第一逻辑0定义馈入位置和每个后续的逻辑0定义反馈位置。

在其他的从属权利要求中定义了本发明的其他有益特征。

结合附图阅读此描述可以最佳地理解本发明，其中：

图1表示本发明第一实施例的方框图；

图2a表示本发明第二实施例的方框图；

图2b表示用于说明转换状态的图2a的本发明第二实施例的一部分；

图2c与图2d表示根据控制信号的不同状态的本发明第二实施例的等效电路；

图3a表示本发明第三实施例的方框图；

图3b与3c表示根据不同的编程状态的本发明第三实施例的等效电路；和

图4表示序列发生器的方框图。

在下面，将根据图1与图4描述本发明的第一实施例。

序列发生器可以实现为硬件设备，生成定义的预定数量的二进制或离散值序列。序列发生器例如可以使用本领域所公知的具有特征反馈结构的移位寄存器来实施。在这种情况中，此序列发生器输出具有定义数量样值的定义序列。如果连续操作此发生器，重复定义的值序列。利用寄存器存储单元的数量和提供的特定反馈结构确定此样值序列。用于生成长码的序列发生器可以例如包括18-41个寄存器存储单元或级。相应的长码因而将由2¹⁸-2⁴¹个样值构成。

图4表示序列发生器，表示具有多个寄存器单元401-405的移位寄存器。每个寄存器存储单元能存储一个二进制或离散值。此移位寄存器例如可以使用本领域公知的串联连接的触发器来实现。因而，各个寄存器存储单元的输出端连到对应相邻的寄存器存储单元的输入端。输出寄存器存储单元401的输出以便进一步处理。

提供具有反馈结构410、411的移位寄存器。此反馈结构处理寄存器存储单元401与403的输出信号并将处理结果反馈到寄存器存储单元405的输入端。

众所周知，每个寄存器存储单元对应于此移位寄存器的一个特定级，每个级具有一个“等级”(order)。在目前情况中，包括寄存器存储单元401的第一级具有等级1，包括寄存器存储单元402的第二级具有等级2，等等。由于提供五个寄存器存储单元，所以得到的序列发生器具有第五等级。

对于每个时钟周期，通过输出端输出每个寄存器存储单元的存储值并通过相应寄存器存储单元的输入端读新值。输出具有最低等级的寄存器存储单元(在此示例中为寄存器存储单元401)的输出以便进一步进行处理。处理第一、第二与第四寄存器存储单元的输出并将处理结果作为反馈信号反馈到在本示例中为第五寄存器存储单元405的具有最高等级的寄存器存储单元的输入端。

此示例的该特定电路将生成单个定义的值序列。如果需要不同的值序列，必须提供具有不同等级的移位寄存器和/或不同的反馈结构。

然而，在诸如CDMA系统的应用中，可能由于系统特性或诸如数据通信标准的外部限制而引起的根据要求调整此序列发生器是困难与昂贵的。必须提供大量不同的序列发生器或必须替换系统现有的序列发生器。

因此，可以优选利用图1所示的灵活设备来实现序列发生器。图1的设备包括具有多个寄存器存储单元11、12、13、14、15的移位寄存器1。寄存器存储单元的数量是任意的。例如，可以提供具有数量为n=32的寄存器存储单元的移位寄存器。例如，可以使用串联连接的多个触发器来实现此移位寄存器。

与以前一样，表示为11的第一寄存器存储单元是第一级别寄存器存储单元并且与移位寄存器1的第一级相对应。同样地，所有后续的寄存器存储单元与此移位寄存器的后续级相对应。因而，第n寄存器存储单元是第n级别的寄存器存储单元并与第n级相对应。

此移位寄存器可以通过第一寄存器存储单元的输出端连接到外部设备以便进一步处理。然而，在其他的实施例中，其他的或可能所有的寄存器存储单元连接到外部世界以便进一步处理。

这多个寄存器存储单元之中的每一个单元能存储二进制或离散值。

每个寄存器存储单元的输出端连接到第一选择装置3，而每个寄存器存储单元的输入端连接到第二选择装置4。

还有，第一选择装置3通过处理装置5与馈送装置6连接到第二选择装置4。此处理装置可以组合从第一选择装置3接收的多个输出信号，以形成通过馈送装置6发送给第二选择装置4的反馈信号。

第一选择装置3允许通过连接相应寄存器存储单元的输出端与处理装置5来选择寄存器存储单元为反馈位置。

选择寄存器存储单元为反馈位置，以响应从控制装置2中接收的控制信号。这些控制信号提供给第一选择装置3并使第一选择装置连接选择的寄存器存储单元与处理装置5。例如，在图1的实施例中，从控制装置2接收的控制信号能使第一寄存器存储单元11的输出端和第二寄存器存储单元12的输出端连接到处理装置5，而在本示例中为第三寄存器存储单元13的其余寄存器存储单元的输出端和具有较高等级的所有寄存器存储单元不连接到处理装置5。

第二选择装置4允许选择一个寄存器存储单元为馈入位置，以便通过馈送装置6提供从处理装置5接收的反馈信号。根据接收的控制信号，选择为馈入位置的寄存器存储单元另外可以连接到后续移位寄存器级较高等级的寄存器存储单元。在这种情况中，从移位寄存器单元较高等级接收的输出信号和从馈送装置接收的输出信号将在提供给选择为馈入位置的寄存器存储单元的输入端之前进行处理。此处理可以例如由XOR运算或加法运算构成。未选为馈入位置的寄存器存储单元连接到较高等级的后续级的寄存器存储单元。

与第一选择装置3一样，第二选择装置4接收控制装置2提供的控制信号，允许将移位寄存器单元连接到馈送装置6和/或连接到较高等级的后续移位寄存器级的寄存器存储单元。例如，从控制装置2接收的控制信号能导致将第四移位寄存器级的第四寄存器存储单元14的输入端选择为馈入位置并将第三级的寄存器存储单元13的输出端选择为反馈位置。其余的寄存器存储单元例如可以不选择为馈入位置并因此连接到相应的后续级较高等级的寄存器存储单元。如果另外将第三移位寄存器单元13的输入端选择为馈入位置，则移位寄存器单元14的输出信号和馈入信号将在提供给移位寄存器单元13的输入端之前进行处理，如上所述。

选择为具有最高等级的馈入位置的移位寄存器单元最好不连接到后续移位寄存器单元较高等级。

在本示例中，假设寄存器存储单元只能选择为反馈位置，如果其自身被选为馈入位置和/或具有较高等级的寄存器存储单元被选择为馈入位置的话。然而，在其他的实施例中，此限制不是必需的。

还有，在本示例中，任意数量的寄存器存储单元可以选择为反馈位置并且任意数量的寄存器存储单元可以选择为馈入位置。但是，在其他实施例中，只有一个寄存器存储单元可以选择为馈入位置可能是最佳的。

在下面，结合图1描述根据本发明第一实施例的序列发生器的操作。

可以利用控制装置2生成的控制信号灵活地构成本发明第一实施例的序列发生器。因而，此序列发生器可以用于生成不同定义的值序列。任意的寄存器存储单元可以选择为反馈位置，并且任意的寄存器存储单元可以选择为馈入位置。因此，可以规定级的数量并因而可以规定所得到的序列发生器的等级以及此序列发生器的反馈特性。

例如，在本实施例中，如果选择第三寄存器存储单元13为馈入位置，此移位寄存器的n个寄存器存储单元之中的三个寄存器存储单元在生成码序列时将是有效的。较高等级的所有寄存器存储单元将被旁通并且对此序列发生器的输出信号未有效起作用。

在操作之前，可以利用装入相应寄存器存储单元中的值的初始序列初始化此移位寄存器。如果此序列发生器适于生成二进制值的序列，则能利用二进制值的序列初始化此移位寄存器。如果此序列发生器适于生成离散值，则能利用任意大小的离散化值初始化此移位寄存器。

还有，在操作之前，最好提供控制信号给第一选择装置3与第二选择装置4。如上所述，这些控制信号由控制装置2生成并将选择寄存器存储单元为反馈位置和选择寄存器存储单元为馈入位置，如上面具体描述的。最好，在此示例中，由控制装置2生成的控制信号是操作期间(即，控制信号不改变的特定定义的值序列的生成期间)是固定的。然而，本发明不限于固定的控制信号，在其他的实施例中，这些控制信号在操作期间可以动态地进行变化。

对于每个时钟周期，根据依据提供的控制信号建立的内部连接，如上所述，从每个寄存器存储单元中输出一个值或输入一个值给每个寄存器存储单元。处理装置5接收的信号进行处理并通过馈送装置6馈送给选择为馈入位置的寄存器存储单元。即，对于每个周期，选择为反馈位置的寄存器存储单元输出的信号输入给处理装置5、进行处理并通过所述馈送装置6传送给第二选择装置4而且提供给选择为馈入位置的至少一个寄存器存储单元。

处理装置5处理所述输入信号以形成馈送给第二选择装置4的反馈信号。为了将接收的从寄存器存储单元输出的信号组合为单个信号，处理装置5可以执行任何逻辑或算术运算，例如，加法运算，AND(与)、0R(或)、XOR(异)运算等或其组合。

在本示例中为寄存器存储单元11的具有最低等级的寄存器存储单元的输出可以馈送给外部设备。因而，对于每个时钟周期，此序列发生器可以输出定义的值序列中的一个样值。

此定义值的序列取决于控制装置2生成的控制信号并提供给第一与第二选择装置3、4，如前所述。因而，根据所提供的控制信号，根据本发明第一实施例的设备能生成定义的具有不同长度与特性的值序列。

例如，如果此序列发生器适于生成数据的二进制序列并且三个寄存器存储单元是有效的，即第三寄存器存储单元13选择为馈入位置，利用此设备生成的值序列将具有长度2³。如果此移位寄存器的所有n个寄存器存储单元都是有效的，则所得到的码将具有长度2ⁿ。通过选择不同的寄存器存储单元为反馈位置可以生成具有同一长度的不同码。

在图1的实施例中，选择为馈入位置的寄存器存储单元通过馈送装置6从处理装置5接收反馈信号。此信号完全取决于相应的寄存器存储单元的状态。然而，在其他的实施例中，有可能此反馈信号在馈送给选择为馈入位置的寄存器存储单元之前与从外部设备接收的外部输入信号进行组合或进一步进行处理。

在下面，将结合图2a描述本发明的第二实施例。

图2a的序列发生器也包括具有多个寄存器存储单元11-14的移位寄存器1。为简便起见，图2所示的示例由4个寄存器存储单元11-14组成。然而，一般地，可以提供任意数量的寄存器存储单元。

图2a的结构也包括具有多个反馈开关31-34的第一选择装置3，每一个开关与一个寄存器存储单元相关并连接到相应寄存器存储单元的输出端，用于选择地将所述输出端与处理装置5相连，这类似于结合图1所述的第一实施例。

处理装置5包括串联连接并分别连接到多个反馈开关之中至少一个相应开关的多个处理单元52-54。串联连接的最后一个处理单元的输出端连接到馈送装置6。此馈送装置可以是印制电路上的一个连接或发送数据的任何其他装置。

还有，图2a的序列发生器包括构成第二选择装置4的多个馈入开关41-43。这多个馈入开关41-43之中的每一个开关包括根据在控制端上接收的控制信号可连接到输出端的两个输入端。每个馈入开关的输出端连接到相应寄存器存储单元的相应输入端。这多个馈入开关41-43之中每一个开关的一个输入端连接具有较高等级的后续级的寄存器存储单元的输出端。每个馈入开关的另一输入端与所述馈送装置6连接。

因而，寄发存储装置的输入端可以通过相应的一个馈入开关连接到具有下一个较高等级的寄存器存储单元的输出端，或可以根据此开关的状态连接到馈送装置5。

对应于第二实施例的图2a的结构可以认为由串联连接的多个发生器级S1-S4组成。每个级对应于一个特定的寄存器存储单元，第一级对应于在本示例中为寄存器存储单元11的第一寄存器存储单元，后续级对应于后续的寄存器存储单元。

可以定义三种不同类型的级。

第一级类型由此序列发生器的第一级组成，包括在本示例中为寄存器存储单元11与反馈开关31的第一寄存器存储单元与第一反馈开关和在本示例中为馈入开关41的第一馈入开关。

此第一级之后是第二类型的多个相同级的串联连接。在本示例中第二类型的级是此序列发生器的第二与第三级。第二类型的级由寄存器存储单元、反馈开关、馈入开关和处理单元构成。例如，本实施例的第二级由第二寄存器存储单元12、第二反馈开关32、第二馈入开关42和处理单元52组成。

第二类型的相同级的序列之后是构成此序列发生器最后一级的第三类型的单个级。此第三类型的级由寄存器存储单元、相应的反馈开关和处理单元组成。在本实施例中，第四级S4构成第三类型的级并包括第四寄存器存储单元14、第四反馈开关34和处理单元54。

如结合第二实施例所述的，序列发生器总是由第一类型的单个级、任意数量的第二类型的相同级和第三类型的单个级的串联连接构成。在图2a的示例中，只提供第二类型的二个中间级。然而，序列发生器可以具有任意数量的第二类型的极。

多个反馈开关31-34与多个馈入开关41-43的状态都由控制装置2进行控制。此控制装置2因此能利用多个反馈开关31-34来选择寄存器存储单元为反馈位置，并能通过转换这多个馈入开关41-43来选择寄存器存储单元为馈入位置。

与结合图1所述的实施例一样，利用控制装置2，有可能通过选择馈入位置来定义此移位寄存器的有效部分。并且，还有可能通过选择反馈位置来规定此结构的反馈特性。

结合第一与第二实施例所述的电路可以用于不同的应用中。例如，第二实施例的电路在CDMA电信系统中可以用作短码发生器和/或长码发生器。因此，此电路最好生成二进制值的序列，利用反馈位置与馈入位置的选择来定义其特性。

如上所述，在操作之前，此移位寄存器的初始化将确定此样值序列中的相位，即此发生器在此样值序列的哪个位置上开始。还有，与长码或短码发生器一样，处理单元将最好执行逻辑异运算。

如果此序列发生器输出长码，则此长码可以例如用于以比特方式在异(XOR)运算中处理数据信号，从而利用此长码发生器的每个比特处理数据流的每个比特。如果此序列发生器用于生成短码，则此短码可以用于扩展通信信道的数据，如上所述。

结合第一与第二实施例所述的设备也可以用于生成离散值的序列。

下面，结合图2b-2d，将利用示例说明第二实施例的序列发生器的操作。

图2b表示多个馈入开关41-43之一的转换状态。第二馈入开关41的两个转换状态进行示例性描述。

此馈入开关从控制装置2中接收对应于逻辑0或对应于逻辑1的控制信号。如果在此馈入开关上接收到对应于逻辑0的控制信号，如图2b的左边所示，此开关将其输出端连接到馈送装置6。即，对于对应于逻辑0的控制信号，通过馈送装置6接收的反馈信号输入到相应的寄存器存储单元。

如果在此馈入开关上接收到对应于逻辑1的控制信号，如图2b的右边所示，此开关将其输出端连接到较高等级的后续级的寄存器存储单元。

图2c与2d表示用于提供给反馈开关与馈入开关的控制信号的两种不同情况的两个等效电路。

下面，结合图2c，描述根据图2a、2b的序列发生器的控制信号和相应硬件结构的第一种情况。下面的控制信号提供给多个反馈开关31-34和多个馈入开关41-43：

反馈开关31、32、33：闭合；

反馈开关34：断开；

馈入开关43：逻辑0；

馈入开关41、42：逻辑1；

利用这些控制信号，如图2c所述，第一、第二与第三寄存器存储单元11、12与13的输出端将连接到处理装置5。由于反馈开关33断开，所以寄存器存储单元14的输出端将不连接到处理装置5。

还有，由于馈入开关41与42接收对应于逻辑1的控制信号，所以第一、第二与第三寄存器存储单元11、12、13将进行串联连接。馈入开关43接收对应于逻辑0的控制信号并因此将馈送装置6连接到第三寄存器存储单元13的输入端。

因而，图2c表示具有提供的上面控制信号的图2a的序列发生器的等效电路。选择寄存器存储单元11、12与13的输出端为反馈位置，选择寄存器存储单元13的输入端为馈入位置。

下面，结合图2d，将描述根据图2a、2b的序列发生器的控制信号和相应硬件结构的第二种情况。

在这种情况中，下面的控制信号分别提供给反馈开关与馈入开关：

反馈开关31、32：闭合；

反馈开关33、34：断开；

馈入开关41：逻辑1；

馈入开关42：逻辑0；

馈入开关43：“忽略”。

利用上面的控制信号，图2a、2b的序列发生器将具有与图2d的电路等效的硬件结构。

由于反馈开关31、32闭合，选择第一与第二寄存器存储单元11与12的输出端为反馈位置。第三与第四寄存器存储单元33与34的输出端不选为反馈位置，这是因为相应的反馈开关断开。还有，由于馈入开关42接收对应于逻辑0的控制信号，所以选择寄存器存储单元12的输入端为馈入位置。由于馈入开关41接收对应于逻辑1的控制信号，所以将寄存器存储单元11的输入端连接到寄存器存储单元12的输出端。

在此特定的结构中，寄存器存储单元13与14是无效的，即其状态不影响此序列发生器的输出信号。还有，馈入开关43的状态是不相关的。

因而，利用第二种情况的控制信号，如上所述，图2a的序列发生器的等效电路可以如图2d所示进行表示。

如利用上面结合图2c与2d所述的控制信号的示例所能明白的，结合图2a与2b描述的第二实施例的序列发生器能够容易地构造为假定为不同的结构，这能通过仅仅将合适的控制信号提供给反馈开关与馈入开关来实现，而不改变此序列发生器的硬件结构。因此，根据本发明的序列生成器能灵活地适应要求。

下面，将结合图3a描述本发明的第三实施例。图3a表示类似于结合本发明的第一与第二实施例所述的序列发生器的具体方框图。

同样，提供具有多个寄存器存储单元11-14的移位寄存器。还有，提供包括多个反馈开关31-34的第一选择装置，每个反馈开关与多个寄存器存储单元之一的输出端相关。

还有，提供由多个馈入开关41-43构成的第二选择装置，每个馈入开关与多个寄存器存储单元之一相关。这多个馈入开关的输入端分别连接到馈送装置6以及连接到后续寄存器存储单元较高等级的输出端。类似于结合第一与第二实施例所述的，这多个馈入开关41-43的输出端分别连接到相关寄存器存储单元的输入端。

提供包括串联连接的多个处理单元52-54的处理装置，每个处理单元与这多个寄存器存储单元之一相关并连接到相应反馈开关的输出端。同样地，与前面的示例一样，此处理装置连接到馈送装置6。

又由控制装置控制所述馈入开关与反馈开关。与结合图2b所述的实施例一样，这多个馈入开关在接收到对应于逻辑0的控制信号时将馈送装置6连接到寄存器存储单元，以便作为输入提供反馈信号给相应的寄存器存储单元。在接收到对应于逻辑1的控制信号时，这些开关分别连接后续级的寄存器存储单元。

类似于多个馈入开关来控制这多个反馈开关。在接收到对应于逻辑1的控制信号时，这多个反馈开关之中的每一个开关分别将相应的寄存器存储单元的输出端连接到相关的处理单元。在接收到对应于逻辑0的控制信号时，这多个反馈开关分别处于OFF(关断)状态并将对应于逻辑0的输入状态连接到相关的处理单元。

如本技术领域中所公知的，可以由多路复用器构成这多个反馈开关与多个馈入开关。

在此本发明的第三实施例中，所述控制装置由包括多个控制存储位置211-215的控制存储器21构成，其中至少一个控制存储位置与寄存器存储单元相关。

每个控制存储位置能存储表示逻辑0或表示逻辑1的信息。控制存储位置211-215的状态分别控制相关的反馈开关31-34以及相关的馈入开关41-43，这利用包括例如逻辑AND与OR门的合适的逻辑电路来完成。

类似于结合图2a所述的本发明的第二实施例，第三实施例的序列发生器可以分成三种类型的级。这些级是包括最低等级的寄存器存储单元的第一级、第二级的序列和包括最高等级的寄存器存储单元的最后一级。根据第三实施例的序列发生器包括第一类型的单个级、任意数量的第二类型的相同级和第三类型的单个级。

在本实施例中，提供表示为S21、S22的第二类型的两个级。第一类型的级表示为S1，第三类型的级表示为S3。

下面，将描述根据3a的第三实施例的序列发生器的三个不同的级。

首先，将描述在图3a的示例中为级S1的第一级。此序列发生器的第一级由寄存器存储单元11、第一反馈开关31与第一馈入开关41构成。还有，此第一级包括控制存储位置211与两个逻辑门，即第一AND门231与第一OR门221。

如前所述和如结合前面实施例所述，寄存器存储单元11的输入端连接到第一馈入开关41的输出端。第一馈入开关41的输入端分别连接到馈送装置6和后续级较高等级的寄存器存储单元(这在本示例中为寄存器存储单元12)的输出端。

第一馈入开关41的控制输入端连接到后续级高等级的OR门(级S2的第二OR门222)的输出端。

第一级的寄存器存储单元11的输出端能连接到外部设备并且还连接到第一反馈开关31的一个输入端。第一反馈开关30的第二输入端连接到对应于逻辑0的信号。还有，第一反馈开关31的输出端连接到后续级较高等级(级S2)的处理单元，这在本示例中为处理单元52。第一反馈开关31的控制输入端连接到第一AND门231的输出端。

第一AND门231的一个输入端连接到第一级的寄存器存储单元(这在本示例中为寄存器存储单元211)的输出端。AND门231的第二输入端连接到第一级的第一OR门221的输出端。

第一级的第一OR门221的一个输入端连接到后续级较高等级的OR门221的输出端。第一级S1的第一OR门231的第二输入端连接到后续级较高等级的控制存储位置(这是控制存储位置222)的输出端。

在下面，将以第二级S2为例说明第二类型的级。第二类型的级(在图3a的示例中为级S2与S3)的结构相同并因此只描述第二级S2。

第二类型的级包括寄存器存储单元、控制存储单元、馈入开关、反馈开关、AND门、OR门与处理单元。第二类型的级除下面之外大部分对应于上述的第一类型的级：

第二类型的级的寄存器存储单元的输出端不连接到外部设备而连接到前一级较低等级的馈入开关的一个输入端。还有，OR门的输出端连接到前一级较低等级的OR门。

在当前情况下，以第二级S2为例，级S2的寄存器存储单元12的输出端连接到级S1的馈入开关41的输入端。还有，第二级的第二OR门222的输出端不仅连接到第二类型的级的AND门的输入端，而且也连接到后续级(这在本示例中为第一级S1)的OR门的输入端。

最后，第二级S2的第一反馈开关31的输出端与处理单元52连接。还有，处理单元52与第三级S3的处理单元53连接。

由于级S3也具有第二类型并因此与级S2相同，所以省略其描述。

在下面，将描述形成最后一级并且是第三类型级的级S4。

此序列发生器的最后一级由寄存器存储单元14、两个控制存储单元214与215、反馈开关34、第四AND门234和处理单元54构成。

寄存器存储单元14的输入端与馈送装置6连接，其输出端连接到后续级的馈入开关，这在本示例中为第三级S3的第三馈入开关43。还有，寄存器存储单元14的输出端连接到第四反馈开关34的输入端，其另一输入端连接到对应于逻辑0的信号。反馈开关35的输出端与处理单元54连接。处理单元54输出反馈信号给馈送装置6。

反馈开关34的控制输入端连接到第四AND门234。反馈开关34的输入端分别连接到控制存储位置214与215的输出端。控制存储位置的输出端也形成至前一级S3的OR门的输入。

注意，结合图3a所述的序列发生器不限于所示数量的级，可以提供任意数量的级。如果上面的电路用作长码发生器，可以提供例如32级。

如结合图3a的电路图的描述所变得显而易见的，可以利用所述控制存储器21的多个控制存储位置211-215的状态来控制这多个反馈开关的状态与这多个馈入开关的状态。注意，本发明的序列发生器的第三实施例的控制存储位置的数量比寄存器存储单元的数量多一(1)。

下面将进一步说明此操作。

如果相应的反馈开关接收到对应于逻辑1的控制信号，则将选择第一或第二类型的级的寄存器存储单元为反馈位置。如果对应于逻辑1的值存储在相应的控制存储单元上并且如果任何一个后续控制存储单元较高等级存储对应于逻辑1的值，就是这种情况。

如果相应的馈入开关接收到对应于逻辑0的控制信号，则选择第一或第二类型的级的寄存器存储单元为馈入位置。如果相应的馈入开关接收到对应于逻辑1的控制信号，则此寄存器存储单元将连接到后续级较高等级的寄存器存储单元。

如果对应于级较高等级的所有控制存储位置存储对应于逻辑0的控制信号，则多个OR门级联的结果是对应于逻辑0的控制信号将只提供给当前级的馈入开关。

如果两个相应的控制存储位置给相应的AND门提供对应于逻辑1的控制信号，则选择最高等级(即，第三类型的级)的寄存器存储单元为反馈位置。第三类型的级的寄存器存储单元最好总是与馈送装置6连接。选择为馈入位置因此取决于任何后续寄存器存储单元是否选择为馈入位置。如果任何后续寄存器存储单元选择为馈入位置，则不选择最高等级的寄存器存储单元为馈入位置。

因此，如果以递减顺序(即，从最高等级的控制存储位置开始)查看存储在多个控制存储位置中的比特序列，存储逻辑1的第一控制存储位置将定义相应的寄存器存储单元为馈入位置。在这种情况中，较高等级的寄存器存储单元的所有馈入开关需要接收对应于逻辑0的控制信号，它们在理论上选择为馈入位置。然而，这没有作用，它们对序列发生器的输出信号不起作用。它们对序列发生器的输出信号不起作用，这是因为反馈开关在其控制输入端也将接收逻辑0并因此各个存储位置将不选择为反馈位置。

选择为馈入位置的寄存器存储单元之后的较低等级的所有寄存器存储单元不能选择为馈入位置，OR门级联的结果是相应的馈入开关将接收逻辑1为控制信号。相应地，较低等级的所有所述后续寄存器存储单元将进行串联连接。

在下面，结合图3b与3c描述第三实施例结构的操作。图3b、3c表示根据控制存储器的不同编程状态的本发明的第三实施例的等效电路。

首先，将结合图3b描述根据存储在存储装置21中的控制比特与相应的等效电路的第一种情况的图3a的序列发生器的操作。

对应于逻辑状态00111的控制序列存储在控制存储器中。即，逻辑0存储在第五控制存储位置215与第四控制存储位置214上。逻辑1存储在第三控制存储位置213以及第一与第二控制存储位置211与212上。

此比特序列的第一逻辑1存储在控制存储单元213上。因此，通过第二OR门222，将提供逻辑1给第二馈入开关42的控制输入端。结果，第二寄存器存储单元12将连接到馈送装置6，以便接收反馈信号。因而，第二寄存器存储单元12选择为馈入位置，如图3的等效电路所示。

利用存储在第四与第五控制存储位置214与215上的逻辑0，第三馈入开关43在其控制输入端上接收逻辑0。第三与第四寄存器存储单元13与14也将连接到馈送装置6。然而，如上所述，这没有作用，因为在这种情况中这些寄存器存储单元的状态对序列发生器的输出信号不起作用。

还有，逻辑1存储在第二控制存储位置212上。因此，利用第三存储位置213上的逻辑1，第二AND门232将输出对应于逻辑1的信号给第二反馈开关32。结果，第二寄存器存储单元12将选择为反馈位置，如图3b所示。

同样地，利用存储在第一控制存储位置211上的逻辑1，第一寄存器存储单元11将选择为反馈位置，如图3b所示。

其次，将结合图3c说明根据存储在存储装置21中的控制比特与相应的等效电路的第二种情况的图3a的序列发生器的操作。

对应于逻辑状态11101的控制序列存储在控制存储器中。即，逻辑1存储在第五控制存储位置215、第四控制存储位置214与第三控制存储位置213上。逻辑0存储在第二控制存储位置212上，并且逻辑1又存储在第一控制存储位置211上。

利用第五控制存储位置215上的逻辑1，第三馈入开关43将连接第四与第三寄存器存储单元。同样地，通过多个OR门，所有其他的寄存器存储单元将进行串联连接。如图3c所示，这使第四寄存器存储单元14选择为馈入位置。

还有，如上所述，利用存储在第一、第三与第四控制存储器位置211、213、214上的逻辑1，选择第一、第三与第四寄存器存储单元11、13、14为反馈位置，如图3c所示。

如利用上面所显而易见的，图3a所示的序列发生器可以通过“编程”不同的比特序列来不同地进行构造。

利用上面的控制电路实现的功能可以使用不同的逻辑电路来实现而不脱离本发明的范畴。特别地，一般任何数据提供装置可以用于替代所述存储装置21。

Claims

1．用于生成值序列的一种设备，包括：

移位寄存器(1)，具有多个寄存器存储单元(11,12,13,14,15)；

选择装置(2,3,4)，用于选择至少一个寄存器存储单元为反馈位置并用于选择至少一个任意寄存器存储单元为馈入位置；

处理装置(5)，用于处理从选择为反馈位置的至少一个任意寄存器存储单元中接收的输出信号；和

馈送装置(6)，用于将来自处理装置(5)的输出信号馈送给选择为馈入位置的至少一个寄存器存储单元。

2．根据权利要求1的设备，其特征在于，此选择装置包括：

第一选择装置(3)，用于将选择为反馈位置的至少一个寄存器存储单元的输出端连接到处理装置(5)；

第二选择装置(4)，用于将馈送装置(6)连接到选择为馈入位置的至少一个寄存器存储单元的输入端；和

控制装置(2；21；211-215；221-223；231-234)，用于控制第一与第二选择装置(3,4)。

3．根据权利要求1或2的设备，其特征在于，处理装置(5)包括多个处理单元(52-54)，用于处理选择为反馈位置的至少一个寄存器存储单元的输出信号，以形成通过馈送装置(6)馈送给选择为馈入位置的至少一个寄存器存储单元的单个信号。

4．根据前面任何一个权利要求的设备，其特征在于，控制装置(2)包括数据提供装置，用于提供二进制数据来选择至少一个反馈寄存器存储单元与至少一个馈入寄存器存储单元。

5．根据权利要求4的设备，其特征在于，数据提供装置由用于存储比特序列的具有多个控制存储位置(211-215)的控制存储装置(21)构成，此比特序列的逻辑值定义至少一个反馈位置与馈入位置。

6．根据权利要求5的设备，其特征在于，第一选择装置(3)由多个反馈开关(31-34)构成，每个反馈开关连接到相应的寄存器存储单元的输出端并利用对应于至少一个相关控制存储位置的逻辑状态的控制信号进行控制。

7．根据权利要求5或6的设备，其特征在于，第二选择装置(4)由多个馈入开关(41-43)构成，每个馈入开关连接到相应的寄存器存储单元的输入端并利用对应于至少一个相关控制存储位置的逻辑状态的控制信号进行控制。

8．根据权利要求5-7之一的设备，其特征在于，利用存储在存储装置(21)中的比特序列来控制反馈开关(31-34)与馈入开关(41-43)，以使此序列的第一逻辑1定义馈入位置并且后续逻辑1定义反馈位置。

9．根据前面权利要求之一的设备，其特征在于，处理装置(5)执行逻辑异运算。

10．根据前面权利要求之一的设备，其特征在于，它在CDMA电信系统中用作短码发生器和/或长码发生器。