JPH03214809A - リニアフィードバック・シフトレジスタ - Google Patents

リニアフィードバック・シフトレジスタ

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JPH03214809A
JPH03214809A JP2009673A JP967390A JPH03214809A JP H03214809 A JPH03214809 A JP H03214809A JP 2009673 A JP2009673 A JP 2009673A JP 967390 A JP967390 A JP 967390A JP H03214809 A JPH03214809 A JP H03214809A
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shift register
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JP2009673A
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Makoto Murase
真 村瀬
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F7/584—Pseudo-random number generators using finite field arithmetic, e.g. using a linear feedback shift register
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    • G06F2207/58—Indexing scheme relating to groups G06F7/58 - G06F7/588
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    • G06F2207/583—Serial finite field implementation, i.e. serial implementation of finite field arithmetic, generating one new bit or trit per step, e.g. using an LFSR or several independent LFSRs; also includes PRNGs with parallel operation between LFSR and outputs

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パルス信号テスト回路などに用いられるリニ
アフィードバック・シフトレジスタ（以下ＬＰＳＲとい
う）に関し、特に生成多項式ｆ　（ｘ）をマルチプレク
サ（ＭＵＸ）のコンＩ・ロールにより可変可能にした回
路に関する。
〔従来の技術〕
従来、この種のＬＦＳＲは、擬似ランダムパターン発生
器，データ伝送の誤り検出等のためのシグネチャ解析器
などに応用されてきたが、いづれも、固定した生成多項
式を持つ構成であった。
第３図は従来の擬似ランダムパターン発生器の一例の回
路図、第４図は従来例のシグネチャ解析器の回路図を示
す。
第３図においては、ｎ個のフリップフロップ（ＦＦ）８
〜ｌ２と、２個のＸＯＲゲート１７，ｌ８とから構成さ
れ、ＸＯＲゲー｝１７，１８によりＦＦ８にフィードバ
ックをかけている。ＦＦ１１，１２からの各出力蚕をＸ
ＯＲゲート１８によりＸＯＲを求め、この出力とＦＦ９
の出力蔦とをＸＯＲゲート１７によりＸＯＲを求め、そ
のａ力をＦＦ８の入力Ｄに接続している。ここでクロツ
ク入力端子１からクロックを入力するとＦＦ８〜ｌ２の
各出力端Ｑからランダムパターンを得ることができ、こ
れらを出力端子３〜７から出力することができる。
第４図においては、ｎ個のＦＦ８〜１２と、ＸＯＲデー
ト１７，１８．４１〜４５とから構成され、第３図の回
路に対してｎ個の入力信号を入力端子３１〜３５から入
力し、前段のＦＦ出力と共にＸＯＲゲート４１〜４５に
入力して後段のＦＦの入力することにより、出力端子７
から圧縮出力を得ることができる。
〔発明が解決しようとする課題〕
上述した従来のＬＦＳＲでは、生成多項式が固定されて
いるために、この回路を活用する時に様々の制限が存在
した。例えば、ＣＰＵ，ＡＳ　ＩＣなどのデジタル回路
のＤ　Ｆ　Ｔ　（Ｄｅｓｉｇｎ　ＦｏｒＴｅｓｔａｂｉ
ｌｉｔｙ）として用いられているＢ　工Ｓ　Ｔ　（Ｂｕ
ｉｌｔ　−Ｉｎ　Ｓｅｌｆ　Ｔｅｓｔ）では、一般にＢ
　Ｉ　Ｌ　Ｂ　Ｏ　（Ｂｕｉｌｔ−Ｉｎ　ＬｏｇｉｃＢ
ｌｏｃｋ　Ｏｂｓｅｒｖｅｒ）と呼ばれるレジスタが構
成される。
このＢＩＬＢＯは、Ｔ　Ｐ　Ｇ　（Ｔｅｓｔ　Ｐａｔｔ
ｅｒｎ　Ｇｅｎｅｒａｔｏｒ）機能とＰ　Ｓ　Ａ　（Ｐ
ａｒａｌｌｅｌ　Ｓｉｇｎａｔｕｒｅ　Ａｎａｌｙｚｅ
ｒ）と呼ばれるデータ圧縮機能を有し、セルフテストモ
ード時に外部コントロールによりＴＰＯもしくはＰＳＡ
の選択が行なわれる。これらＴＰＯ及びＰＳＡは、共に
基本的にＬＦＳＲにより構成されている。このＴＰＯ機
能を選択した際には固定された生成多項式（これを原始
多項式と呼ぶ）に従いＬＦＳＲのヒット数に対応する最
大周期の擬似ランダムパターン発生器となる。通常、Ｂ
ＩＬＢＯはＤＴＪＴ内に複数個設置され、各々に対し被
測定回路となる分割回路が対応し、この分割回路への仮
想的な入力端子がＴＰＯの各呂力端子である。仮に、分
割回路が組合せ回路と考えると理想的にはＬＦＳＲのビ
ット数に対応する最大周期パターンが必要となる。この
ＬＦＳＲのビット数をｎとした際には（２”−１）パタ
ーンとなる。これは分割回路の仮想的な入力端子数、つ
まりＬＦＳＨのビット数が少なければよいが、多くなる
とテスト時間の関係より実現不可能となる。そこで、限
られた数のランダムパターンで一定の故障検出率を満た
さなければいけない。また、分割回路が順序回路を含む
場合には分割回路への入力自身が順序的でなければいけ
ない。つまり、ＬＦＳＲのビット数に応じた最大周期パ
ターン（これを網羅パターンという）が、この網羅パタ
ーンを用いても不完全である。まして、限られた数のラ
ンダムパターンでは一定の故障検圧率を満たすのは難し
い。
このようにＢＩＬＢＯに用いられるＬＦＳＲは、ハード
ウェア構成上、固定された生成多項式を構成しているた
めに、固定された擬似ランダムパターン発生器としてし
か機能はしない。このために、高い故障検出率を得るセ
ルフテストの実現は難しいという問題を持っている。
本発明の目的は、このような問題を解決し、生成多項式
が外部から可変できるようにして高い故障検出率の得ら
れ、テスト効率化が図られるＬＦＳＲを提供することに
ある。
〔課題を解決するための手段〕
本発明のＬＦＳＨの構成は、ｎ段の直列接続されたフリ
ップフロップからなるシフトレジスタと、このシフトレ
ジスタの最初から（ｎ−１）段目までの各フリップフロ
ップの出力をそれぞれ第１入力端に入力し共通入力端子
から入力信号をそれぞれ第２入力端に接続し各コントロ
ール入力端をそれぞれ独立にアクセス可能とした（ｎ−
１）個の２：１マルチプレクサと、これらマルチプレク
サの各出力がそれぞれ一方の入力端に接続され他方の各
入力端には前記ｎ段目のフリップフコップの出力端から
前記１段目のフリップフロップの入力端の間で後段の出
力がカスゲード接続された（ｎ−１）個の第１のＸＯＲ
ゲートとを含み、前記各フリップフロップにそれぞれク
ロックを供給してその各出力端から出力信号を得るよう
にしたことを特徴とする。
また、本発明において、ｎ段のフリップフロップの各入
力端にこれら各フリップフロップのループの前段の比力
信号と各々独立の入力信号とをそれぞれ入力するｎ個の
第２０ＸＯＲゲートが付加されたものとすることもでき
る。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。ｎ個のＦＦ
８〜１２によりシフトレジスタが構成され、さらにＬＦ
ＳＲを構成するために（ｎ−１）個のＸＯＲゲート１７
〜２０がカスケード接続され、これらの間に２：１マル
チプレクサ（ＭＵＸ）１３〜ｌ６が接続されている． 各ＦＦ８〜ｌ２のｄ力は、ＭＵＸ１　３　〜１　６＜７
）一方の入力に接続され、各ＭＵＸ１３〜１６のもう一
方の入力が共通にマルチプレクサ入力端子２に接続され
、各ＭＵＸ１３〜ｌ６のコン｝・ロール入力端には各フ
ントロール端子２１〜２４に接続されそれぞれ独立にア
クセス可能となっている。
また、各ＭＵＸ１　３　〜１　６の圧力はＸｏＲゲート
１７〜２０の一方の入力に接続され、これらＸＯＲゲー
ト１７〜２０のもう一方の入力は、（ｎ　−１）段のＸ
ＯＲゲート２０の入力端がｎ段目ＦＦｌ２の出力に接続
され、他のＸＯＲゲート１７〜１！Ｈ！（ｎ−１）段（
７）ＸＯ：Ｒゲート２ｏからＸＯＲゲート１７まで順次
カスケード接続さｈ５かっ終端のＸＯＲゲー｝１７の出
力が１段目のＦＦ８のデータ入力端に接続されている。
このような構成によりこのＬＦＳＲは、コントロール端
子２１〜２４からの入力により、Σ（ｎ−１）＋１ Ｃｉ通りの生成多項式、つまりΣい−１）Ｃｉ通りの擬
似ランダムパターンの発生が可能となる。
第２図は本発明の第２の実旌例の回路図である。
本実施例は、第１図のＬＦＳＲを用いて構成した４ビッ
｝ＢＩＬＢＯレジスタを示している。この回路ハ、４個
のＦＦ８〜１工と、４ｍのＭＵＸ１３〜１６と、３個の
ＸＯＲゲート１７〜１９と、３個のＦＦ３６〜３８と、
４個のＸＯＲゲート４１〜４４とを中心に構成されてい
る。この回路は、コン｝ｏ−ル端子２１〜２３からの３
本のフントロール信号により全体のシーケンスが制御さ
れる。ＴＰＯモードの設定には、コントロール端子２１
〜２３をロウレベルにしてシフト入力端子３０からＬＦ
ＳＲの生成多項式を設定するためのシリアルデータな入
力する。各ＦＦ８〜１０の出力と接続しているＭＵＸ１
３〜１５は、ＦＦ３６〜３８にラッチされたデータによ
りセレクトされ生成多項式を設定する。次に、コントロ
ール端子２２をハイレベルにし、クロック入力端子１か
らクロックをアクセスすることにより、出力端子６１〜
６４から設定された生成多項式に従い４ビットの擬似ラ
ンダムパターンが発生される。
ＰＳＡモードの設定には、ＴＰＯモード設定時と同じく
生成多項式の設定を行ない、コント四一ル端子２１．２
２をハイレベルにする。次に、クロック入力端子ｌから
クロックをアクセスすることにより、入力端子３１〜３
４から入力されるデータが圧縮され，設定した生成多項
式に従ったングネチャ解析器となる。
〔発明の効果〕
以上説明した様に本発明は、ＬＰＳＲの生成多項式のコ
ントロールが可能となるため、例えばＢＩＬＢＯのＴＰ
Ｏを構成した場合には、ＬＦＳＲとしての全組合せの擬
似ランダムパターンの発生が可能である。また、現在、
ＢＩＬＢＯを用いたＢＩＳＴ設計では有効な回路分割方
法が無く、ＴＰＯから発生された擬似ランダムパターン
の故障検出率に対する有効性に疑問が持たれ、またテス
ト時間削減のためにはパターン制限が必要であり、目標
とする故障検圧率との間にジレンマが存在していたが、
本発明の構成を用いて生成多項式を可変設定することに
より、論理故障シュミレーションと併用して複数の擬似
ランダムパターンの部分的なマージにより、故障検出率
とパターン数制限の両方を満たすことが可能である。ま
た、ＰＳＡを構成した場合には、複数の生成多項式を構
成することにより、データ圧縮時の不良出力の誤判定を
改善することが可能となる。また，本発明の構成は、従
来のＢＩＬＢＯ回路に少数の付加回路追加のみでよく、
オーバーヘッドにもさほどの影響を与えずに構成するこ
とができる。
４
【図面の簡単な説明】
第１図は本発明の一実施例のＬＦＳＲの等価回路図、第
２図は本発明の第２の実施例の回路図、第３図，第４図
は従来のＬＦＳＲを用いた２つの例の回路図である。 ｌ・・・・・・クロック入力端子、２・・・・・・ＭＵ
Ｘ入力端子、３〜７，６１〜６４・・・・・・出力端子
（１〜ｎ）、８　〜１　２．　３　６　〜３　８−ＦＦ
　（１〜ｎ）、１３〜１　６−ＭＵＸ　（１　〜ｎ　−
　１）、１７〜２０，４１〜４　　５−＝＝・ＸＯＲ　
ゲー　｝（１　　〜　ｎ−１）　、　　２　１　〜２４
・・・・・・コントロールｍ子（１〜ｎ−１）、３０・
・・シフト入力端子、 ３１〜３５・・・・・・入力端子。

Claims (2)

    【特許請求の範囲】
  1. （１）ｎ段の直列接続されたフリップフロップからなる
    シフトレジスタと、このシフトレジスタの最初から（ｎ
    −１）段目までの各フリップフロップの出力をそれぞれ
    第１入力端に入力し共通入力端子から入力信号をそれぞ
    れ第２入力端に接続し各コントロール入力端をそれぞれ
    独立にアクセス可能とした（ｎ−１）個の２：１マルチ
    プレクサと、これらマルチプレクサの各出力がそれぞれ
    一方の入力端に接続され他方の各入力端には前記ｎ段目
    のフリップフロップの出力端から前記１段目のフリップ
    フロップの入力端の間で後段の出力がカスゲード接続さ
    れた（ｎ−１）個の第１のＸＯＲゲートとを含み、前記
    各フリップフロップにそれぞれクロックを供給してその
    各出力端から出力信号を得るようにしたことを特徴とす
    るリニアフィードバック・シフトレジスタ。
  2. （２）ｎ段のフリップフロップの各入力端にこれら各フ
    リップフロップのループの前段の出力信号と各々独立の
    入力信号とをそれぞれ入力するｎ個の第２のＸＯＲゲー
    トが付加されたものである請求項１記載のリニアフィー
    ドバック・シフトレジスタ。
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