JPS58154038A - デイジタル集積回路用の論理ブロツク - Google Patents
デイジタル集積回路用の論理ブロツクInfo
- Publication number
- JPS58154038A JPS58154038A JP57036163A JP3616382A JPS58154038A JP S58154038 A JPS58154038 A JP S58154038A JP 57036163 A JP57036163 A JP 57036163A JP 3616382 A JP3616382 A JP 3616382A JP S58154038 A JPS58154038 A JP S58154038A
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- JP
- Japan
- Prior art keywords
- shift register
- function
- integrated circuit
- gate
- logical block
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路装量、さらに詳しくはゲイジタル集積
回路の論理機能試験を容易にし、かつその試験を極めて
複雑な回路にても行ない得るように集積回路自体に組み
込む論理ブロックＫ１ｍ１するものである。
回路の論理機能試験を容易にし、かつその試験を極めて
複雑な回路にても行ない得るように集積回路自体に組み
込む論理ブロックＫ１ｍ１するものである。
高度に集積化され、複雑化した集積回路の論理機能試験
を容ＴｏＫする１つの方法は、試験すべき集積回路内部
にテストパターン発生器、テスト出力評価部等の試験機
構を組み込んでし岸うことである。このようにするとと
Ｋよｐ、集積回路内部Ｋｍめ込まれ、外部端子から直接
アクセスできず、被試験集積回路外部からテストパター
ンを印加し、その機能の結果である出力を、外部で観察
す予という方法では、試験が困難で、光合なテスト精度
が得られなかった部分の回路も容易（論理機能試験を行
なうと七ができるようＫなる。
を容ＴｏＫする１つの方法は、試験すべき集積回路内部
にテストパターン発生器、テスト出力評価部等の試験機
構を組み込んでし岸うことである。このようにするとと
Ｋよｐ、集積回路内部Ｋｍめ込まれ、外部端子から直接
アクセスできず、被試験集積回路外部からテストパター
ンを印加し、その機能の結果である出力を、外部で観察
す予という方法では、試験が困難で、光合なテスト精度
が得られなかった部分の回路も容易（論理機能試験を行
なうと七ができるようＫなる。
ところで、試験機構を集積回路内部に組み込むという方
法を採る場合、鰐験機構として、どのよう表論理ブロッ
クを組み込むか９ということが大きな問題となる。
法を採る場合、鰐験機構として、どのよう表論理ブロッ
クを組み込むか９ということが大きな問題となる。
試験機構として組み込む論理ブロック仲、試験に必賛な
機能即ちテストパターン発生器としての機能及びテスト
出力評価部としての機能を有することはもちろんのこと
、論理ブロックを組み込んだ集積回路が通常の機能動作
を果す場合に、その機能動作に論理ブロックが全く関与
しないことが望ましい。
機能即ちテストパターン発生器としての機能及びテスト
出力評価部としての機能を有することはもちろんのこと
、論理ブロックを組み込んだ集積回路が通常の機能動作
を果す場合に、その機能動作に論理ブロックが全く関与
しないことが望ましい。
従来のディジタル集積回路試験用の論理ブロックを＃！
１図に示す、す表わち、各基本ユニットはシフトレジス
タ動作に適合するフリップフロップ１１．２つのアント
ゲ−）１２．１２．２つのノアゲート１！１．１５．１
つの排他的オアゲート１４から構成されておシ、各基本
ユニットを複数個組み合せて論理ブロックを形成してい
る。図において、１４′は排他的オアゲートを、１５は
インバータを、１６はマルチブレクｔをそれぞれ示す。
１図に示す、す表わち、各基本ユニットはシフトレジス
タ動作に適合するフリップフロップ１１．２つのアント
ゲ−）１２．１２．２つのノアゲート１！１．１５．１
つの排他的オアゲート１４から構成されておシ、各基本
ユニットを複数個組み合せて論理ブロックを形成してい
る。図において、１４′は排他的オアゲートを、１５は
インバータを、１６はマルチブレクｔをそれぞれ示す。
また、几〜込はデータ入力を、ｈ〜Ｐ、はフリップフロ
ップ出力を、ａ〜烏はフリップフロップの反転出力をそ
れぞれ示す、前記論理フロップは２本の制御線の制御信
号Ｑ、ＱＩＫより、線形シフトレジスタの機能、テスト
出力圧縮器（多入力符号解析器）の機能という試験機構
としての機能と、単なるラッチの動作という集積回路が
通常の機能動作を果す丸めの機能とを果すことができる
。ところで、従来の論理ブロックにおいて、論理ブロッ
クを組み込んだ集積回路がその回路本来の機能を果すと
きに前述したようにｗｌｌズブロックラッチ動作を行な
うので、データがこの論理ブロックを通過するのに１ク
ロツク要するという問題が生じる。この問題は、論理ブ
ロックを組み込むべき対象となる回路が組み合せ回路で
ある場合に生じ、組み合せ回路だけからなる大規模な集
積回路の場合に深刻々問題となる。一般に、その回路の
試験の難しさは回路規模のほぼ５乗に比例するといわれ
ており、試験対象回路の規模が大きくなった場合１回路
を分割し、各々の分割し九回路について試験する方法が
採られる。試験機構を集積回路に組み込み試験する場合
にも同じことがいえる。ここで、回路ガ、′。
ップ出力を、ａ〜烏はフリップフロップの反転出力をそ
れぞれ示す、前記論理フロップは２本の制御線の制御信
号Ｑ、ＱＩＫより、線形シフトレジスタの機能、テスト
出力圧縮器（多入力符号解析器）の機能という試験機構
としての機能と、単なるラッチの動作という集積回路が
通常の機能動作を果す丸めの機能とを果すことができる
。ところで、従来の論理ブロックにおいて、論理ブロッ
クを組み込んだ集積回路がその回路本来の機能を果すと
きに前述したようにｗｌｌズブロックラッチ動作を行な
うので、データがこの論理ブロックを通過するのに１ク
ロツク要するという問題が生じる。この問題は、論理ブ
ロックを組み込むべき対象となる回路が組み合せ回路で
ある場合に生じ、組み合せ回路だけからなる大規模な集
積回路の場合に深刻々問題となる。一般に、その回路の
試験の難しさは回路規模のほぼ５乗に比例するといわれ
ており、試験対象回路の規模が大きくなった場合１回路
を分割し、各々の分割し九回路について試験する方法が
採られる。試験機構を集積回路に組み込み試験する場合
にも同じことがいえる。ここで、回路ガ、′。
を２分割した場合を考えてみると、第２図に示し九よう
になる。ただしこの集積回路２４は組み合せ回路だけで
構成されているものとする。ｊｌ１１２図に示すような
構成の場合、−め込むべき論理ブロック２１として第１
図に示す主うな論理ブロックを用いると、集積回路２４
が本来の機能を果すときに、入力ラッチ部から出力ラッ
チ部にデータが伝送するのに２り諭ツク要するととＫな
９、回路を分割しない場合には１クロツクで入力ラッチ
部から出力２ツチ＠にデータを伝送できたのに較べて集
積回路の動作速度がＨに低下してしまう。これは前述し
たように従来の論理ブロックが通常のモードでラッチと
して作用することによる。すなわち、従来の論ｌブロッ
クは、論理ブロックを組み込むべき回路が備えているラ
ッチを再構成して論理ブロツ′りを形成す゛るようＫで
きる場合には有効であるが、第２図に示したように組み
合せ回路内ｌ５ＫＩＩめ込むと集積回路の動作速度の低
下を招いてしまうという大きな欠点−を有している。
になる。ただしこの集積回路２４は組み合せ回路だけで
構成されているものとする。ｊｌ１１２図に示すような
構成の場合、−め込むべき論理ブロック２１として第１
図に示す主うな論理ブロックを用いると、集積回路２４
が本来の機能を果すときに、入力ラッチ部から出力ラッ
チ部にデータが伝送するのに２り諭ツク要するととＫな
９、回路を分割しない場合には１クロツクで入力ラッチ
部から出力２ツチ＠にデータを伝送できたのに較べて集
積回路の動作速度がＨに低下してしまう。これは前述し
たように従来の論理ブロックが通常のモードでラッチと
して作用することによる。すなわち、従来の論ｌブロッ
クは、論理ブロックを組み込むべき回路が備えているラ
ッチを再構成して論理ブロツ′りを形成す゛るようＫで
きる場合には有効であるが、第２図に示したように組み
合せ回路内ｌ５ＫＩＩめ込むと集積回路の動作速度の低
下を招いてしまうという大きな欠点−を有している。
本発明は前記問題点を解消するもので、シフトレジスタ
動作に適合すｉフリップフロップと複数の補助ゲートと
からなる基本ユニットを複数個組み合せて、゛線形シフ
トレジスタの機能を果すブロックを形成し、該ブロック
に１線形シフ）レジスタの機能に加えて、排他的オアゲ
ート及びマルチプレクサによりて得られるツイードＩ（
ツクを利用することにより並列データ入力を有するフィ
ードバックシフトレジスタとして動作する機能と、前記
排他的オアゲートによりて得られる出力を直に利用する
ことＫよシ曽形帰還シフトレジスタとして動作する機能
とをもたせた論理ブ賞ツクにおいて、前記基本ユニット
に１前記クリツプ７０ツブを迂回する信号路を付加し喪
ことを特徴とするものである。
動作に適合すｉフリップフロップと複数の補助ゲートと
からなる基本ユニットを複数個組み合せて、゛線形シフ
トレジスタの機能を果すブロックを形成し、該ブロック
に１線形シフ）レジスタの機能に加えて、排他的オアゲ
ート及びマルチプレクサによりて得られるツイードＩ（
ツクを利用することにより並列データ入力を有するフィ
ードバックシフトレジスタとして動作する機能と、前記
排他的オアゲートによりて得られる出力を直に利用する
ことＫよシ曽形帰還シフトレジスタとして動作する機能
とをもたせた論理ブ賞ツクにおいて、前記基本ユニット
に１前記クリツプ７０ツブを迂回する信号路を付加し喪
ことを特徴とするものである。
以下、本発明の実施例を図面によって説明する。
第５図は本発明によるディジタル集積回路用論理ブロッ
クに用いる基本工具ッＦの一実施例を示すものである。
クに用いる基本工具ッＦの一実施例を示すものである。
第５因において、基本ユニットはマスター・スレーブフ
リップフロップのよつ愈シフトレジスタユニットとして
使用できる）１）ツブフロップ５１と、５つのアントゲ
−）５Ｂ、５４．墨５゜３６３９と、２つのオアゲート
！１７．！５８と、１つの排他的オアゲート３２、と、
２つのインパータ４０．４０の１０個の補助ゲートから
構成する。補助ゲートの具体的な接続関係は次の通りで
ある。
リップフロップのよつ愈シフトレジスタユニットとして
使用できる）１）ツブフロップ５１と、５つのアントゲ
−）５Ｂ、５４．墨５゜３６３９と、２つのオアゲート
！１７．！５８と、１つの排他的オアゲート３２、と、
２つのインパータ４０．４０の１０個の補助ゲートから
構成する。補助ゲートの具体的な接続関係は次の通りで
ある。
すなわち排他的オアゲート３２の一方の入力にはデータ
Ｄを制御信号０１と結合するアンドゲートｉｓの出力と
制御信号０２とを入力とするアンドゲート３４の出力を
接続し、他方の入力にはデータＱと制御信号Ｃ２とを結
合す石アンドゲート５５の出力をａｍする。排侮的オア
ゲート５２の出力はフリップフロップＳ１の入力に接続
し、フリップ７四ツブ５１の出力をアンドゲート３６の
一方の入力Ｋｌ）絖する。アンドゲート３６の他方の入
力には制御信号０１のコンブリメントと制御信号０２と
の２つを入力とするオアゲート５７の出力を！ｊＩ続し
、アンドゲート３６の出力をオアゲート３８の一方の入
力に接続しオアゲート３８の他方の入力にデータ０１制
御信号Ｃ１，制御信号Ｃ２のコンブリメントの３つの信
号を入力とする１ ・、。
Ｄを制御信号０１と結合するアンドゲートｉｓの出力と
制御信号０２とを入力とするアンドゲート３４の出力を
接続し、他方の入力にはデータＱと制御信号Ｃ２とを結
合す石アンドゲート５５の出力をａｍする。排侮的オア
ゲート５２の出力はフリップフロップＳ１の入力に接続
し、フリップ７四ツブ５１の出力をアンドゲート３６の
一方の入力Ｋｌ）絖する。アンドゲート３６の他方の入
力には制御信号０１のコンブリメントと制御信号０２と
の２つを入力とするオアゲート５７の出力を！ｊＩ続し
、アンドゲート３６の出力をオアゲート３８の一方の入
力に接続しオアゲート３８の他方の入力にデータ０１制
御信号Ｃ１，制御信号Ｃ２のコンブリメントの３つの信
号を入力とする１ ・、。
アンドゲート５９の出力を接続する。本発明は。
基本ユニットにクリップフロップ３１を迂回する信号路
を備えたことを特徴とするものであり、実施例ではその
信号路はアントゲ−）３９％オアゲート３８の働きによ
り形成するようＫしたもので、 ある。本基本ユニッ
トは制御信号０１，０２を変化させることによシ種々の
信号径路をとる。そして第４図に示すように、本基本ユ
ニット（具体的構成は第Ｓ図に示す）４１を複数個組み
合せ、排他的オアゲート４３及びマルチプレクサ４２を
用いたフィードバックを利用する仁とにより種々の機能
を果すディジタル集積回路用の論理ブ四ツクが得られる
。第３図に示した基本ユニットの一実施第５図において
矢印で示すように形成され、データＱが７リツプフロツ
プｓ１を介して出力される。
を備えたことを特徴とするものであり、実施例ではその
信号路はアントゲ−）３９％オアゲート３８の働きによ
り形成するようＫしたもので、 ある。本基本ユニッ
トは制御信号０１，０２を変化させることによシ種々の
信号径路をとる。そして第４図に示すように、本基本ユ
ニット（具体的構成は第Ｓ図に示す）４１を複数個組み
合せ、排他的オアゲート４３及びマルチプレクサ４２を
用いたフィードバックを利用する仁とにより種々の機能
を果すディジタル集積回路用の論理ブ四ツクが得られる
。第３図に示した基本ユニットの一実施第５図において
矢印で示すように形成され、データＱが７リツプフロツ
プｓ１を介して出力される。
即ち餉４図における論理ブロックでマルチプレクサ４２
を制御信号０１によりＢＩＮと導通するようｋしておく
と、論理ブロックは８ＸＮを入力とし、 ８０ＵＴを出
力と＋る線形シフトレジスタとして動作をし、スキャン
パスのシフトレジメＩの機能を果たす。
を制御信号０１によりＢＩＮと導通するようｋしておく
と、論理ブロックは８ＸＮを入力とし、 ８０ＵＴを出
力と＋る線形シフトレジスタとして動作をし、スキャン
パスのシフトレジメＩの機能を果たす。
また％仁のモードのとき、ｔＩＸ４図における論理プロ
ッタをマルチプレクサ４２を省略し１、フィードバック
ループの排他的オアゲート４５の出力を直接基本エエッ
ＦのデータＱとなるようＫＩｌ続しておくと、論理ブロ
ックＦｉ線形帰還シフトレジスＩとして動作し、テスト
パターン発生器の機能を果良す。
ッタをマルチプレクサ４２を省略し１、フィードバック
ループの排他的オアゲート４５の出力を直接基本エエッ
ＦのデータＱとなるようＫＩｌ続しておくと、論理ブロ
ックＦｉ線形帰還シフトレジスＩとして動作し、テスト
パターン発生器の機能を果良す。
次に制御信号Ｃ１と０２とを０１＝０２＝１と設定しえ
場合ＫＦｉ、信号経路は第６図において、矢印で示すよ
うに形成され、データＤとデータＱの排他的−１和が７
リツプ７０ツブ３１を経内してその出力に伝送される。
場合ＫＦｉ、信号経路は第６図において、矢印で示すよ
うに形成され、データＤとデータＱの排他的−１和が７
リツプ７０ツブ３１を経内してその出力に伝送される。
この場合第４図に示す論理プロッタは多入力符号解析器
として動作し。
として動作し。
テスト出力圧縮器の機能を果たす。
制御信号０１．Ｏｘをそれぞれ０１＝１．０２＝Ｏと設
定した場合には基本ユニットの信号経路は１７図におい
て矢印で示すように形成され、データＤはフリップ７四
ツブ３１を迂回して、アンドゲート３！とオアゲー）１
１１を通りその出力に伝送される。このモードのときＫ
は第４図の論理ブロックでは、データＤ、〜Ｄ、は論理
ブロックの７リツプ７０ツブを迂回して鳥〜Ｐ、 Ｋ伝
送され、論理プ四ツクは伺の機能も果さない、したがっ
て、本発明による論理ブロックは、テスト”−−ド（０
１ａｗＯ。
定した場合には基本ユニットの信号経路は１７図におい
て矢印で示すように形成され、データＤはフリップ７四
ツブ３１を迂回して、アンドゲート３！とオアゲー）１
１１を通りその出力に伝送される。このモードのときＫ
は第４図の論理ブロックでは、データＤ、〜Ｄ、は論理
ブロックの７リツプ７０ツブを迂回して鳥〜Ｐ、 Ｋ伝
送され、論理プ四ツクは伺の機能も果さない、したがっ
て、本発明による論理ブロックは、テスト”−−ド（０
１ａｗＯ。
０２＝１及び０１藁１，０２＝１）ではクロックにより
動作するが、集積回路が通常動作を行なう鳩舎（０１＝
１．０２＝Ｏ）ではクロックによらず信号を伝送するこ
とができることＫなる。
動作するが、集積回路が通常動作を行なう鳩舎（０１＝
１．０２＝Ｏ）ではクロックによらず信号を伝送するこ
とができることＫなる。
以上のように本発明によれば、論理ブロックを組み合せ
回路からなる集積回路に埋め込んでも、通常動作モード
で信号はフリップフロップを迂回して伝送されるので、
データ伝送速度の遅延を防止できるという効果を有する
ものである。
回路からなる集積回路に埋め込んでも、通常動作モード
で信号はフリップフロップを迂回して伝送されるので、
データ伝送速度の遅延を防止できるという効果を有する
ものである。
第１図は従来のディジタル集積回路用の論理ブロックを
示す回路図、第２図は論理ブロックを集積回路に組み込
んだ例を示すブロック図、第３図は本発明による論理ブ
ロックの基本ユニットの一実施例を示す回路図、第４図
は本発明による論理ブロックの一実施例を示すプルツク
図、第ｓ Ｎ ｓ菖６図、謝７図は菖５図の基本ユニッ
トにおいて導通される信号経路を示す回路図である。 ５１・・・７リツプフロツプ ３２・・・排他的オアゲ
−） ５３〜５６・・アンドゲート ３７〜３８・・
・オアゲート ５９・・・アンドゲート ４０・・・イ
ンバータ４２・・・マルチプレクサ ４３・・・排他的
オアゲート特許出願人 日本電気株式会社 第６図 Ｄ 第７図
示す回路図、第２図は論理ブロックを集積回路に組み込
んだ例を示すブロック図、第３図は本発明による論理ブ
ロックの基本ユニットの一実施例を示す回路図、第４図
は本発明による論理ブロックの一実施例を示すプルツク
図、第ｓ Ｎ ｓ菖６図、謝７図は菖５図の基本ユニッ
トにおいて導通される信号経路を示す回路図である。 ５１・・・７リツプフロツプ ３２・・・排他的オアゲ
−） ５３〜５６・・アンドゲート ３７〜３８・・
・オアゲート ５９・・・アンドゲート ４０・・・イ
ンバータ４２・・・マルチプレクサ ４３・・・排他的
オアゲート特許出願人 日本電気株式会社 第６図 Ｄ 第７図
Claims (1)
- （１） シフトレジスタ動作に適合するフリップフロ
ップと複数の補助ゲートとからなる基本ユニットを複数
個組み合せて、線形シフトレジスタの機能を果すブロッ
クを形成し、腋ブロックに、線形シフトレジスタの機能
に加えて、排他的オアゲート及びマルチプレクサによっ
て得られるフィードバッタを有用するととにより並列デ
ータ久方を有するフィードバックシフトレジスタとして
動作する機能と、前記排他的オアゲー）Ｋよって得られ
る出力を直に利用するととにより線形帰還シフトレジス
タとして動作する機能をもたせた論理ブロックにおいて
、前記基本ユニットに、前記フリップフロップを迂回す
る信号路を付加したことを特徴とするディジタル集積回
路用の論理ブロック。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57036163A JPS58154038A (ja) | 1982-03-08 | 1982-03-08 | デイジタル集積回路用の論理ブロツク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57036163A JPS58154038A (ja) | 1982-03-08 | 1982-03-08 | デイジタル集積回路用の論理ブロツク |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58154038A true JPS58154038A (ja) | 1983-09-13 |
| JPH0440736B2 JPH0440736B2 (ja) | 1992-07-06 |
Family
ID=12462092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57036163A Granted JPS58154038A (ja) | 1982-03-08 | 1982-03-08 | デイジタル集積回路用の論理ブロツク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58154038A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116046A (ja) * | 1983-11-28 | 1985-06-22 | Toshiba Corp | 論理回路装置 |
| JPS60193199A (ja) * | 1983-12-05 | 1985-10-01 | テキサス インスツルメンツ インコ−ポレイテツド | レベル感知ラツチ段 |
| JPS63193237A (ja) * | 1987-02-06 | 1988-08-10 | Toshiba Corp | 半導体集積回路装置 |
| EP0438322A2 (en) * | 1990-01-19 | 1991-07-24 | Nec Corporation | Linear feedback shift register |
| JPH04220575A (ja) * | 1990-12-20 | 1992-08-11 | Matsushita Electric Ind Co Ltd | 集積回路装置 |
| EP0650123A1 (en) * | 1993-02-25 | 1995-04-26 | Texas Instruments Incorporated | Integrated logic circuit with scan path |
-
1982
- 1982-03-08 JP JP57036163A patent/JPS58154038A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116046A (ja) * | 1983-11-28 | 1985-06-22 | Toshiba Corp | 論理回路装置 |
| JPS60193199A (ja) * | 1983-12-05 | 1985-10-01 | テキサス インスツルメンツ インコ−ポレイテツド | レベル感知ラツチ段 |
| JPS63193237A (ja) * | 1987-02-06 | 1988-08-10 | Toshiba Corp | 半導体集積回路装置 |
| EP0438322A2 (en) * | 1990-01-19 | 1991-07-24 | Nec Corporation | Linear feedback shift register |
| JPH04220575A (ja) * | 1990-12-20 | 1992-08-11 | Matsushita Electric Ind Co Ltd | 集積回路装置 |
| EP0650123A1 (en) * | 1993-02-25 | 1995-04-26 | Texas Instruments Incorporated | Integrated logic circuit with scan path |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0440736B2 (ja) | 1992-07-06 |
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