JPH03105269A - テスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、主に回路のテスト分野に使用することを目的
としたテスト回路に関するものである。

従来の技術 近年、ゲートアレイの大規模化に伴い、故障検出率の高
いテスト・パターンの作戒が困難となり、テスト回路が
必要不可欠となってきている。

一般に４０００ゲートを超えると故障検出率を上げるこ
とが加速度的に難しくなるといわれている。

それで、論理回路中にあるフリンプフロップを利用して
、順序回路を組み合わせ回路にしてテストする。また、
専用バスによりテスト・データをスキャンする． 以下図面を参照しながら、上述した従来のテスト回路の
一例について説明する。

第９図は従来のテスト回路の回路図を示すものである。

第９図において、６４はテスト用クロック・アドレスバ
スである．　６５．　６６．　６８，　７０．　７１は
クリップ・フロップでテスト用クロック・アドレス？ス
６４よりクロック・アドレス信号を受け取る。

また、スキャン・バス７２から、テストデータ信号を受
け、組み合せ論理回路６７．　６９に送る．この時、フ
リップ・フロップ６５．　６６．　６８．　７０．　７
１には、すべてスレーブ・ランチを付け加え、マスター
・スレーブ型とする． 以上のように構或されたテスト回路について、以下その
動作について説明する。

実際のテスト時には、まずすべてのフリップ・フロップ
６５，　６６．　６Ｂ，　７０．　７１をアクセスして
、テスト用回路をチェックする。そして、組み合わせ論
理回路６６．　６７の入力となるテスト・データの信号
を各フリップ・フロップ６５．　６６．　６８，　７０
．　７１のスレープ・ラッチにスキャン・バス７２を介
してスキャン・インする。

次に、各組み合わせ論理回路６７．　６９の出力側に位
置するフリップ・フロップ６５，　６６．　６８のマス
クラッチに組み合わせ論理回路６７■６９の出力期待の
反転値をスキャン・インする． テスト・データ信号のスキャン・インが完了すると、各
組み合わせ論理回路６７．　６９にこのデータの信号を
印加し、そのマスクラッチ経由でスレーブ・ラッチに取
り込む。最後に、スキャン・バス７２を介してこのデー
タを読み出す。これでｌ゛ステップ分のテストが終了す
る。各テスト・ステップごとにこれと同様の操作を繰り
返す．（例えば、日経エレクトロニクス　ｌ９８６年３
月１０日　石３９０１０３〜１０４　ページ）。

発明が解決しようとする課題 しかしながら上記のような構戒では、フリップ・フロッ
プには、すべてスレーブラッチを付け加えるので、フリ
ップ・フロップを大量に使用する回路では、大幅に回路
規模が増大するという課題を有していた。

本発明は上記課題に鑑み、本来作威したい回路にそれほ
ど多くの回路を加えることなく、故障検出率の高いテス
ト・パターンを作威できる回路を構戒するテスト回路を
提供するものである。

課題を解決するための手段 上記課題を解決するために本発明のテスト回路（１１　
　回路ブロックの出力信号と信号入力端子からの信号を
入力とするｍ入力セレクタと、回路ブロックの出力信号
とｍ入力セレクタの出力信号を入力とするｎ入力セレク
タと、入力信号をｍ入力セレクタとｎ入力セレクタの制
御信号に変更するデコーダとを備えてなるものであり、 （２）また、本発明の第２の発明はデコーダを、回路ブ
ロックからのデコードされた出力信号と論理回路制御信
号を入力としｍ入力セレクタとｎ入力セレクタの制御信
号に変換する論理回路に代えたものであり、 （３）　　さらに本発明における第３の発明は、ｍ入力
セレクタの出力信号を入力としｎ入力セレクタへ信号を
出力する遅延回路を設けたという構成を備えたものであ
る． 作用 本発明は、上記した構戒によって本来作成したい回路を
いくつかの回路ブロックに分けて、セレクタ、デコーダ
または、論理回路を加えることにより、それほど多くの
回路を加えることなく、故障検出率の高いテスト・パタ
ーンを作戒できる回路を構戒するものである． 実施例 以下本発明の一実施例のテスト回路について、図面を参
照しながら説明する． 第１図において、１，２．３．４は信号入力端子、５は
回路ブロック（Ａ）、６は回路ブロック（Ｂ）、７はデ
コーダ、８，９は２入力セレクタ、ＩＯは回路ブロック
（Ｃ）、１１は回路ブロック（Ｄ）、１２は４入力セレ
クタ、１３．　１４は信号出力端子である。本来作威し
たい回路は、信号入力端子１，２、回路ブロック（Ａ）
５、回路ブロック（Ｂ）６、回路ブロック（Ｃ）１０、
回路ブロック（Ｄ）１１、信号出力端子１３．　１４か
ら構威されている。回路ブロック（Ａ）５回路ブロック
（Ｂ）　６　，回路ブロック（Ｃ）１０．回路ブロック
（Ｄ）１１は、個々の回路ブロックが、故障検出率の高
いテストパターンを作戒できるように、本来作成したい
回路を分割している．２入力セレクタ８．９は、“０″
′と”　１　”の２つの信号入力と１つの制御信号入力
と１つの信号出力を持つ．制御信号入力が゜゜０”のと
きは、“０゜゛の信号入力が信号出力端から出力され、
制御信号入力゜“ｌ″のときは、ｒｌＪの信号入力が信
号出力端から出力される．デコーダ７は、信号入力端子
３，４からの入力信号を４ビットのバス（３〜０ビット
）に出力する．デコーダ７の入出力関係を第４図に示す
．デコーダ７と４入力セレクタｌ２は４ビットのバスで
接続し、４入力セレクタ１２は、このバスの信号により
制御される．４入力セレクタｌ２は、０．　　１．　２
．　　３の４つの信号入力と１つのバス制御信号入力と
１つの信号出力を持つ．バス制御信号は１つのビノトだ
けが″１”となり、他の３つのビットは“０”となる。

バス制御信号が゛″１”となった信号入力の信号が信号
出力端から出力される。例えば、バス制御信号のＯビッ
トが″Ｉｎとなったとき、“０”の信号入力の信号が出
力端から出力される。２入力セレクタ８は回路ブロック
（Ａ）５の出力信号を“０″の信号入力とし、信号入力
端子１の入力信号を、“ｌ“の信号入力とし、デコーダ
７のバス出力のビットｒＩＪの出力信号を制御信号入力
とし、出力を回路ブロック（Ｃ）１０と４入力セレクタ
１２の「２」の信号入力とする．２入力セレクタ９は、
回路ブロック（Ｂ）６の出力信号を、“゜０”の信号入
力とし、信号入力端子１の入力信号を、“ｌ”の信号入
力とし、デコーダ７のバス出力のビット「２」の出力信
号をＩ１７御信号入力とし、出力を回路ブロック（Ｄ）
Ｉｆと４入力セレクタ１２の「３」の信号を入力とする
。

４入力セレクタは、回路ブロック（Ｃ）１０の出力信号
を“０“と”１”の信号入力とし、２入力セレクタ日の
出力信号を「２」の信号入力とし、２入力セレクタ９の
出力を「３」の信号入力とする。

以上のように構戒されたテスト回路について、以下第１
図及び第４図を用いてその動作を説明する． 回路ブロック（Ａ）５のテストを行なう場合、信号入力
端子３に゜“１”を入力し、信号入力端子４に“０”を
入力すると、デコーダ７のバス出力信号は、第４図より
ビット「２」だけが“１″となり他のビットはすべて゛
０”となる。それで、２入力セレクタ８は“０”の入力
信号を出力し、２入力セレクタ９は゜゜１”の入力信号
を出力し、４入力セレクタ１２は「２」の入力信号を出
力する．そこで、信号入力端子１からテスト信号を入力
すると、信号は回路ブロック（Ａ）５を通り、出力され
た信号は、２入力セレクタ８、４入力セレクタ１２を通
って、信号出力端子１３に出力される。このとき、信号
入力端子１から入力されたテスト信号は、２入力セレク
タ９を通り回路ブロック（Ｄ）１１を通って信号出力端
子１４に出力される．以上のように、このとき、回路ブ
ロック（Ａ）５と回路ブロック（Ｄ）１１のテストが行
なえる． 回路ブロック（Ｂ）６のテストを行う場合、信号入力端
子３に゜“Ｉ　”を入力し、信号入力端子４に゜゛１″
を入力すると、デコーダ７のバス出力信号は、第４図よ
りビント「３」だけが゛Ｉ′゛となり他のビットはすべ
て“０″となる。それで、２入力セレクタ９は“０”の
入力信号を出力し、４入力セレクタ１２は、「３」の入
力信号を出力する。

そこで、信号入力端子２からテスト信号を出力すると、
信号は回路ブロック（Ｂ）６を通り、出力された信号は
２入力セレクタ９、４入力セレクタ１２を通って、信号
出力端子１３に出力される。

回路ブロック（Ｃ）１０のテストを行う場合、信号入力
端子３に“０”を入力し、信号入力端子４に“ｌ”を入
力すると、デコーダ７のバス出力信号は、第４図よりビ
ットｒｌ，だけが′１”となり、他のビットはすべて″
０″となる．それで２入力セレクタ８は゜″１”の入力
を出力し、４入力セレクタ１２は“１”の入力信号を出
力する。そこで、信号入力端子ｌからテスト信号を入力
すると信号は２入力セレクタ８、回路ブロック（Ｃ）１
０，　４入力セレクタ１２を通って、信号出力端子１３
に出力される。

この回路を通常動作させる場合、信号入力端子３に“０
゜′を入力し、信号入力端子４に“０”を入力すると、
デコーダ７のバス出力信号は、第４図よりビット「０」
だけが″１”となり、他のビットがすべて″０″となる
．それで、２入力セレクタ８．９は“Ｏ′゛の入力信号
を出力し、４入力セレクタ１２は、“Ｏ”の入力信号を
出力する．信号入力端子１の入力信号は回路ブロンク（
Ａ）５、２入力セレクタ８、回路ブロック（Ｃ）１０、
４入力セレクタ１２を通って信号出力端子１３に出力し
、信号入力端子２の入力信号は、回路ブロック（Ｂ）６
、２入力セレクタ９、回路ブロック（Ｄ）１１を通って
信号出力端子１４に出力される． テスト通常動作において、２入力セレクタ８，２入力セ
レクタ９、４入力セレクタ１２、デコーダ７の回路もす
べて使用されるため、テスト回路も含めてテストできる
． 以上のように本実施例によれば、回路ブロックの出力信
号と信号入力端子からの信号を入力する２入力セレクタ
と、回路ブロックの出力信号と２入力セレクタの出力信
号を入力する４入力セレクタと、入力信号を２入力セレ
クタと４入力セレクタの制ｍ信号に変換するデコーダと
を設けることにより、本来作威したい回路にそれほど多
くの回路を加えることなく、故障検出率の高いテスト・
パターンを作戒できる回路を構成することができる。

以下本発明の第２の実施例について第２図を参照しなが
ら説明する。

同図において、１は信号入力端子、５は回路ブロック（
Ａ）、８．９は２入力セレクタ、工０ぱ回路ブロック（
Ｃ）、１１は回路ブロソク（Ｄ）、１２は４入力セレク
タ、１３．　１４は信号出力端子で、以上は第１図の構
或と同様なものである． 第１図の構或と異なるのは、回路ブロック（Ｂ）６と信
号入力端子２か、回路ブロンク（Ｂ’）１９と信号入力
端子１５，　１６．　１７に置き換わり、デコーダ７と
信号入力端子３．４が論理回路２０と信号入力端子ｌ８
に置き換った点である。

回路ブロックＣＢ’）１９は、本来作威したい回路を分
割した一部分であり、第５図にその回路図を示す．第５
図において２６，　２７．　２８は信号入力端子、２９
は回路ブロック（ｂ′）、７はデコーダ、１２ａは４入
力セレクタ、２５は遅延回路、３０，　３１，　３２．
　３３３４は信号出力端子である．デコーダ７は第１図
と同様のものであり、４入力セレクタ１２ａも第１図の
４入力セレクタ１２と同機能のものであり、デコーダ７
の出力は４入力セレクタ１２ａの制御信号入力端に接続
し、信号入力端子２７．　２８から入力信号を入力する
。遅延回路２５は、４入力セレクタ１２ａの出力信号を
入力し、遅延させて、その信号を信号出力端子３０に出
力する． 第７図に遅延回路２５のブロック図を示す．第７図にお
いて４９は信号を入力端子、５０．　５１，　５２．　
５３は一単位時間遅延回路、５４は信号出力端子で、単
位時間遅延回路５０〜５３は直列に接続され、信号入力
端子４９から入力された信号は、一単位時間遅延回路５
０に送られ、一単位時間ごとに一単位時間遅延回路の左
から右へ送られていき、一単位時間遅延回路５３はその
出力信号を信号出力端子５４に出力する．このとき一単
位時間は、信号入力端子４９から入力される信号の変化
する周期の約数である。

信号出力端子３１はデコーダのビット「０」の出力で信
号出力端子３２はデコーダのビット「ＩＪの出力で、信
号出力端子３３ばデコーダのビットｒ２，の出力で、信
号出力端子３４はデコーダのビット「３」の出力である
。回路ブロック（ｂ’）２９は回路ブロック（Ｂ’）１
９から、信号入力端子２６，　２７．２８とデコーダ７
、４入力セレクタｌ２、遅延回路２５、信号出力端子３
０．　３１，　３２．　３３．　３４を除いたもので、
信号入力端子２６から信号を入力し、４入力セレクタ１
２ａへ出力するものである。論理回路２０は、回路ブロ
ック（Ｂ’）１９のバス出力（ビットＯ〜３）と信号入
力端子１８からの入力信号を入力とし、４入力セレクタ
ｌ２にバス出力（ビットＯ〜３）を行う． 第６図にその回路図を示す。図中３５．　３６．　３７
，３８．　３９は信号入力端子、４０はＮＯＴ回路、４
１，　４２．４３はＡＮＤ回路、４４はＯＲ回路、４５
，　４６，　４７．　４８は信号出力端子である。

信号入力端子３９が“０”のとき、信号入力端子３５，
３６，　３７．　３８の値が“Ｏ″であっても″１″で
あっても、信号出力端子４５，　４６．　４７の値は“
０”で、信号出力端子４８の値は“１”となる。信号入
力端子３９が“１”のときは、信号入力端子３５の値が
信号出力端子４５に、信号入力端子３６の値が信号出力
端子４６に、信号入力端子３７の値が信号出力端子４７
に、信号入力端子３８の値が信号出力端子４８にそれぞ
れ出力される。また、信号入力端子１５は、信号入力端
子２６に、信号入力端子ｌ６は信号入力端子２７に、信
号入力端子ｌ７は信号入力端子２日に、信号出力端子３
０は２入力セレクタの“０”の入力に、信号出力端子３
１は回路ブロック（Ｂ’）１９のバス出力のビット「０
」に、信号出力端子３２は回路ブロック（Ｂ’）１９の
バス出力のビッ｝　ｒＬＪに、信号出力端子３３は回路
ブロック（Ｂ’）１９のバス出力のビット「２」に、信
号出力端子３４は回路プロ・ンク（Ｂ′）ｌ９のバス出
力のビット「３」に、回路ブロック（Ｂ′）ｌ９のバス
出力のビットｒ３，は信号入力端子３５に、回路ブロッ
ク（Ｂ’）１９のバス出力のビット「２」は信号入力端
子３６に、回路ブロック（Ｂ’）１９のバス出力のビッ
ト「１」は信号入力端子３７に、回路ブロック（Ｂ’）
１９のバス出力のビット「０」は信号入力端子３８に、
信号入力端子１８は信号入力端子３９に、信号入力端子
４５は論理回路２ｏのバス出力のビット「３」に、信号
入力端子４６は論理回路２ｏのバス出力のビット「２」
に、信号入力端子４７は論理回路２０のバス出力のビッ
ト「１」に、信号入力端子４８は論理回路２０のバス出
力のビット「０」におのおの接続する． 上記のように構威されたテスト回路を内蔵した回路につ
いて、以下その動作を説明する．信号入力端子１８に“
０゛′を入力すると論理回路２０のバス出力は、常にビ
ントＯは“ｌ”で他の３ビットは“０″となる．そのた
め、２入力セレクタ８，９．４入力セレクタ１２には″
０″の入力を出力とする．また、信号入力端子１８に“
１″を入力すると信号入力端子１６．　１７の入力信号
がデコーダ７で変換され、論理回路２ｏへ送られる．論
理回路２０ではバス入力された各ビットの信号が、その
ままバス出力されるため、第１の実施例において信号入
力端子３に入力した信号を信号入力端子１６に、信号入
力端子４に入力した信号を信号入力端子ｌ７におのおの
入力し、信号入力端子ｌ，１５からテスト信号を入力す
ることにより回路のテストが行なえる．ただし、回路ブ
ロック（Ｂ’）１９の出力信号を信号出力端子ｌ３に出
力するためには、論理回路２０のバス出力をビット「３
」だけを゜“１”にして他の「３」ビットを“０”にし
なければならない．そのため、デコーダ７のバス出力も
ビット「３」だけを“】”とし他の「３」ビットを“０
”にしなければならず、このとき回路ブロック（ｂ′）
２９のテストは、４入力セレクタ＋２ａのｒ３」の入力
に接続されたものだけになってしまう．それで、回路プ
ロンク（Ｂ）１９のテストを行なう場合は、４入力セレ
クタ１２ａの「３」の入力以外の入力（０〜２入力）を
遅延回路２５に送り、その後に４入力セレクタｌ２が「
３」の入力を出力するようにする．そのため遅延回路２
５は、回路ブロック（ｂ’）２９のテスト結果が格納で
きる大きさが必要である。

以上のように本実施例によれば、本来作威したい回路の
中に、回路ブロック（Ｂ’）１９に示すデコーダ７、４
入力セレクタ１２ａ１遅延回路２５を含ませるようにす
れば、第１の実施例のデコーダを論理回路２０に代えた
ものを設けることにより、第１の実施例より、本来作威
したい回路に新たに加える外部に対する信号入力端子の
少ない、故障検出率の高いテスト・パターンを作戒でき
る回路を構威することができる． 以下本発明の第３の実施例について第３図を参照しなが
ら説明する． 同図において、１．１８は信号入力端子、５は回路ブロ
ック（Ａ）、８．９は２入力セレクタ、１０は回路ブロ
ック（Ｃ）、１１は回路ブロンクＣＤ）、ｌ２は４入力
セレクタ、１３．　１４は信号出力端子、２０は論理回
路で、以上は第２図の構戒と同様なものである．第２図
の構威と異なるのは、回路ブロック（Ｂ’）１９と信号
入力端子１５，　１６．　１７が、回路ブロック（Ｂ’
）２４と信号入力端子２１，　２２．　２３に置き換り
、２入力セレクタ９の出力と４入力セレクタｌ２のｒ３
，の入力間に遅延回路２５ａを入れた点である。

回路ブロック（Ｂ’）２４は、本来作威したい回路を分
割した一部分であり、第８図にその回路図を示す．第８
図において５５．　５６．　５７は信号入力端子、５８
は回路ブロック（ｂ′）、７はデコーダ、１２ａは４入
力セレクク、５９，　６０，　６１，　６２．　６３は
信号出力端子である。デコーダ７、４入力セレクタ１２
ａは第２図と同様のものであり、回路ブロック（ｂ′）
５日は回路ブロック（Ｂ″）２４から、信号入力信号５
５，５６．　５７とデコーダと４入力セレクタ１２ａと
信号出力端子５９，　６０，　６１．　６２．　６３を
除いたもので、信号入力端子５５から信号を入力し、４
入力セレクタ１２ａへ出力するものである．デコーダ７
のバス出力のビノト「０」は信号出力端子６０に、デコ
ーダ７のバス出力のビット「１』は信号出力端子６１に
、デコーダ７のバス出力のビット　「２」は信号出力端
子６２に、デコーダ７のバス出力のビット「３」は信号
出力端子６３に、おのおの接続し、信号入力端子２１は
信号入力端子２１は信号入力端子５５に、信号入力端子
２２は信号入力端子５６に、信号入力端子２３は信号入
力端子５７に、信号出力端子５９は２入力セレクタ９の
「０」の入力に、信号出力端子６０は回路ブロック（Ｂ
’）２４のバス出力のビット「０」に、信号出力端子６
１は回路ブロック（Ｂ’）２４のバ？出力のビット「１
」に、信号出力端子６２は回路ブロック（Ｂ′）２４の
バス出力のビットｒ２１　に、信号出力端子６３は回路
ブロック（Ｂ’）２４のバス出力のビット「３」におの
おの接続する。遅延回路２５ａは第５図の遅延回路２５
と同機能のものである。

上記のように構戒されたテスト回路を内蔵した回路につ
いて、以下その動作を説明する。

回路ブロック（Ｂ“）２４のテストを除き、上記した第
２の実施例における信号入力端子１６への入力信号を信
号入力端子２２に入れ、信号入力端子１７への入力信号
を信号入力端子２３に入れ、信号入力端子１８に“１”
を入れ、信号入力端子１，２１にテスト信号を入力する
とテストが行える。また、信号入力端子ｌ８に″０″を
入れることによりこの回路は通常動作する。

回路ブロック（Ｂ″）２４のテストを行なうためには、
まず、信号入力端子ｌ８に“０”を入力し、２入力セレ
クタ９のｒ■，の入力が出力されるようにし、信号入力
端子５６．　５７の入力信号により、４入力セレクタ１
２ａの入力を切り換えて、入力信号端子２１からテスト
信号を入力し、回路ブロック（ｂ″）５８のテストを行
い．その出力信号を遅延回路２５ａに送り、信号入力端
子１８に“Ｉ”を入力し、信号入力端子２２に゜゛ｌ”
、信号入力端子２３にｕ１”を入力して、４入力セレク
タｌ２を「３」の入力を出力するようにし、遅延回路２
５ａにはいった信号を、信号出力端子１３に出力する。

以上のように本実施例によれば、本来作威したい回路の
中に、回路ブロック（Ｂ″）２４に示すデコーダ７、４
入力セレクタにａを含んでいれば、第２の実施例におけ
るｍ入力セレクタとｎ入力セレクタの間に遅延回路２５
ａを設けることにより、第２の実施例のものより、利用
範囲が広く、第ｌの実施例にくらべて本来作戒したい回
路に新たに加える外部に対する信号入力端子の少ない、
故障検出率の高いテスト・パターンを作戒できる回路を
横戒することができる。

なお、第１の実施例において、回路ブロック（Ａ）５、
回路ブロック（Ｂ）６、回路ブロック（Ｃ）ｌＯ、回路
ブロック（ＤＨＩは、■入力１出力としたが、多入力，
多出力としてもよい。また、２入力セレクタ８，９、４
入力セレクタｌ２は、回路分割に合わせて、効率のよい
入力数に変えてもよい。

そのときデコーダ７は、セレククの入力のセレクタに合
わせて入出力の数を変更する．また、第２，第３の実施
例についても、第１の実施例同様、回路ブロックの入出
力の数、セレクタの入力の数を変えてもよい．このとき
論理回路２０の人出力数はセレクタの入力数に合わせて
変化する。

発明の効果 以上のように本発明は、 （１１　　回路ブロックの出力信号と信号入力端子から
の信号を入力とするｍ入力セレクタと、回路ブッロクの
出力信号とｍ入力セレクタの出力信号を入力するｎ入力
セレクタと、入力信号をｍ入力セレクタとｎ入力セレク
タの制御信号に変更するデコーダとを設けることにより
、 （２）また、上記デコーダを、回路ブロックからのデコ
ードされた出力信号と論理回路制御信号を入力としｍ入
力セレクタとｎ入力セレクタの制御信号に変換する論理
回路に代えたものとすることにより、 （３）　　さらに、ｍ入力セレクタの出力信号を入力と
し、ｎ入力セレクタへ信号を出力する遅延回路を両セレ
クタの間に挿入することにより、それほど多くの回路を
加えることなく、故障検出率の高いテスト・パターンを
作威できる回路を＃Ｉ威することができる。

【図面の簡単な説明】

第１図，第２図．第３図はそれぞれ本発明の実施例にお
けるテスト回路の回路図、第４図はデコーダの入出力関
係を示す論理図、第５図は回路ブロックＢ′の一例を示
す回路図、第６図は論理回路の一例を示す回路図、第７
図は遅延回路の一例を示すブロック図、第８図は回路プ
ロンク（Ｂ＃）の一例を示す回路図、第９図は従来のテ
スト回路の回路図である。 １．　　２．　　３，　　４．　１５，　１６，　１７
，　１８，　２１．　２２，　２３．２６，　２７，　
２８，　３５，　３６，　３７，　３８．　３９．　４
９，　５５．　５６．５７・・・・・・信号入力端子、
５・・・・・・回路ブロック（Ａ）、６・・・・・・回
路ブロンク（Ｂ）、７・・・・・・デコーダ、８９・・
・・・・２人カセレクタ、１０・・・・・・回路ブロソ
ク（Ｃ）、１１・・・・・・回路ブロノク（Ｄ）、１２
．　１２ａ・・・・・・４入力セレクタ、１３，　１４
，　３０，　３１，　３２，　３３．　３４．　４５，
　４６４７，　４８，　５４，　５９，　６０，　６１
，　６２．　６３・・・・・・信号出力端子、１９・・
・・・・回路ブロック（Ｂ′）、２０・・・・・・論理
回路、２４・・・・・・回路ブロック（Ｂ１）、２５．
　２５ａ・・・・・・遅延回路、２９・・・・・・回路
ブロック（ｂ′）、４０・・・・・・ＮＯＴ回路、４１
，　４２．　４３・・・・・・ＡＮＤ［ｉ路、５０．　
５１，　５２．　５３・・・・・・一単位時間遅延回路
、５８・・・・・・回路ブロック（ｂ＃）、６４・・・
・・・テスト用クロック・アドレスバス、６５，　６６
，　６８，　７０．　７１・・・・・・フリップ・フロ
ップ、６７６９・・・・・・組み合わせ論理回路。

Claims (3)

【特許請求の範囲】
1. （１）回路ブロックの出力信号と信号入力端子からの信
   号を入力とするｍ入力セレクタ（ｍは整数）と、回路ブ
   ロックの出力信号とｍ入力セレタクの出力信号を入力と
   するｎ入力セレクタ（ｎは整数）と、入力信号をｍ入力
   セレクタとｎ入力セレクタの制御信号に変換するデコー
   ダとを具備したことを特徴とするテスト回路。
2. （２）デコーダに代えて、回路ブロックからのデコード
   された出力信号と論理回路制御信号を入力としｍ入力セ
   レクタとｎ入力セレクタの制御信号に変換する論理回路
   を具備したことを特徴とする特許請求の範囲第１項記載
   のテスト回路。
3. （３）ｍ入力のセレクタの出力信号を入力としｎ入力セ
   レクタへ信号を出力する遅延回路を設けたことを特徴と
   した特許請求の範囲第２項記載のテスト回路。