JPH03105269A - テスト回路 - Google Patents

テスト回路

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Publication number
JPH03105269A
JPH03105269A JP1243833A JP24383389A JPH03105269A JP H03105269 A JPH03105269 A JP H03105269A JP 1243833 A JP1243833 A JP 1243833A JP 24383389 A JP24383389 A JP 24383389A JP H03105269 A JPH03105269 A JP H03105269A
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JP
Japan
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signal
input
circuit
output
circuit block
Prior art date
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Pending
Application number
JP1243833A
Other languages
English (en)
Inventor
Hideaki Ishimatsu
石松 英明
Kiyoshi Imai
今井 浄
Migaku Takada
高田 琢
Takatsugu Matsuura
松浦 隆次
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP1243833A priority Critical patent/JPH03105269A/ja
Publication of JPH03105269A publication Critical patent/JPH03105269A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、主に回路のテスト分野に使用することを目的
としたテスト回路に関するものである。
従来の技術 近年、ゲートアレイの大規模化に伴い、故障検出率の高
いテスト・パターンの作戒が困難となり、テスト回路が
必要不可欠となってきている。
一般に4000ゲートを超えると故障検出率を上げるこ
とが加速度的に難しくなるといわれている。
それで、論理回路中にあるフリンプフロップを利用して
、順序回路を組み合わせ回路にしてテストする。また、
専用バスによりテスト・データをスキャンする. 以下図面を参照しながら、上述した従来のテスト回路の
一例について説明する。
第9図は従来のテスト回路の回路図を示すものである。
第9図において、64はテスト用クロック・アドレスバ
スである. 65. 66. 68, 70. 71は
クリップ・フロップでテスト用クロック・アドレス?ス
64よりクロック・アドレス信号を受け取る。
また、スキャン・バス72から、テストデータ信号を受
け、組み合せ論理回路67. 69に送る.この時、フ
リップ・フロップ65. 66. 68. 70. 7
1には、すべてスレーブ・ランチを付け加え、マスター
・スレーブ型とする. 以上のように構或されたテスト回路について、以下その
動作について説明する。
実際のテスト時には、まずすべてのフリップ・フロップ
65, 66. 6B, 70. 71をアクセスして
、テスト用回路をチェックする。そして、組み合わせ論
理回路66. 67の入力となるテスト・データの信号
を各フリップ・フロップ65. 66. 68, 70
. 71のスレープ・ラッチにスキャン・バス72を介
してスキャン・インする。
次に、各組み合わせ論理回路67. 69の出力側に位
置するフリップ・フロップ65, 66. 68のマス
クラッチに組み合わせ論理回路67■69の出力期待の
反転値をスキャン・インする. テスト・データ信号のスキャン・インが完了すると、各
組み合わせ論理回路67. 69にこのデータの信号を
印加し、そのマスクラッチ経由でスレーブ・ラッチに取
り込む。最後に、スキャン・バス72を介してこのデー
タを読み出す。これでl゛ステップ分のテストが終了す
る。各テスト・ステップごとにこれと同様の操作を繰り
返す.(例えば、日経エレクトロニクス l986年3
月10日 石390103〜104 ページ)。
発明が解決しようとする課題 しかしながら上記のような構戒では、フリップ・フロッ
プには、すべてスレーブラッチを付け加えるので、フリ
ップ・フロップを大量に使用する回路では、大幅に回路
規模が増大するという課題を有していた。
本発明は上記課題に鑑み、本来作威したい回路にそれほ
ど多くの回路を加えることなく、故障検出率の高いテス
ト・パターンを作威できる回路を構戒するテスト回路を
提供するものである。
課題を解決するための手段 上記課題を解決するために本発明のテスト回路(11 
 回路ブロックの出力信号と信号入力端子からの信号を
入力とするm入力セレクタと、回路ブロックの出力信号
とm入力セレクタの出力信号を入力とするn入力セレク
タと、入力信号をm入力セレクタとn入力セレクタの制
御信号に変更するデコーダとを備えてなるものであり、 (2)また、本発明の第2の発明はデコーダを、回路ブ
ロックからのデコードされた出力信号と論理回路制御信
号を入力としm入力セレクタとn入力セレクタの制御信
号に変換する論理回路に代えたものであり、 (3)  さらに本発明における第3の発明は、m入力
セレクタの出力信号を入力としn入力セレクタへ信号を
出力する遅延回路を設けたという構成を備えたものであ
る. 作用 本発明は、上記した構戒によって本来作成したい回路を
いくつかの回路ブロックに分けて、セレクタ、デコーダ
または、論理回路を加えることにより、それほど多くの
回路を加えることなく、故障検出率の高いテスト・パタ
ーンを作戒できる回路を構戒するものである. 実施例 以下本発明の一実施例のテスト回路について、図面を参
照しながら説明する. 第1図において、1,2.3.4は信号入力端子、5は
回路ブロック(A)、6は回路ブロック(B)、7はデ
コーダ、8,9は2入力セレクタ、IOは回路ブロック
(C)、11は回路ブロック(D)、12は4入力セレ
クタ、13. 14は信号出力端子である。本来作威し
たい回路は、信号入力端子1,2、回路ブロック(A)
5、回路ブロック(B)6、回路ブロック(C)10、
回路ブロック(D)11、信号出力端子13. 14か
ら構威されている。回路ブロック(A)5回路ブロック
(B) 6 ,回路ブロック(C)10.回路ブロック
(D)11は、個々の回路ブロックが、故障検出率の高
いテストパターンを作戒できるように、本来作成したい
回路を分割している.2入力セレクタ8.9は、“0″
′と” 1 ”の2つの信号入力と1つの制御信号入力
と1つの信号出力を持つ.制御信号入力が゜゜0”のと
きは、“0゜゛の信号入力が信号出力端から出力され、
制御信号入力゜“l″のときは、rlJの信号入力が信
号出力端から出力される.デコーダ7は、信号入力端子
3,4からの入力信号を4ビットのバス(3〜0ビット
)に出力する.デコーダ7の入出力関係を第4図に示す
.デコーダ7と4入力セレクタl2は4ビットのバスで
接続し、4入力セレクタ12は、このバスの信号により
制御される.4入力セレクタl2は、0.  1. 2
.  3の4つの信号入力と1つのバス制御信号入力と
1つの信号出力を持つ.バス制御信号は1つのビノトだ
けが″1”となり、他の3つのビットは“0”となる。
バス制御信号が゛″1”となった信号入力の信号が信号
出力端から出力される。例えば、バス制御信号のOビッ
トが″Inとなったとき、“0”の信号入力の信号が出
力端から出力される。2入力セレクタ8は回路ブロック
(A)5の出力信号を“0″の信号入力とし、信号入力
端子1の入力信号を、“l“の信号入力とし、デコーダ
7のバス出力のビットrIJの出力信号を制御信号入力
とし、出力を回路ブロック(C)10と4入力セレクタ
12の「2」の信号入力とする.2入力セレクタ9は、
回路ブロック(B)6の出力信号を、“゜0”の信号入
力とし、信号入力端子1の入力信号を、“l”の信号入
力とし、デコーダ7のバス出力のビット「2」の出力信
号をI17御信号入力とし、出力を回路ブロック(D)
Ifと4入力セレクタ12の「3」の信号を入力とする
4入力セレクタは、回路ブロック(C)10の出力信号
を“0“と”1”の信号入力とし、2入力セレクタ日の
出力信号を「2」の信号入力とし、2入力セレクタ9の
出力を「3」の信号入力とする。
以上のように構戒されたテスト回路について、以下第1
図及び第4図を用いてその動作を説明する. 回路ブロック(A)5のテストを行なう場合、信号入力
端子3に゜“1”を入力し、信号入力端子4に“0”を
入力すると、デコーダ7のバス出力信号は、第4図より
ビット「2」だけが“1″となり他のビットはすべて゛
0”となる。それで、2入力セレクタ8は“0”の入力
信号を出力し、2入力セレクタ9は゜゜1”の入力信号
を出力し、4入力セレクタ12は「2」の入力信号を出
力する.そこで、信号入力端子1からテスト信号を入力
すると、信号は回路ブロック(A)5を通り、出力され
た信号は、2入力セレクタ8、4入力セレクタ12を通
って、信号出力端子13に出力される。このとき、信号
入力端子1から入力されたテスト信号は、2入力セレク
タ9を通り回路ブロック(D)11を通って信号出力端
子14に出力される.以上のように、このとき、回路ブ
ロック(A)5と回路ブロック(D)11のテストが行
なえる. 回路ブロック(B)6のテストを行う場合、信号入力端
子3に゜“I ”を入力し、信号入力端子4に゜゛1″
を入力すると、デコーダ7のバス出力信号は、第4図よ
りビント「3」だけが゛I′゛となり他のビットはすべ
て“0″となる。それで、2入力セレクタ9は“0”の
入力信号を出力し、4入力セレクタ12は、「3」の入
力信号を出力する。
そこで、信号入力端子2からテスト信号を出力すると、
信号は回路ブロック(B)6を通り、出力された信号は
2入力セレクタ9、4入力セレクタ12を通って、信号
出力端子13に出力される。
回路ブロック(C)10のテストを行う場合、信号入力
端子3に“0”を入力し、信号入力端子4に“l”を入
力すると、デコーダ7のバス出力信号は、第4図よりビ
ットrl,だけが′1”となり、他のビットはすべて″
0″となる.それで2入力セレクタ8は゜″1”の入力
を出力し、4入力セレクタ12は“1”の入力信号を出
力する。そこで、信号入力端子lからテスト信号を入力
すると信号は2入力セレクタ8、回路ブロック(C)1
0, 4入力セレクタ12を通って、信号出力端子13
に出力される。
この回路を通常動作させる場合、信号入力端子3に“0
゜′を入力し、信号入力端子4に“0”を入力すると、
デコーダ7のバス出力信号は、第4図よりビット「0」
だけが″1”となり、他のビットがすべて″0″となる
.それで、2入力セレクタ8.9は“O′゛の入力信号
を出力し、4入力セレクタ12は、“O”の入力信号を
出力する.信号入力端子1の入力信号は回路ブロンク(
A)5、2入力セレクタ8、回路ブロック(C)10、
4入力セレクタ12を通って信号出力端子13に出力し
、信号入力端子2の入力信号は、回路ブロック(B)6
、2入力セレクタ9、回路ブロック(D)11を通って
信号出力端子14に出力される. テスト通常動作において、2入力セレクタ8,2入力セ
レクタ9、4入力セレクタ12、デコーダ7の回路もす
べて使用されるため、テスト回路も含めてテストできる
. 以上のように本実施例によれば、回路ブロックの出力信
号と信号入力端子からの信号を入力する2入力セレクタ
と、回路ブロックの出力信号と2入力セレクタの出力信
号を入力する4入力セレクタと、入力信号を2入力セレ
クタと4入力セレクタの制m信号に変換するデコーダと
を設けることにより、本来作威したい回路にそれほど多
くの回路を加えることなく、故障検出率の高いテスト・
パターンを作戒できる回路を構成することができる。
以下本発明の第2の実施例について第2図を参照しなが
ら説明する。
同図において、1は信号入力端子、5は回路ブロック(
A)、8.9は2入力セレクタ、工0ぱ回路ブロック(
C)、11は回路ブロソク(D)、12は4入力セレク
タ、13. 14は信号出力端子で、以上は第1図の構
或と同様なものである. 第1図の構或と異なるのは、回路ブロック(B)6と信
号入力端子2か、回路ブロンク(B’)19と信号入力
端子15, 16. 17に置き換わり、デコーダ7と
信号入力端子3.4が論理回路20と信号入力端子l8
に置き換った点である。
回路ブロックCB’)19は、本来作威したい回路を分
割した一部分であり、第5図にその回路図を示す.第5
図において26, 27. 28は信号入力端子、29
は回路ブロック(b′)、7はデコーダ、12aは4入
力セレクタ、25は遅延回路、30, 31, 32.
 3334は信号出力端子である.デコーダ7は第1図
と同様のものであり、4入力セレクタ12aも第1図の
4入力セレクタ12と同機能のものであり、デコーダ7
の出力は4入力セレクタ12aの制御信号入力端に接続
し、信号入力端子27. 28から入力信号を入力する
。遅延回路25は、4入力セレクタ12aの出力信号を
入力し、遅延させて、その信号を信号出力端子30に出
力する. 第7図に遅延回路25のブロック図を示す.第7図にお
いて49は信号を入力端子、50. 51, 52. 
53は一単位時間遅延回路、54は信号出力端子で、単
位時間遅延回路50〜53は直列に接続され、信号入力
端子49から入力された信号は、一単位時間遅延回路5
0に送られ、一単位時間ごとに一単位時間遅延回路の左
から右へ送られていき、一単位時間遅延回路53はその
出力信号を信号出力端子54に出力する.このとき一単
位時間は、信号入力端子49から入力される信号の変化
する周期の約数である。
信号出力端子31はデコーダのビット「0」の出力で信
号出力端子32はデコーダのビット「IJの出力で、信
号出力端子33ばデコーダのビットr2,の出力で、信
号出力端子34はデコーダのビット「3」の出力である
。回路ブロック(b’)29は回路ブロック(B’)1
9から、信号入力端子26, 27.28とデコーダ7
、4入力セレクタl2、遅延回路25、信号出力端子3
0. 31, 32. 33. 34を除いたもので、
信号入力端子26から信号を入力し、4入力セレクタ1
2aへ出力するものである。論理回路20は、回路ブロ
ック(B’)19のバス出力(ビットO〜3)と信号入
力端子18からの入力信号を入力とし、4入力セレクタ
l2にバス出力(ビットO〜3)を行う. 第6図にその回路図を示す。図中35. 36. 37
,38. 39は信号入力端子、40はNOT回路、4
1, 42.43はAND回路、44はOR回路、45
, 46, 47. 48は信号出力端子である。
信号入力端子39が“0”のとき、信号入力端子35,
36, 37. 38の値が“O″であっても″1″で
あっても、信号出力端子45, 46. 47の値は“
0”で、信号出力端子48の値は“1”となる。信号入
力端子39が“1”のときは、信号入力端子35の値が
信号出力端子45に、信号入力端子36の値が信号出力
端子46に、信号入力端子37の値が信号出力端子47
に、信号入力端子38の値が信号出力端子48にそれぞ
れ出力される。また、信号入力端子15は、信号入力端
子26に、信号入力端子l6は信号入力端子27に、信
号入力端子l7は信号入力端子2日に、信号出力端子3
0は2入力セレクタの“0”の入力に、信号出力端子3
1は回路ブロック(B’)19のバス出力のビット「0
」に、信号出力端子32は回路ブロック(B’)19の
バス出力のビッ} rLJに、信号出力端子33は回路
ブロック(B’)19のバス出力のビット「2」に、信
号出力端子34は回路プロ・ンク(B′)l9のバス出
力のビット「3」に、回路ブロック(B′)l9のバス
出力のビットr3,は信号入力端子35に、回路ブロッ
ク(B’)19のバス出力のビット「2」は信号入力端
子36に、回路ブロック(B’)19のバス出力のビッ
ト「1」は信号入力端子37に、回路ブロック(B’)
19のバス出力のビット「0」は信号入力端子38に、
信号入力端子18は信号入力端子39に、信号入力端子
45は論理回路2oのバス出力のビット「3」に、信号
入力端子46は論理回路2oのバス出力のビット「2」
に、信号入力端子47は論理回路20のバス出力のビッ
ト「1」に、信号入力端子48は論理回路20のバス出
力のビット「0」におのおの接続する. 上記のように構威されたテスト回路を内蔵した回路につ
いて、以下その動作を説明する.信号入力端子18に“
0゛′を入力すると論理回路20のバス出力は、常にビ
ントOは“l”で他の3ビットは“0″となる.そのた
め、2入力セレクタ8,9.4入力セレクタ12には″
0″の入力を出力とする.また、信号入力端子18に“
1″を入力すると信号入力端子16. 17の入力信号
がデコーダ7で変換され、論理回路2oへ送られる.論
理回路20ではバス入力された各ビットの信号が、その
ままバス出力されるため、第1の実施例において信号入
力端子3に入力した信号を信号入力端子16に、信号入
力端子4に入力した信号を信号入力端子l7におのおの
入力し、信号入力端子l,15からテスト信号を入力す
ることにより回路のテストが行なえる.ただし、回路ブ
ロック(B’)19の出力信号を信号出力端子l3に出
力するためには、論理回路20のバス出力をビット「3
」だけを゜“1”にして他の「3」ビットを“0”にし
なければならない.そのため、デコーダ7のバス出力も
ビット「3」だけを“】”とし他の「3」ビットを“0
”にしなければならず、このとき回路ブロック(b′)
29のテストは、4入力セレクタ+2aのr3」の入力
に接続されたものだけになってしまう.それで、回路プ
ロンク(B)19のテストを行なう場合は、4入力セレ
クタ12aの「3」の入力以外の入力(0〜2入力)を
遅延回路25に送り、その後に4入力セレクタl2が「
3」の入力を出力するようにする.そのため遅延回路2
5は、回路ブロック(b’)29のテスト結果が格納で
きる大きさが必要である。
以上のように本実施例によれば、本来作威したい回路の
中に、回路ブロック(B’)19に示すデコーダ7、4
入力セレクタ12a1遅延回路25を含ませるようにす
れば、第1の実施例のデコーダを論理回路20に代えた
ものを設けることにより、第1の実施例より、本来作威
したい回路に新たに加える外部に対する信号入力端子の
少ない、故障検出率の高いテスト・パターンを作戒でき
る回路を構威することができる. 以下本発明の第3の実施例について第3図を参照しなが
ら説明する. 同図において、1.18は信号入力端子、5は回路ブロ
ック(A)、8.9は2入力セレクタ、10は回路ブロ
ック(C)、11は回路ブロンクCD)、l2は4入力
セレクタ、13. 14は信号出力端子、20は論理回
路で、以上は第2図の構戒と同様なものである.第2図
の構威と異なるのは、回路ブロック(B’)19と信号
入力端子15, 16. 17が、回路ブロック(B’
)24と信号入力端子21, 22. 23に置き換り
、2入力セレクタ9の出力と4入力セレクタl2のr3
,の入力間に遅延回路25aを入れた点である。
回路ブロック(B’)24は、本来作威したい回路を分
割した一部分であり、第8図にその回路図を示す.第8
図において55. 56. 57は信号入力端子、58
は回路ブロック(b′)、7はデコーダ、12aは4入
力セレクク、59, 60, 61, 62. 63は
信号出力端子である。デコーダ7、4入力セレクタ12
aは第2図と同様のものであり、回路ブロック(b′)
5日は回路ブロック(B″)24から、信号入力信号5
5,56. 57とデコーダと4入力セレクタ12aと
信号出力端子59, 60, 61. 62. 63を
除いたもので、信号入力端子55から信号を入力し、4
入力セレクタ12aへ出力するものである.デコーダ7
のバス出力のビノト「0」は信号出力端子60に、デコ
ーダ7のバス出力のビット「1』は信号出力端子61に
、デコーダ7のバス出力のビット 「2」は信号出力端
子62に、デコーダ7のバス出力のビット「3」は信号
出力端子63に、おのおの接続し、信号入力端子21は
信号入力端子21は信号入力端子55に、信号入力端子
22は信号入力端子56に、信号入力端子23は信号入
力端子57に、信号出力端子59は2入力セレクタ9の
「0」の入力に、信号出力端子60は回路ブロック(B
’)24のバス出力のビット「0」に、信号出力端子6
1は回路ブロック(B’)24のバ?出力のビット「1
」に、信号出力端子62は回路ブロック(B′)24の
バス出力のビットr21 に、信号出力端子63は回路
ブロック(B’)24のバス出力のビット「3」におの
おの接続する。遅延回路25aは第5図の遅延回路25
と同機能のものである。
上記のように構戒されたテスト回路を内蔵した回路につ
いて、以下その動作を説明する。
回路ブロック(B“)24のテストを除き、上記した第
2の実施例における信号入力端子16への入力信号を信
号入力端子22に入れ、信号入力端子17への入力信号
を信号入力端子23に入れ、信号入力端子18に“1”
を入れ、信号入力端子1,21にテスト信号を入力する
とテストが行える。また、信号入力端子l8に″0″を
入れることによりこの回路は通常動作する。
回路ブロック(B″)24のテストを行なうためには、
まず、信号入力端子l8に“0”を入力し、2入力セレ
クタ9のr■,の入力が出力されるようにし、信号入力
端子56. 57の入力信号により、4入力セレクタ1
2aの入力を切り換えて、入力信号端子21からテスト
信号を入力し、回路ブロック(b″)58のテストを行
い.その出力信号を遅延回路25aに送り、信号入力端
子18に“I”を入力し、信号入力端子22に゜゛l”
、信号入力端子23にu1”を入力して、4入力セレク
タl2を「3」の入力を出力するようにし、遅延回路2
5aにはいった信号を、信号出力端子13に出力する。
以上のように本実施例によれば、本来作威したい回路の
中に、回路ブロック(B″)24に示すデコーダ7、4
入力セレクタにaを含んでいれば、第2の実施例におけ
るm入力セレクタとn入力セレクタの間に遅延回路25
aを設けることにより、第2の実施例のものより、利用
範囲が広く、第lの実施例にくらべて本来作戒したい回
路に新たに加える外部に対する信号入力端子の少ない、
故障検出率の高いテスト・パターンを作戒できる回路を
横戒することができる。
なお、第1の実施例において、回路ブロック(A)5、
回路ブロック(B)6、回路ブロック(C)lO、回路
ブロック(DHIは、■入力1出力としたが、多入力,
多出力としてもよい。また、2入力セレクタ8,9、4
入力セレクタl2は、回路分割に合わせて、効率のよい
入力数に変えてもよい。
そのときデコーダ7は、セレククの入力のセレクタに合
わせて入出力の数を変更する.また、第2,第3の実施
例についても、第1の実施例同様、回路ブロックの入出
力の数、セレクタの入力の数を変えてもよい.このとき
論理回路20の人出力数はセレクタの入力数に合わせて
変化する。
発明の効果 以上のように本発明は、 (11  回路ブロックの出力信号と信号入力端子から
の信号を入力とするm入力セレクタと、回路ブッロクの
出力信号とm入力セレクタの出力信号を入力するn入力
セレクタと、入力信号をm入力セレクタとn入力セレク
タの制御信号に変更するデコーダとを設けることにより
、 (2)また、上記デコーダを、回路ブロックからのデコ
ードされた出力信号と論理回路制御信号を入力としm入
力セレクタとn入力セレクタの制御信号に変換する論理
回路に代えたものとすることにより、 (3)  さらに、m入力セレクタの出力信号を入力と
し、n入力セレクタへ信号を出力する遅延回路を両セレ
クタの間に挿入することにより、それほど多くの回路を
加えることなく、故障検出率の高いテスト・パターンを
作威できる回路を#I威することができる。
【図面の簡単な説明】
第1図,第2図.第3図はそれぞれ本発明の実施例にお
けるテスト回路の回路図、第4図はデコーダの入出力関
係を示す論理図、第5図は回路ブロックB′の一例を示
す回路図、第6図は論理回路の一例を示す回路図、第7
図は遅延回路の一例を示すブロック図、第8図は回路プ
ロンク(B#)の一例を示す回路図、第9図は従来のテ
スト回路の回路図である。 1.  2.  3,  4. 15, 16, 17
, 18, 21. 22, 23.26, 27, 
28, 35, 36, 37, 38. 39. 4
9, 55. 56.57・・・・・・信号入力端子、
5・・・・・・回路ブロック(A)、6・・・・・・回
路ブロンク(B)、7・・・・・・デコーダ、89・・
・・・・2人カセレクタ、10・・・・・・回路ブロソ
ク(C)、11・・・・・・回路ブロノク(D)、12
. 12a・・・・・・4入力セレクタ、13, 14
, 30, 31, 32, 33. 34. 45,
 4647, 48, 54, 59, 60, 61
, 62. 63・・・・・・信号出力端子、19・・
・・・・回路ブロック(B′)、20・・・・・・論理
回路、24・・・・・・回路ブロック(B1)、25.
 25a・・・・・・遅延回路、29・・・・・・回路
ブロック(b′)、40・・・・・・NOT回路、41
, 42. 43・・・・・・AND[i路、50. 
51, 52. 53・・・・・・一単位時間遅延回路
、58・・・・・・回路ブロック(b#)、64・・・
・・・テスト用クロック・アドレスバス、65, 66
, 68, 70. 71・・・・・・フリップ・フロ
ップ、6769・・・・・・組み合わせ論理回路。

Claims (3)

    【特許請求の範囲】
  1. (1)回路ブロックの出力信号と信号入力端子からの信
    号を入力とするm入力セレクタ(mは整数)と、回路ブ
    ロックの出力信号とm入力セレタクの出力信号を入力と
    するn入力セレクタ(nは整数)と、入力信号をm入力
    セレクタとn入力セレクタの制御信号に変換するデコー
    ダとを具備したことを特徴とするテスト回路。
  2. (2)デコーダに代えて、回路ブロックからのデコード
    された出力信号と論理回路制御信号を入力としm入力セ
    レクタとn入力セレクタの制御信号に変換する論理回路
    を具備したことを特徴とする特許請求の範囲第1項記載
    のテスト回路。
  3. (3)m入力のセレクタの出力信号を入力としn入力セ
    レクタへ信号を出力する遅延回路を設けたことを特徴と
    した特許請求の範囲第2項記載のテスト回路。
JP1243833A 1989-09-20 1989-09-20 テスト回路 Pending JPH03105269A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999052033A1 (fr) * 1998-04-03 1999-10-14 Hitachi, Ltd. Dispositif semi-conducteur
US7051254B2 (en) 2001-06-12 2006-05-23 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device and method for designing a semiconductor integrated circuit device

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