JPH06160491A - 順序回路 - Google Patents

Abstract

(57)【要約】 【目的】 順序回路に含まれるテスト回路の大型化を防
止し、順序回路内の組合せ回路の動作確認のテストを容
易に行うことのできる順序回路を提供する。 【構成】 順序回路５０は、組合せ回路５７、５８と、
テストモード端子６７から配線されたテストモード信号
線５９がそれぞれ接続されるフリップフロップ（以下、
ＦＦ）５１〜５６とを有する。ＦＦ５１〜５６の１部を
構成する入力部回路には、１つのＮＡＮＤゲートが含ま
れている。テストモード端子６７から入力されるテスト
モード信号がＬｏｗのとき、すなわちテストモードのと
き、クロック信号をＨｉに固定することで、ＦＦ５１〜
５６は入力されるデータをそのまま出力データとして送
り出すことで後段に接続された組合せ回路５７、５８の
動作確認を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、順序回路、特に順序回
路に含まれる組合せ回路のテストの容易化を図る順序回
路に関する。

【０００２】

【従来の技術】組合せ回路及びフリップフロップ等の順
序セルが含まれている順序回路の動作確認のテストは、
通常、所定の入力パターンに対して期待通りの出力がさ
れるかでその順序回路の動作を検証する。この動作確認
のテストを考慮せずに設計された順序回路で、特に組合
せ回路の上流側にフリップフロップ等の順序セルがある
回路では、順序セルから組合せ回路に渡されるデータ値
を所望な値に設定することが非常に困難である。また、
組合せ回路の下流側に順序セルがある場合、組合せ回路
からの出力データは、順序セルを介して順序回路の出力
端子から出力されるため動作の検証をすることが困難で
あった。

【０００３】したがって、組合せ回路の動作確認をする
ためには、その組合せ回路の入力値となる順序セルの出
力値を任意に設定し得る方法が必要となると同時に、組
合せ回路からの出力を検証できる方法が必要となる。

【０００４】従来、上記の問題点を考慮しつつ組合せ回
路の動作を確認するための方法としてスキャンテスト手
法が一般的であり、代表的な手法として、フルスキャン
手法、パーシャルスキャン手法等がある。

【０００５】以下に、フルスキャン手法による組合せ回
路のテスト方法を説明する。

【０００６】図７には、フルスキャン手法に適した従来
の順序回路の例の概略図が示されている。

【０００７】順序回路１には、順序セルである６つのフ
リップフロップ（以下、ＦＦ）２１〜２６と２つの組合
せ回路２、３が含まれている。各ＦＦ２１〜２６の入力
部にはマルチプレクサ３１〜３６がそれぞれ設けられて
いる。各マルチプレクサ３１〜３６には、入力端子４〜
６からのデータ線とＳｃａｎ ｉｎ端子７からの入力線
と、制御信号線としてＳｃａｎ ｅｎａｂｌｅ端子８か
らの入力線が接続されている。このうち、Ｓｃａｎ ｉ
ｎ端子７からの入力線は、図７に示されるように、全て
のＦＦ２１〜２６を縦続的に接続する。そして、Ｓｃａ
ｎ ｅｎａｂｌｅ端子８からの信号は、全てのマルチプ
レクサ３１〜３６に入力される。また、Ｓｃａｎ ｏｕ
ｔ端子９から出力値を確認することができる。

【０００８】このように、シフトレジスタ接続された全
てのＦＦ２１〜２６は、Ｓｃａｎｅｎａｂｌｅ端子８か
らスキャンの状態をイネーブルにセットすることで、Ｓ
ｃａｎ ｉｎ端子７からの入力をクロック信号に同期さ
せて受け取ることになり、各ＦＦ２１〜２６からの出力
を任意に設定することができる。すなわち、組合せ回路
２、３への入力値をクロック信号に同期させて任意のパ
ターンで設定することができると同時に、組合せ回路
２、３の出力値を確認することができ、したがって、容
易に動作確認を行うことができる。

【０００９】

【発明が解決しようとする課題】しかしながら、上記の
フルスキャン手法によると、動作確認のテストのために
Ｓｃａｎ ｉｎ端子、Ｓｃａｎ ｅｎａｂｌｅ端子及び
Ｓｃａｎ ｏｕｔ端子の３つの端子並びにそれら端子と
各順序セルとを接続する多くの配線が必要となり、順序
回路の設計時に多くの制約を受けることになるという問
題があった。

【００１０】また、順序セル全体をシフトレジスタとし
て動作させなくてはならないので、クロックが同期設計
の回路でないとならないという制約があった。

【００１１】更に、前述したように多くの配線が必要と
なることに加え、それぞれの順序セルの前に１つのマル
チプレクサが必要となることから、順序回路の大きさが
必然的に大きくなってしまうという問題があった。

【００１２】本発明は以上のような課題を鑑みてなされ
たものであり、その目的は、順序回路に含まれるテスト
回路の大型化を防止し、順序回路内の組合せ回路の動作
確認のテストを容易に行うことのできる順序回路を提供
することにある。

【００１３】

【課題を解決するための手段】以上のような目的を達成
するために、本発明における順序回路は、組合せ回路
と、２つの安定状態を持ち、入力データに応じてデータ
を出力する複数の順序セルと、１あるいは複数の入力端
子と、１あるいは複数の出力端子と、を有する順序回路
において、前記順序回路を通常動作させるか、あるいは
テストモードに設定して前記組合せ回路の動作確認を行
わせるか、を選択させる信号が入力されるテストモード
端子と、前記テストモード端子と前記順序セルのそれぞ
れ全てと、を接続するテストモード信号線と、を有す
る。このうち、順序セルは、前記テストモード信号線が
接続されるテストモード入力端子と、入力データ端子
と、出力データ端子と、を有しており、テストモードに
設定された場合、前記入力データ端子により受信した入
力データをそのまま出力データ端子からの出力データと
することを特徴とする。

【００１４】本発明によれば、テストモードのとき、順
序セルに入力される信号がそのまま順序セルの出力値と
なる。すなわち、順序セルの出力値を所望の値にセット
できるので、順序セルの出力をそのまま入力とする組合
せ回路に所望の入力値をセットすることができ、したが
って、組合せ回路の動作確認のテストを容易に行うこと
ができる。

【００１５】

【作用】以上のような構成を有する本発明に係る順序回
路においては、テストモード端子から所定の信号を入力
することで、順序回路を組合せ回路の動作確認を行うテ
ストモードに設定する。順序回路を構成する各順序セル
は、テストモード端子から入力された所定の信号を、テ
ストモード信号線を介してテストモード入力端子から受
け取る。このようにしてテストモードに設定された順序
セルは、入力データ端子により受信した入力データをそ
のまま順序セルの出力データとして出力データ端子から
出力する。

【００１６】したがって、順序セルの後段の組合せ回路
に所望のデータを設定することができるので、容易に組
合せ回路の動作確認を行うことが可能となる。

【００１７】

【実施例】以下、図面に基づいて、本発明の好適な実施
例を説明する。

【００１８】図１には、本発明における順序回路の概略
図が示されており、図２及び図３には、本実施例におけ
るフリップフロップの回路図が示されている。

【００１９】本実施例において特徴的なことは、順序回
路５０には組合せ回路５７、５８の動作確認のテストの
ための端子としてテストモード端子６７のみを備え、こ
のテストモード端子６７からテストモード信号線５９を
順序セルである各フリップフロップ（以下、ＦＦとい
う）５１〜５６に接続するということである。そして、
ＦＦ５１〜５６は、テストモード端子６７からの信号に
よりテストモードに設定されると、ＦＦ５１〜５６に入
力されるＤ端子の入力信号がそのままＦＦ５１〜５６の
Ｑ端子への出力信号となることである。これにより、組
合せ回路５７、５８に外部から所望の入力値が設定で
き、また、順序回路５０は回路全体が１つの組合せ回路
と見ることもでき、したがって、容易に組合せ回路の動
作確認のテストが行えることである。

【００２０】本実施例における順序回路５０は、図１に
示されるように、ほぼ同様の構成である６個のＦＦ５１
〜５６と２個の組合せ回路５７、５８から回路構成され
ている。組合せ回路５７はＦＦ５１〜５３とＦＦ５４〜
５６の間に、組合せ回路５８はＦＦ５４〜５６の下流側
にそれぞれ配設されている。順序回路５０の入力端子６
１〜６３は、ＦＦ５１〜５３それぞれのＤ端子に接続さ
れている。組合せ回路５７は、ＦＦ５１〜５３の出力を
入力部５７ａに、ＦＦ５４〜５６それぞれのＤ端子を出
力部５７ｂに接続される。組合せ回路５８は、ＦＦ５４
〜５６の出力を入力部５８ａに、順序回路５０の出力端
子６４〜６６を出力部５８ｂに接続される。更に、本実
施例の特徴であるテストモード端子６７は、各ＦＦ５１
〜５６に接続される。なお、各ＦＦ５１〜５６のクロッ
ク（以下、ＣＬＫ）端子及びＱＮ端子（Ｑ端子からの出
力信号を反転させた信号を出力する端子）は、図１にお
いては説明上必要ないので省略する。

【００２１】以下、図２及び図３を用いてＦＦ５１〜５
６の作用を説明する。

【００２２】本実施例におけるＦＦ５１〜５６は、入力
部回路とラッチ部回路から構成されている。そのうち、
図２には、ＦＦ５１〜５６の入力部回路７０が示されて
おり、ＣＬＫ端子７１及びテストモード（以下、ＴＭ）
入力端子７２により外部からそれぞれＣＬＫ信号及びＴ
Ｍ信号を受け取り、Ｐ端子７３とＰＮ端子７４それぞれ
に所望のＰ信号及びＰＮ信号を出力する。

【００２３】本実施例において入力部回路７０の特徴的
なことは、順序回路５０の通常動作時において、Ｐ信号
はＣＬＫ信号と同じ値の信号を、ＰＮ信号はＰ信号の反
転した信号を出力する。また、テストモードのときに
は、Ｐ信号とＰＮ信号は同じ値の信号を出力することで
ある。

【００２４】図２においては、ＴＭ信号がＨｉのとき通
常動作時であり、テストモードのとき、すなわちＴＭ信
号がＬｏｗのとき、ＣＬＫ信号をＨｉに固定すること
で、Ｐ信号とＰＮ信号はＨｉで同値となる。

【００２５】図３には、ＦＦ５１〜５６のラッチ部回路
８０が示されている。このラッチ部回路８０には、マス
ター側、スレーブ側、２つのループ８１、８２と、ＦＦ
５１〜５６からの出力を設定する４つのスイッチ８３、
８４、８５、８６が含まれている。また、外部からのデ
ータ信号を入力するＤ端子８７と、図２において前述し
たＰ信号とＰＮ信号の出力信号を、そのままあるいは反
転させてそれぞれ入力するＰ端子８３ａ、８４ａ、８５
ａ、８６ａとＰＮ端子８３ｂ、８４ｂ、８５ｂ、８６ｂ
と、ラッチ部回路８０の出力信号を出力するＱ端子８８
とＱ端子８８の値を反転させた信号を出力するＱＮ端子
８９を有する。

【００２６】このラッチ部回路８０において、入力部回
路７０からのＰ信号とＰＮ信号が反転しているとき、順
序回路５０は通常時の動作を行う。

【００２７】すなわち、Ｐ信号がＨｉでＰＮ信号がＬｏ
ｗのとき、スイッチ８３、８４はＯｆｆ，スイッチ８
５、８６はＯｎとなり、Ｑ端子８８からはマスター側ル
ープ８１にラッチされている値の信号が、ＱＮ端子８９
からはその反転した値の信号がそれぞれ出力される。そ
して、Ｐ信号がＬｏｗでＰＮ信号がＨｉのとき、スイッ
チ８３、８４はＯｎ，スイッチ８５、８６はＯｆｆとな
り、Ｑ端子８８からはスレーブ側ループ８２にラッチさ
れている値の信号が、ＱＮ端子８９からはその反転した
値の信号がそれぞれ出力される。

【００２８】また、ラッチ部回路８０において、入力部
回路７０からのＰ信号とＰＮ信号が同じ値の信号である
とき、順序回路５０はテストモードの動作を行う。

【００２９】すなわち、前述したように、テストモード
のときはＰ信号とＰＮ信号が同じ値の信号なので、全て
のスイッチ８３〜８６は、Ｏｎとなり、したがって、Ｑ
端子８８からはＤ端子８７からの信号がそのまま出力さ
れ、ＱＮ端子８９からはその反転した値の信号が出力さ
れる。

【００３０】以上のように、本実施例によれば、テスト
モード端子６７からのテストモード信号線５９を全ての
ＦＦ５１〜５６に配線し、入力部回路７０に１つのゲー
ト、本実施例においてはＮＡＮＤゲートのみを追加する
ことにより、各ＦＦ５１〜５６は、テストモード時には
Ｄ端子８７からの入力値をそのままＱ端子８８から出力
することができる。これにより、順序回路５０に含まれ
る組合せ回路５７、５８に所望の設定パターンを入力さ
せることができ、したがって、組合せ回路５７、５８の
動作確認を容易に行うことができる。

【００３１】ところで、図２に示した入力部回路７０で
は、ＮＡＮＤゲートを使用し、ＴＭ信号がＨｉのとき順
序回路５０は通常の動作を行い、ＴＭ信号がＬｏｗのと
きにテストモードとなり、テストモード時にＣＬＫ信号
をＨｉに固定することでＰ信号とＰＮ信号はＨｉにな
る。

【００３２】本発明における入力部回路７０の特徴的な
ことは、テストモード時にＰ信号とＰＮ信号からの出力
値が同値になることである。したがって、前述した図２
の入力部回路７０の構成に限られたものではない。

【００３３】図４及び図５には、入力部回路７０の他の
実施例が示されている。

【００３４】図４にはＯＲゲートを使用した入力部回路
７０の例が示されており、この入力部回路７０では、Ｔ
Ｍ信号がＬｏｗのとき順序回路５０は通常の動作を行
い、ＴＭ信号がＨｉのときにテストモードとなり、テス
トモード時にＣＬＫ信号をＨｉに固定することでＰ信号
とＰＮ信号はＨｉになる。

【００３５】また、図５にはＡＮＤゲートを使用した入
力部回路７０の例が示されており、この入力部回路７０
では、ＴＭ信号がＨｉのとき順序回路５０は通常の動作
を行い、ＴＭ信号がＬｏｗのときにテストモードとな
り、テストモード時にＣＬＫ信号をＬｏｗに固定するこ
とでＰ信号とＰＮ信号はＬｏｗになる。

【００３６】このように、順序回路５０に入力される信
号の状態に合わせて入力部回路７０を選択することがで
きる。

【００３７】更に、図６に示した入力部回路７０のよう
にマルチプレクサ９０を使用すれば、ＣＬＫ信号に関係
なく、テストモード時にＰ信号とＰＮ信号はＨｉになる
ようにすることもできる。

【００３８】

【発明の効果】以上のように、本発明の順序回路によれ
ば、テストモードの設定に関わる配線とスキャンテスト
手法に必要な３つの端子及びそれら端子の関わる配線、
シフトレジスタ接続の配線、更に順序セルの前段に設け
たマルチプレクサが不要となるので、順序回路に含まれ
るテスト回路の大型化を防止することが可能となり、設
計時には、テスト回路を動作させるための制約も少なく
なる。

【００３９】また、テストモード設定時には、順序セル
の入力値がそのまま出力値となるので、組合せ回路への
入力値を容易に制御でき、更に組合せ回路からの出力値
も容易に観測することが可能となる。

【図面の簡単な説明】

【図１】本発明に係る順序回路の一実施例を示す概略図
である。

【図２】本発明に係る順序回路の１部を構成する入力部
回路の一実施例を示す概略図である。

【図３】本発明に係る順序回路の１部を構成するラッチ
部回路の一実施例を示す概略図である。

【図４】本発明に係る順序回路の１部を構成する入力部
回路の他の実施例を示す概略図である。

【図５】本発明に係る順序回路の１部を構成する入力部
回路の他の実施例を示す概略図である。

【図６】本発明に係る順序回路の１部を構成する入力部
回路の他の実施例を示す概略図である。

【図７】従来における順序回路を示す概略図である。

【符号の説明】

５０ 順序回路 ５１〜５６ フリップフロップ ５７、５８ 組合せ回路 ５９ テストモード信号線 ６７ テストモード端子 ７０ 入力部回路 ７１ クロック（ＣＬＫ）端子 ７２ テストモード入力端子 ７３ Ｐ端子 ７４ ＰＮ端子 ８０ ラッチ部回路 ９０ マルチプレクサ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 組合せ回路と、 ２つの安定状態を持ち、入力データに応じてデータを出
   力する複数の順序セルと、 １あるいは複数の入力端子と、 １あるいは複数の出力端子と、を有する順序回路におい
   て、 前記順序回路を通常動作させるか、あるいはテストモー
   ドに設定して前記組合せ回路の動作確認を行わせるか、
   を選択させる信号が入力されるテストモード端子と、 前記テストモード端子と、前記順序セルのそれぞれ全て
   と、を接続するテストモード信号線と、を有し、 前記順序セルは、 前記テストモード信号線が接続されるテストモード入力
   端子と、 入力データ端子と、 出力データ端子と、を有し、テストモードに設定された
   場合、前記入力データ端子により受信した入力データを
   そのまま前記出力データ端子からの出力データとするこ
   とを特徴とする順序回路。