JPH0682328B2 - デ−タ出力回路 - Google Patents
デ−タ出力回路Info
- Publication number
- JPH0682328B2 JPH0682328B2 JP61086435A JP8643586A JPH0682328B2 JP H0682328 B2 JPH0682328 B2 JP H0682328B2 JP 61086435 A JP61086435 A JP 61086435A JP 8643586 A JP8643586 A JP 8643586A JP H0682328 B2 JPH0682328 B2 JP H0682328B2
- Authority
- JP
- Japan
- Prior art keywords
- latch
- circuit
- stage
- signal line
- master
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ROM,PLA等の回路網の出力ラッチ群のダンプ
テストの可能なデータ出力回路に関するものである。
テストの可能なデータ出力回路に関するものである。
従来の技術 ROM,PLAなどの回路網には出力データを他の回路で使用
するために出力データをスタティックに保持するための
出力ラッチがしばしば使用される。また、出力ラッチの
データに対するテスト方法のひとつに出力ラッチ群でシ
フトレジスタを構成し保持されているデータを直列にダ
ンプするテスト方法があるが、前記出力ラッチ群に対し
てこのテストを行う時には、出力ラッチ群は出力ラッチ
群内のデータを直列に読み出すためにシフトレジスタと
して動作することが必要である。
するために出力データをスタティックに保持するための
出力ラッチがしばしば使用される。また、出力ラッチの
データに対するテスト方法のひとつに出力ラッチ群でシ
フトレジスタを構成し保持されているデータを直列にダ
ンプするテスト方法があるが、前記出力ラッチ群に対し
てこのテストを行う時には、出力ラッチ群は出力ラッチ
群内のデータを直列に読み出すためにシフトレジスタと
して動作することが必要である。
従来、この種の回路構成は第２図に示すような構成であ
った。第２図において、１は出力データをスタティック
に保持する必要のある回路網であり、２は回路網１の出
力信号線である。３はシフトレジスタの１ビットとして
機能するマスター・ラッチとスレーブ・ラッチの両方を
備えかつ回路網１の出力信号２をスタティックに保持す
るためのマスター・スレーブ型ラッチである。４はマス
ター・スレーブ型ラッチ３の出力信号線である。５はマ
スター・スレーブ型ラッチ３のうちのシフトレジスタと
しての出力信号線であり、この出力信号線６は次段のマ
スター・スレーブ型ラッチのシフトレジスタとしての入
力に接続されている。６はマスター・スレーブ型ラッチ
３の回路網１の出力信号に対して働く入力許可信号線で
あり、７はマスター・スレーブ型ラッチ３の、前段のマ
スター・スレーブ型ラッチのシフトレジスタとしての出
力に対して働く入力許可信号、いわゆる、シフトクロッ
クの信号線である。
った。第２図において、１は出力データをスタティック
に保持する必要のある回路網であり、２は回路網１の出
力信号線である。３はシフトレジスタの１ビットとして
機能するマスター・ラッチとスレーブ・ラッチの両方を
備えかつ回路網１の出力信号２をスタティックに保持す
るためのマスター・スレーブ型ラッチである。４はマス
ター・スレーブ型ラッチ３の出力信号線である。５はマ
スター・スレーブ型ラッチ３のうちのシフトレジスタと
しての出力信号線であり、この出力信号線６は次段のマ
スター・スレーブ型ラッチのシフトレジスタとしての入
力に接続されている。６はマスター・スレーブ型ラッチ
３の回路網１の出力信号に対して働く入力許可信号線で
あり、７はマスター・スレーブ型ラッチ３の、前段のマ
スター・スレーブ型ラッチのシフトレジスタとしての出
力に対して働く入力許可信号、いわゆる、シフトクロッ
クの信号線である。
この回路を用いてマスター・スレーブ型ラッチ群を回路
網１の出力ラッチとして動作させるためには、まずマス
ター・スレーブ型ラッチ３の入力許可信号線６を入力許
可状態にし、次に回路網１の出力信号線２が有効状態の
時に入力許可信号線６を入力禁止状態にすることによ
り、回路網１の出力データをマスター・スレーブ型ラッ
チ３に保持する。
網１の出力ラッチとして動作させるためには、まずマス
ター・スレーブ型ラッチ３の入力許可信号線６を入力許
可状態にし、次に回路網１の出力信号線２が有効状態の
時に入力許可信号線６を入力禁止状態にすることによ
り、回路網１の出力データをマスター・スレーブ型ラッ
チ３に保持する。
また、この回路構成に対して、マスター・スレブ型ラッ
チ３に保持されたデータを直列にダンプするテスト方法
でテストを行うときには、回路網の出力信号に対して働
く入力許可信号を入力禁止状態にし、シフトクロック信
号線７を入力状態することによって、マスター・スレー
ブ型ラッチ３に前段のマスター・スレーブ型ラッチのシ
フトレジスタとしての出力を入力し、順次データを次段
のマスター・スレーブ型ラッチにシフトし、結果として
最終段のマスター・スレーブ型ラッチのシフトレジスタ
としての出力より、マスター・スレーブ型ラッチ群に保
持されていた全データを直列に取り出す。
チ３に保持されたデータを直列にダンプするテスト方法
でテストを行うときには、回路網の出力信号に対して働
く入力許可信号を入力禁止状態にし、シフトクロック信
号線７を入力状態することによって、マスター・スレー
ブ型ラッチ３に前段のマスター・スレーブ型ラッチのシ
フトレジスタとしての出力を入力し、順次データを次段
のマスター・スレーブ型ラッチにシフトし、結果として
最終段のマスター・スレーブ型ラッチのシフトレジスタ
としての出力より、マスター・スレーブ型ラッチ群に保
持されていた全データを直列に取り出す。
発明が解決しようとする問題点 このような従来の構成では回路網１の出力ラッチとして
のラッチと前記テスト方法によるテスト時のシフトレジ
スタのマスター・ラッチあるいはスレーブ・ラッチを共
用した場合でも回路網の各出力信号線に対し、回路網の
出力ラッチとして使用する場合には必要のないシフトレ
ジスタ時のためのスレーブ・ラッチあるいはマスター・
ラッチが１個ずつ必要となり、回路量を増大させるとい
う問題があった。
のラッチと前記テスト方法によるテスト時のシフトレジ
スタのマスター・ラッチあるいはスレーブ・ラッチを共
用した場合でも回路網の各出力信号線に対し、回路網の
出力ラッチとして使用する場合には必要のないシフトレ
ジスタ時のためのスレーブ・ラッチあるいはマスター・
ラッチが１個ずつ必要となり、回路量を増大させるとい
う問題があった。
本発明はこのような問題点を解決し、最小限の付加回路
でラッチに保持されたデータを読み出すテストが可能な
回路網の信号出力回路を提供することを目的とするもの
である。
でラッチに保持されたデータを読み出すテストが可能な
回路網の信号出力回路を提供することを目的とするもの
である。
問題点を解決するための手段 この問題点を解決するために、本発明は第2m段目のラッ
チに保持されているデータに対して、第2m段目のラッチ
をマスター・ラッチとして用い、第2m＋１段目のラッチ
をスレーブ・ラッチとして用い、一方、第2m＋１段目の
ラッチに保持されているデータに対して第2m＋１段目の
ラッチをマスター・ラッチとして用い、第2m＋２段目の
ラッチをスレーブ・ラッチとして用いることによってシ
フトレジスタを構成し、回路網の各出力ラッチ回路に保
持されているデータを２回に分けて直列に読み出すもの
である。
チに保持されているデータに対して、第2m段目のラッチ
をマスター・ラッチとして用い、第2m＋１段目のラッチ
をスレーブ・ラッチとして用い、一方、第2m＋１段目の
ラッチに保持されているデータに対して第2m＋１段目の
ラッチをマスター・ラッチとして用い、第2m＋２段目の
ラッチをスレーブ・ラッチとして用いることによってシ
フトレジスタを構成し、回路網の各出力ラッチ回路に保
持されているデータを２回に分けて直列に読み出すもの
である。
作用 この構成により、ROM,PLA等の回路網の出力信号をスタ
ティックに保持しかつ保持されたデータに対し保持され
たデータを直列にダンプする方法によるテストを行うた
めの回路は、回路網の各出力信号線につきラッチ１個と
なり、回路網の各単位出力信号線につきマスター・ラッ
チとスレーブ・ラッチの両方を備えていた従来の構成に
比べて、回路網の単位出力信号線当りラッチ１個に相当
する回路量が減少する。
ティックに保持しかつ保持されたデータに対し保持され
たデータを直列にダンプする方法によるテストを行うた
めの回路は、回路網の各出力信号線につきラッチ１個と
なり、回路網の各単位出力信号線につきマスター・ラッ
チとスレーブ・ラッチの両方を備えていた従来の構成に
比べて、回路網の単位出力信号線当りラッチ１個に相当
する回路量が減少する。
実施例 本発明の一実施例構成を第１図に示す。
第１図において、１は出力データをスタティックに保持
する必要のあるROM,PLA等の回路網であり、２は回路網
１の出力信号線である。３は回路網１の出力ラッチとし
ての入力とシフトレジスタのマスター・ラッチあるいは
スレーブ・ラッチとしての入力を備えたラッチであり、
４はラッチ３の出力信号線である。６はラッチ３の回路
網１の出力信号に対して働く入力許可信号線である。７
は第2m段目のラッチに対して働く入力許可信号かつシフ
トクロックの信号線であり、８は第2m＋１段目のラッチ
に対して働く入力許可信号かつシフトクロック信号線で
ある。
する必要のあるROM,PLA等の回路網であり、２は回路網
１の出力信号線である。３は回路網１の出力ラッチとし
ての入力とシフトレジスタのマスター・ラッチあるいは
スレーブ・ラッチとしての入力を備えたラッチであり、
４はラッチ３の出力信号線である。６はラッチ３の回路
網１の出力信号に対して働く入力許可信号線である。７
は第2m段目のラッチに対して働く入力許可信号かつシフ
トクロックの信号線であり、８は第2m＋１段目のラッチ
に対して働く入力許可信号かつシフトクロック信号線で
ある。
この回路を用いて回路網１の出力信号線２をラッチ３に
スタティックに保持するためには、まず、シフトクロッ
ク信号線７とシフトクロック８を入力禁止状態にして回
路網１の出力信号に対して働く入力許可信号線６を入力
許可状態にしておき、次に回路網１の出力信号線２が有
効状態の時に入力許可信号線６を入力禁止状態にするこ
とにより、回路網１の出力信号をラッチ３に保持する。
スタティックに保持するためには、まず、シフトクロッ
ク信号線７とシフトクロック８を入力禁止状態にして回
路網１の出力信号に対して働く入力許可信号線６を入力
許可状態にしておき、次に回路網１の出力信号線２が有
効状態の時に入力許可信号線６を入力禁止状態にするこ
とにより、回路網１の出力信号をラッチ３に保持する。
また、この回路を用いて回路網１の出力信号をスタティ
ックに保持しているラッチ群に保持されているデータに
対して保持されたデータをシフトし、直列にダンプする
方法によるテストを行うためには、回路網１の出力信号
線２に対して働くラッチ３の入力許可信号線６を入力禁
止状態にしたうえで、まず、第2m段目のラッチをマスタ
ー・ラッチと見なし、第2m＋１段目のラッチをスレーブ
・ラッチと見なして、シフトクロック信号線７とシフト
クロック信号線８とを与えることにより、第2m段目のラ
ッチをマスター・ラッチとし、第2m＋１段目のラッチを
スレーブ・ラッチとするｍ段のシフトレジスタを構成す
ることで第2m段目のラッチに保持されているデータに対
して前記テスト方法によるテストを行う。次に、第2m＋
１段目のラッチをマスター・ラッチと見なし、第2m＋２
段目のラッチをスレーブ・ラッチと見なして、シフトク
ロック信号線７とシフトクロック信号線８を与えること
により、第2m＋１段目のラッチをマスター・ラッチと
し、第2m＋２段目のラッチをスレーブ・ラッチとするｍ
段のシフトレジスタを構成することで第2m＋１段目のラ
ッチに保持されているデータに対して前記テスト方法に
よるテストを行う。
ックに保持しているラッチ群に保持されているデータに
対して保持されたデータをシフトし、直列にダンプする
方法によるテストを行うためには、回路網１の出力信号
線２に対して働くラッチ３の入力許可信号線６を入力禁
止状態にしたうえで、まず、第2m段目のラッチをマスタ
ー・ラッチと見なし、第2m＋１段目のラッチをスレーブ
・ラッチと見なして、シフトクロック信号線７とシフト
クロック信号線８とを与えることにより、第2m段目のラ
ッチをマスター・ラッチとし、第2m＋１段目のラッチを
スレーブ・ラッチとするｍ段のシフトレジスタを構成す
ることで第2m段目のラッチに保持されているデータに対
して前記テスト方法によるテストを行う。次に、第2m＋
１段目のラッチをマスター・ラッチと見なし、第2m＋２
段目のラッチをスレーブ・ラッチと見なして、シフトク
ロック信号線７とシフトクロック信号線８を与えること
により、第2m＋１段目のラッチをマスター・ラッチと
し、第2m＋２段目のラッチをスレーブ・ラッチとするｍ
段のシフトレジスタを構成することで第2m＋１段目のラ
ッチに保持されているデータに対して前記テスト方法に
よるテストを行う。
なお、本発明の一実施例を示した第１図において、従来
例の構成を示した第２図には無かった制御信号線８が加
えられているが、MOS回路においては制御信号線が増え
ることよりも入力セレクタを備えたマスター・スレーブ
型ラッチが入力セレクタを備えたラッチに変わることの
方が回路量に与える影響は大であり、第２図から第１図
への移行に伴っては総じて回路量の減少を実現する。
例の構成を示した第２図には無かった制御信号線８が加
えられているが、MOS回路においては制御信号線が増え
ることよりも入力セレクタを備えたマスター・スレーブ
型ラッチが入力セレクタを備えたラッチに変わることの
方が回路量に与える影響は大であり、第２図から第１図
への移行に伴っては総じて回路量の減少を実現する。
発明の効果 以上のように本発明によれば、ROM,PLA等の回路網から
出力される信号をスタティックに保持し、また保持され
ているデータに対して保持されているデータをシフトす
ることにより直列にダンプするテストを行うことが必要
とされるラッチ群の回路において、この回路量を減少さ
せることができる、という効果が得られる。
出力される信号をスタティックに保持し、また保持され
ているデータに対して保持されているデータをシフトす
ることにより直列にダンプするテストを行うことが必要
とされるラッチ群の回路において、この回路量を減少さ
せることができる、という効果が得られる。
第１図は本発明実施例の構成回路図、第２図は従来例の
構成回路図である。 １……回路網、２……回路網の出力信号線、３……ラッ
チ、４……ラッチの出力信号線、５……出力ラッチのシ
フトレジスタ時の出力信号線、6,7,8……入力許可信号
線。
構成回路図である。 １……回路網、２……回路網の出力信号線、３……ラッ
チ、４……ラッチの出力信号線、５……出力ラッチのシ
フトレジスタ時の出力信号線、6,7,8……入力許可信号
線。
Claims (1)
- 【請求項１】回路網のｎ個の出力段にそれぞれ１個ずつ
設けられたｎ段の各ラッチ回路に、前記回路網からの出
力信号を入力信号とする第１の入力手段と第ｎ−１段目
のラッチ回路の出力信号を入力信号とする第２の入力手
段とを備えるとともに、通常動作時は前記第１の入力手
段を使用して、前記回路網の各出力信号のラッチを行
い、テスト時には前記第１の入力手段を使用してラッチ
された各ラッチ回路の信号を、前記第２の入力手段を使
用することによって構成されるところの2m段目の前記ラ
ッチをマスター・ラッチとして用い、2m＋１段目の前記
ラッチをスレーブ・ラッチとするｍ段のシフトレジスタ
として用いて前記2m段目にラッチされたデータをシフト
してダンプテストを行う第１のテスト手段と、前記第２
の入力手段を使用することによって構成されるところの
前記2m＋１段目の前記ラッチをマスター・ラッチとして
用い、2m＋２段目の前記ラッチをスレーブ・ラッチとす
るｍ段のシフトレジスタとして用いて前記2m＋１段目に
ラッチされたデータをシフトしてダンプテストを行う第
２のテスト手段とを備え、前記各ラッチに保持されたデ
ータを分けて直列に出力する機能をそなえたことを特徴
とするデータ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61086435A JPH0682328B2 (ja) | 1986-04-15 | 1986-04-15 | デ−タ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61086435A JPH0682328B2 (ja) | 1986-04-15 | 1986-04-15 | デ−タ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62243036A JPS62243036A (ja) | 1987-10-23 |
| JPH0682328B2 true JPH0682328B2 (ja) | 1994-10-19 |
Family
ID=13886834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61086435A Expired - Lifetime JPH0682328B2 (ja) | 1986-04-15 | 1986-04-15 | デ−タ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682328B2 (ja) |
-
1986
- 1986-04-15 JP JP61086435A patent/JPH0682328B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62243036A (ja) | 1987-10-23 |
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