JPS63148180A - ランダムパターン発生用の論理モジユール - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路の自己検査を支援するための不等に
分布したランダムパターンを発生するための論理モジュ
ールであって、それぞれゲートおよびシフト動作に適し
たレジスタセルを含んでおり、制御信号の助けによりま
たゲートの使用のもとにノーマルなレジスタとして、シ
フトレジスタとしてまたはリニアに帰還結合されたシフ
トレジスタとしてのレジスタセルの作動を許す基本セル
を有する論理モジュールに関する。

〔従来の技術〕

高密度に集積されたディジタル回路は製造後にその機能
を検査されなければならない。なぜならば、製造プロセ
スで不良゛を生じ、またたいてい回路の一部分しか仕様
どおりに機能しないからである。小規模および中規模に
集積されたカストマ−仕様による回路では、この製造検
査は回路の全費用を支配し得る。従って、この検査を可
能なかぎり短くかつわずかな費用に保つことが重要な目
標である。

製造検査ができるかぎり良好に支援されるように回路を
設計するのが通常である。特に自己検査をランダムパタ
ーンにより支援する多くの方法が応用される（たとえば
Ｉ　ＥＥＥ設計および検査、１９８５年８月、第２１〜
２８頁）。これらの方法はすべて、任意のディジタル回
路が記憶要素、たとえばレジスタセル、および回路網に
分離し得ることに基づいている。レジスタセルは、レジ
スタセルを自己検査のために使用可能であるように一括
接続し得る１つの補助装置を設けられている。

この補助装置および１つのレジスタセルの組み合わせは
以下では基本セルと呼ばれる。１つの基本セルまたは複
数の基本セルが論理モジュールに一括接続され得る。

第８図には、例として、基本セルから成る論理モジュー
ルＲ１およびＲ２が内部に配置されている２つの回路網
ｓＮＩおよびＳＮ２が示されている。これらの論理モジ
ュールＲ１およびＲ２の助けにより後続の回路網に対す
る検査モードで擬似ランダム検査パターンが発生され、
また先行の回路網の検査回答が評価される。こうして第
１図の回路に対する検査過程は２つの段階から成ってＧ
）る、第１の段階では論理モジュールＲ１が回路網ＳＮ
Ｉに対するランダムパターンを発生し、また論理モジュ
ールＲ２が回路網ＳＮＩの回答を評価する。第２の段階
では論理モジュールＲ２が回路網Ｓ　Ｎ　２に対するラ
ンダムパターンを発生し、またその回答が論理モジュー
ルＲ１により評価される。

この追加的な検査機能は、集積されたモジュール上に存
在するレジスタセルと補助装置との助けにより行われ得
る。なぜならば、レジスタセルは補助装置の助けにより
リニアに帰還結合されたシフトレジスタとして作動して
、各ビットポジションが０．５の確率で論理“１”とな
る擬似ランダムパターンを発生し得るからである。この
形式のレジスタはさらに検査回答を並列シダナチュア解
析により評価し得る。このように作動し得る基本セルの
組み合わせはたとえばドイツ連邦共和国特許第２９０２
３７５号明細書から公知である。そこに記載されている
発明は、検査に適した集積ディジタル回路に対する論理
モジュールであって、検査すべき回路の内部で自らハー
ドウェア的に検査パターンを発生し、また内部に生ずる
検査データを並列に監視する論理モジュールに関する。

レジスタセルおよびゲートから成り、ノーマルなレジス
タとして、帰還結合されていないシフトレジスタとして
、また帰還結合されているシフトレジスタとして作動し
得る２つの種類の基本レジスタが設けられている。この
ような論理モジュールにより等しく分布した゛ランダム
パターンが発生され、またランダムパターンに関係して
回路網から出力される検査データが評価され得る。しか
し、多くの回路網を有するディジタルモジュールの検査
のためにこのように等しく分布したランダムパターンを
使用することによっては、不十分なエラー認識しか可能
でない。

〔発明が解決しようとする問題点〕

本発明の目的は、エラー認識を顕著に改善し得る論理モ
ジュールを提供することである。論理モジュールはそれ
ぞれ特定の確率で論理１１′がビットパターンの種々の
ポジションに生ずる不等に分布したランダムパターンの
発生を可能にするものでなければならない。さらに、論
理モジュールは並列シグナチュア解析が可能であるよう
に構成されていなければならない。

〔問題点を解決するための手段〕

この目的は、本発明によれば、特許請求の範囲第１項に
記載の論理モジュールにより達成される。

第一のモジュールの部分である論理演算回路の助けによ
り、不等に分布されたランダムパターンは検査信号に作
られ得る０個々の基本セルのゲートの助けによりレジス
タセルは、公知の仕方で１つのシフトレジスタ、１つの
リニアに帰還結合されたシフトレジスタまたは別々に作
動可能なレジスタセルが生ずるように一括接続され得る
。それによって通常の方法の公知の利点が保たれ、また
同時にランダムパターンにより自己検査可能な回路の種
類が拡大される。

本発明の他の実施態様は特許請求の範囲第２項以下にあ
げられている。

〔実施例〕

以下、図面に示されている実施例により本発明を一層詳
細に説明する。

第８図には、既に説明したように、回路網ＳＮと基本セ
ルから成る論理モジュールＲとの直列接続が示されてい
る。論理モジュールＲにデータが入力され、またそこか
らデータが取り出され得る。

ランダムパターンは回路網ＳＮに供給され、それにより
回路網ＳＮから出力された検査データが論理モジュール
により評価される。第１図による作動の仕方は公知であ
り、たとえばドイツ連邦共和国特許第２９０２３７５号
明細書に説明されている。

論理モジュールの助けにより不等に分布したランダムパ
ターンを発生し得るためには、特別な基本セルが設けら
れなければならない、その構成は第１図〜第４図に示さ
れている。第１図は第１表に示されている基本関数に従
って動作する第一の部分回路が示されている。

第１図に示されているように、部分回路は３つのデータ
入力６ｍＡ、ＢおよびＣを有する。第１のデータ入力ｆ
ｉＡは１つのマルチプレクサＭＵＸ　１を介して直接に
出力端りに通過接続され得る。相応のことが第２のデー
タ入力端Ｂについても当てはまる。また、３つのデータ
入力端Ａ、ＢおよびＣ上または２つのデータ入力端Ｂお
よびＣ上のデータ信号は互いに論理演算され、また論理
演算結果が出力６１４Ｄに通過接続され得る。論理演算
のためには排イを的オア回路ＥＸＯＲ１およびＥＸＯＲ
２が使用される。マルチプレクサＭＵＸ　１を介しての
データ入力端または論理演算結果の通過接続は２つの制
御信号Ｂ１およびＢＯの助けにより行ねれる。

第２図からは、第２表の関数に従って動作する第２の部
分回路が生ずる。

第２の部分回路は１つのオア回路ＯＲＩ、１つの等価回
路ＡＶおよび１つの別のマルチプレクサＭＵＸ２から成
っている。第２の部分回路の助けによりデータ入力端Ａ
またはＢが出力端りに通過接続され、もしくは両データ
人力ｆｍＡおよびＢ上の信号の論理演算結果が出力端り
に通過接続される。２つの制御信号ＢＯ１Ｂ１は再び、
第２表中に示されている基本関数のどれが第２の部分回
路により実行されるかを決定する。

基本セルは、第１の部分回路が１つのレジスタセルと、
もしくは第２の部分回路が１つのレジスタセルと接続さ
れるときに生ずる。このことが第１の部分回路に対して
は第３図に、また第１の部分回路に対しては第４図に示
されている。

第３図には、第１図による第１の部分回路とたとえば１
つのマスター−スレーブ−フリップフロップであってよ
い１つのレジスタセルＦＦとから成る第１の基本セルが
示されている。レジスタセルＦＦはたとえば検査すべき
集積されたモジュール上に既に存在している１つの記憶
要素である。

部分回路は検査目的で追加的に挿入されなければならな
い、フリップフロップに対するクロック信号の供給は、
参照符号ＣＬを付されている入力端を介して行われる。

基本セルＧ１の出力端は参照符号ＱＳを、またその反転
された出力端は参照符号Ｑ’Ｓを付されている。ＱＳお
よびＱ’Ｓはスレーブ−フリップフロップの出力端であ
り、またＱおよびＱ′はマスター−フリップフロップの
出力端である。それ以外の構成は第１図の構成に相当す
る。

第２の部分回路Ｔ２を使用する第２の基本セルＧ２は第
４図に示されている。第２の部分回路Ｔ２は、間しくマ
スター−スレーブ−フリップフロップであってよい１つ
のレジスタセルＦＦと接続されている。

さて論理モジュールは１つの第１のモジュールＬＲ（第
５図）および１つの第２のモジュールＳＲ（第６図）か
ら成っている。

第５図による第１のモジュールは、１つの基本セルＧ１
で開始し、その他はシフトレジスタの帰還結合を定める
順序に並んでいる基本セルＧｌおよびＧ２の直列回路で
ある。各基本セルのデータ出力端ＱＳは後続の基本セル
のデータ入力端Ｂと接続されている。第１のモジュール
の最初の第１の基本セルＧ１はその第２のデータ入力端
をモジュールの入力端として使用する。これは参照符号
ＬＲＩＮを付されている。第１のモジュールの最後の基
本セルＣ１のデータ出力端は参照符号ＬＲＯＵＴを付さ
れている。

基本セルＧ１、Ｇ２の選択された出力は、ブール関数に
従って出力信号を論理演算する１つの論理演算回路Ｆに
供給され得る。第１のモジュールＬＲの出力端ＬＲＯＵ
Ｔは１つのマルチプレクサＭ１を介して第３のデータ出
力端Ｃに帰還結合され得る。

第２のモジュールＳＲは基本セルＧ２の直列回路である
が、１つの基本セルのデータ出力端ＱＳまたはその反転
された出力端Ｑ’Ｓは、パターンの相応のビットポジシ
ョンに確率ｐを実現すべきか確率（Ｌ−ｐ）を実現すべ
きかに関係して後続の基本セルの１つのＢデータ入力端
に接続される。

第２のモジュールの第１の基本セルは、制御信号ＢＯ，
Ｂｌに関係して第１のモジュールの論理演算回路Ｆの論
理演算結果もしくは第１のモジュールの出力端ＬＲＯＵ
Ｔを通過接続する１つのマルチプレクサＭ２を介して信
号を与えられる。第２のモジュールＳＲの最後の基本セ
ルのデータ出力は第１のモジュールのマルチプレクサＭ
１の一方の入力端に供給される。

第１のモジュールＬＲおよび第２のモジュールＳＲを一
括接続した１つの論理モジュールＧＲが第７図に示され
ている。頁制御信号ＢＯ１Ｂ１の状態に関係して論理モ
ジュールは相異なる作動の仕方で動作する。

頁制御信号がＢＯ−８１＝Ｏであれば、第１のモジュー
ルＬＲが帰還結合されたシフトレジスタとして作動する
ので、論理モジュールはランダムパターン発生器として
動作する。ＬＲＩＮに１つのランダムビット列が与えら
れると、ＬＲのレジスタセルは各可能な状態を等しい確
率でとるが、論理演算回路Ｆの出力端には所要の確率の
ビット列が現れる。このビット列が上記の制御信号の組
み合わせの際に第２のモジュールＳＲ内にシフトされる
ので、ＳＲの各要素はこの確率で論理“１”になる、た
とえばモジュールＬＲにより基本セルＧ１およびＧ２の
選択によりリニアな帰還結合が、論理演算回路Ｆの出力
端に現れるランダムビット列が最小の自己相関を有する
ように実現される。

論理演算回路は論理関数、たとえばアンド関数またはオ
ア関数などを演算し得る。

頁制御信号がＢＯ−１、Ｂ１−０であれば、論理モジュ
ールは多くのポジションにて先行の値を反転して授受す
る１つのノーマルなシフトレジスタとなる。この作動モ
ードではモジュールがロードされ、また検査段階の後に
シグナチュアが読み出され得る。

頁制御信号がＢＯ−０、Ｂ１−１であれば、ＳＲおよび
ＬＲは共通に、検査データのシグナチュア解析の役割を
し得る１つのリニアに帰還結合されたシフトレジスタを
形成する。

頁制御信号がＢＯ−Ｂｌ−１であれば、基本セルのレジ
スタセルＦＦは直接にアクセスされる。

全論理モジュールが、データ入力端Ａに与えられている
パターンを授受する１つのノーマルなレジスタのように
挙動する。

相異なるブール関数を有する多くのこのような論理モジ
ュールＧＲの直列接続により、すべての所望の確率値を
有する任意の幅のレジスタが作られ得る。その際に１つ
の論理モジュールＧＲｉの５ＲＯＵＴ　（ＳＣＡＮＯＵ
Ｔ）の出力は後続のモジュールＧＲｉ＋１の入力端ＬＲ
ＩＮに与えられ、従ってモジュールＧＲｉ＋１はその作
動のために必要な任意の確率のランダムビット列を与え
られる。第１のモジュールＧＲＯの供給は１つの外部の
ランダムパターン発生器により、もしくは完全な自己検
査の際には１つの適当に構成された第１のモジュールＬ
Ｒにより行われ得る。

【図面の簡単な説明】

第１図は１つの基本セルに対するゲートから成る第１の
部分回路のブロック回路図、第２図は１つの基本セルに
対するゲートから成る第２の部分回路のブロック回路図
、第３図は第１の基本セルのブロック回路図、第４図は
第２の基本セルのブロック回路図、第５図は基本セルか
ら成る第１のモジュールのブロック回路図、第６図は基
本セルから成る第２のモジュールのブロック回路図、第
７図は第１の第２のモジュールから成る全回路（論理モ
ジュール）のブロック回路図、第８図は論理モジュール
および回路網の公知の配列を示すブロック回路図である
。 Ａ、Ｂ、Ｃ・・・データ入力端、ＡＶ・・・等価回路、
ＢＯ，Ｂｌ・・・制御信号、ＣＬ・・・クロック供給入
力端、Ｄ・・・マルチプレクサ出力端、ＥＸＯＲ１、Ｅ
ＸＯＲ２・・・排他的オア回路、Ｆ・・・論理演算回路
、ＦＦ・・・レジスタセル、Ｇ１、Ｇ２・・・基本セル
、ＬＲ・・・第１のモジュール、ＬＲＩＮ・・・データ
入力端、ＬＲＯＵＴ・・・データ出力端、Ｍ１、Ｍ２・
・・マルチプレクサ、ＭＵＸ　１．ＭＵＸ２・・・マル
チプレクサ、ＯＲＩ・・・オア回路、Ｑ、Ｑ’・・・レ
ジスタセル出力端、ＱＳ・・・基本セル出力端、Ｑ’Ｓ
・・・基本セル反転出力端、Ｒ１、Ｒ２・・・論理モジ
ュール、ＳＮＩ、ＳＮ２・・・回路網、ＳＲ・・・第２
のモジュール、Ｔ１・・・第１の部分回路、Ｔ２・・・
第２の部分回路。 ＩＧＩ Ｉ０２ Ｉ０３ Δ

Claims (1)

1. 【特許請求の範囲】 １）集積回路の自己検査を支援するための不等に分布し
   たランダムパターンを発生するための論理モジュールで
   あって、それぞれゲートおよびシフト動作に適したレジ
   スタセルを含んでおり、制御信号の助けによりまたゲー
   トの使用のもとにノーマルなレジスタとして、シフトレ
   ジスタとしてまたはリニアに帰還結合されたシフトレジ
   スタとしてのレジスタセルの作動を許す基本セルを有す
   る論理モジュールにおいて、基本セル（Ｇ）から成り制
   御信号（Ｂ０、Ｂ１）の選択によりリニアに帰還結合さ
   れており、また基本セルのゲートが、１つのランダムビ
   ット列の入力の際にすべてのレジスタセルが０．５の確
   率で論理“１”となるように選択されている第１のモジ
   ュール（ＬＲ）が設けられており、第１のモジュール（
   ＬＲ）に、複数の基本セルのデータ出力端上の信号を１
   つの予め定められたブール関数に従って、出力端にそれ
   らのポジションがブール関数により定められた１つの確
   率で論理“１”である１つのビット列が現れるように、
   論理演算する１つの論理演算回路（Ｆ）が対応付けられ
   ており、また基本セル（Ｇ）から成り制御信号（Ｂ０、
   Ｂ１）の選択によりシフトレジスタ作動で動作しまた論
   理演算回路（Ｆ）の出力端と接続可能である第２のモジ
   ュール（ＳＲ）が設けられていることを特徴とするラン
   ダムパターン発生用の論理モジュール。 ２）３つのデータ入力端（Ａ、Ｂ、Ｃ）および１つのデ
   ータ出力端（ＱＳ）を有しまた第１のゲートを含んでい
   る第１の部分回路（Ｔ１）およびレジスタセル（ＦＦ）
   から成る第１の基本セル（Ｇ１）が設けられており、ま
   た第１の部分回路（Ｔ１）が、２つの制御信号（Ｂ０、
   Ｂ１）に関係して第１のデータ入力端（Ａ）、第２のデ
   ータ入力端（Ｂ）またはデータ入力端上の信号の論理演
   算結果をレジスタセル（ＦＦ）に、従ってまたデータ出
   力端（ＱＳ）に通過接続するように構成されていること
   を特徴とする特許請求の範囲第１項記載の論理モジュー
   ル。 ３）２つのデータ入力端（Ａ、Ｂ）および１つのデータ
   出力端（ＱＳ）を有しまた第２のゲートを含んでいる第
   ２の部分回路（Ｔ２）およびレジスタセル（ＦＦ）から
   成る第２の基本セル（Ｇ２）が設けられており、また第
   ２の部分回路（Ｔ２）が、２つの制御信号（Ｂ０、Ｂ１
   ）に関係して一方または他方のデータ入力端または２つ
   のデータ入力端上の信号の論理演算結果をレジスタセル
   （ＦＦ）に、従ってまたデータ出力端（ＱＳ）に通過接
   続することを特徴とする特許請求の範囲第１項または第
   ２項記載の論理モジュール。 ４）第１のモジュール（ＬＲ）が、 ２つの制御信号（Ｂ０、Ｂ１）の状態に関係してシフト
   レジスタとして、ノーマルなレジスタとして、または両
   制御信号の一方（Ｂ１）により制御される１つのマルチ
   プレクサ（Ｍ１）の使用のもとにリニアに帰還結合され
   たシフトレジスタとして動作する第１および第２の基本
   セル（Ｇ１、Ｇ２）の直列回路と、 基本セル（Ｇ１、Ｇ２）の１つの選択された部分のデー
   タ出力端と接続されており、これらのデータ出力端上に
   出力された信号の論理演算を実行する論理演算回路（Ｆ
   ）と から成ることを特徴とする特許請求の範囲第３項記載の
   論理モジュール。 ５）第１のモジュール（ＬＲ）の最初に１つの第１の基
   本セル（Ｇ１）が配置されていることを特徴とする特許
   請求の範囲第４項記載の論理モジュール。 ６）ノーマルなレジスタとしての作動の際に各部分回路
   が第１のデータ入力端（Ａ）上の信号をレジスタセル（
   ＦＦ）に通過接続し、シフトレジスタとしての作動の際
   に各部分回路が第２のデータ出力端（Ｂ）上の信号をレ
   ジスタセルに通過接続し、その際に列の最初の基本セル
   の第２のデータ入力端がシフトレジスタの入力端を、ま
   た列の最後の基本セルのデータ出力端がシフトレジスタ
   の出力端を形成し、またリニアに帰還結合されたシフト
   レジスタとしての作動の際に基本セルがシフトレジスタ
   としての作動の際のように動作し、ただしその際には最
   後の基本セルのデータ出力端がマルチプレクサ（Ｍ１）
   を介して第１の基本セル（Ｇ１）の第３のデータ入力端
   （Ｃ）と接続されていることを特徴とする特許請求の範
   囲第５項記載の論理モジュール。 ７）第２のモジュールが、 ２つの制御信号（Ｂ０、Ｂ１）の状態に関係してノーマ
   ルなレジスタとして、またはシフトレジスタとして作動
   可能である第２の基本セル（Ｇ２）の直列回路と、 ２つの入力端、一方は論理演算回路（Ｆ）の出力端と接
   続されている入力端、他方は第１のモジュール（ＬＲ）
   の最後の基本セルのデータ出力端と接続されている入力
   端、を有し、２つの制御信号の状態に関係してその入力
   端の１つを列の最初の基本セルの第２のデータ入力端（
   Ｂ）に接続する１つの別のマルチプレクサ（Ｍ２）と から成ることを特徴とする特許請求の範囲第４項ないし
   第６項のいずれか１項に記載の論理モジュール。 ８）ノーマルなレジスタとしての作動の際に各部分回路
   （Ｔ２）が第１のデータ入力端（Ａ）上の信号をレジス
   タセル（ＦＦ）に通過接続し、またシフトレジスタとし
   ての作動の際に各部分回路（Ｔ２）が第２のデータ入力
   端（Ｂ）上の信号をレジスタセルに通過接続し、また列
   の最初の基本セルの第２のデータ入力端がシフトレジス
   タの入力端を、列の最後の基本セルのデータ出力端が１
   つのマルチプレクサ（Ｍ１）の１つの入力端と接続され
   ているシフトレジスタの出力端を形成することを特徴と
   する特許請求の範囲第７項記載の論理モジュール。 ９）１つの基本セルのデータ出力端（ＱＳ）もしくはそ
   の反転データ出力端（Ｑ′Ｓ）が次の基本セルの第２の
   データ入力端と接続されていることを特徴とする特許請
   求の範囲第８項記載の論理モジュール。 １０）第１の部分回路（Ｔ１）が、 第２および第３のデータ入力端（Ｂ、Ｃ）上の信号の論
   理演算を実行する第１の排他的オア回路（ＥＸＯＲ１）
   と、 第１のデータ入力端（Ａ）上の信号と第１の排他的オア
   回路（ＥＸＯＲ１）の論理演算結果との論理演算を実行
   する第２の排他的オア回路（ＥＸＯＲ２）と、 レジスタセルの入力端と接続されている１つの出力端と
   ４つの入力端、第１のデータ入力端（Ａ）と接続されて
   いる第１の入力端、第２の排他的オア回路（ＥＸＯＲ２
   ）と接続されている第２の入力端、第２のデータ入力端
   （Ｂ）と接続されている第３の入力端および第１の排他
   的オア回路（ＥＸＯＲ１）と接続されている第４の入力
   端、とを有し、２つの制御信号により制御される第３の
   マルチプレクサ（ＭＵＸ１）と から成ることを特徴とする特許請求の範囲第２項ないし
   第９項のいずれか１項に記載の論理モジュール。 １１）第２の部分回路（Ｔ２）が、反転された第２のデ
   ータ信号（Ｂ）と第１の制御信号（Ｂ０）とを供給され
   る１つのオア回路（ＯＲ１）と、第１の入力端（Ａ）と
   オア回路（ＯＲ１）の出力端とに接続されている１つの
   等価回路（ＡＶ）と、第２の入力端（Ｂ）と等価回路（
   ＡＶ）の出力端とに接続され出力端がレジスタセルの入
   力端に接続されており第２の制御信号（Ｂ１）により制
   御される第２のマルチプレクサ（ＭＵＸ２）とから成る
   ことを特徴とする特許請求の範囲第３項ないし第１０項
   のいずれか１項に記載の論理モジュール。 １２）それぞれ１つの第１のモジュールおよび１つの第
   ２のモジュールが１つの全体回路を形成し、また多数の
   全体回路が直列に配置可能であることを特徴とする特許
   請求の範囲第１項ないし第１１項のいずれか１項に記載
   の論理モジュール。