KR910006735A - 디지탈 집적회로에 있어서의 테스트 용이화 회로 - Google Patents

디지탈 집적회로에 있어서의 테스트 용이화 회로 Download PDF

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Abstract

내용 없음.

Description

디지탈 집적회로에 있어서의 테스트 용이화 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예 회로를 스캔 테스트 모우드 및 외부배선 테스트 모우드의 상태로 설정한 경우의 구성을 나타낸 회로도.
제2도는 상기 실시예 회로에 있어서의 모우드 상태를 묶어서 나타낸 도면.
제3도는 상기 실시예 회로를 외부배선 테스트 모우드의 상태로 설정한 경우의 구성을 나타낸 회로도.

Claims (6)

  1. 조합회로로 이루어진 랜덤회로(11)와 복수개의 내부기억회로(12), 각각이 외부단자에 접속되고 집적회로의 외부와의 사이에서 데이터를 주고 받는 복수개의 입출력회로(13)를 구비하고, 상기 복수개의 내부기억회로(12) 및 상기 복수개의 입출력회로(13)의 각각이 테스트시에 제어신호에 따라 이들 내부기억회로(12) 및 입출력회로(13)의 일부 혹은 모두를 이용하여 리니어 피드백 시프트 레지스터를 형성할 수 있도록 구성되어 있는 것을 특징으로 하는 디지탈 집적회로에 있어서의 테스트 용이화 회로.
  2. 제1항에 있어서, 테스트시에 상기 복수개의 각 내부기억회로 및 입출력회로에 의해 리니어 피드백 시프트 레지스터 형상의 데이터 암축기(15) 및 라니어 피드백 시프트 레지스터 형상의 랜덤 데이터 발생기(14)가 형성되고. 이들 데이터 압축기 및 랜덤 데이터 발생기를 이용하여 상기 랜덤회로의 컴팩트 테스트가 실행되는 것을 특징으로 하는 디지탈 집적회로에 있어서의 테스트 용이화 회로.
  3. 제1항에 있어서, 상기 복수개의 각 내부기억회로의 각각이, 제1의 입력데이터와 제2의 입력데이터 및 제3의 입력데이터가 각각 공급되는 제1, 제2, 제3의 입력노오드(2l, 22, 23)와, 제1의 제어신호와 제2의 제어신호가 공급되는 제4, 제5의 입력노오드(24, 25), 제1의 클록신호 및 제2의 클록신호가 공급되는 제6, 제7의 입력노오드(26, 27) 상기 제1의 입력데이터와 상기 제2의 입력데이터의 배타적 논리합을 얻는 배타적 논리합 회로(31), 상기 제2의 입력데이터 및 상기 배타적 논리합 회로의 출력데이터가 입력으로서 공급되며 상기 제1의 제어신호에 따라 입력데이터를 선택하여 출력하는 1의 선택회로(32), 상기 제1의 선택회로의 출력데이터 및 상기 제1의 입력데이터가 입력으로서 공급되며 상기 제2의 제어신호에 따라 입력데이터를 선택하여 출력하는 제2의 선택회로(33), 상기 제2의 선택회로의 출력데이터를 상기 제1의 클록신호에 동기시켜서 래치하는 제1의 래치회로(35), 상기 제3의 입력데이터 및 상기 제1의 래치회로의 출력데이터가 입력으로서 공급되며 상기 제2의 제어신호에 따라 입력데이터를 선택하여 출력하는 제3의 선택회로(34), 상기 제3의 선택회로의 출력데이터를 상기 제1의 클록신호에 동기시켜서 래치하여 제1의 출력데이터를 발생시키는 제3의 래치회로(36), 상기 제1의 래치회로의 출력데이터를 상기 제2의 클록신호에 동기시켜서 래치하여 제2의 출력데이터를 발생시키는 제3의 래치회로(37), 상기 제2의 래치회로의 출력데이터를 상기 제2의 클록신호에 동기시켜서 래치하여 제3의 출력데이터를 발생시키는 재4의 래치회로(38), 상기 제1의 출력데이터와 제2의 출력데이터 및 제3의 출력데이터를 내부기억회로의 외부로 각각 출력하는 제1, 제2, 제3의 출력노오드(28, 29, 30)로 구성되어 있는 것을 특징으로 하는 디지탈 집적회로에 있어서의 테스트 용이화 회로.
  4. 제3항에 있어서, 상기 복수개의 내부기억회로는, 후단의 각 제2의 입력노오드 및 각 제3의 입력노오드가 전단의 각 제2의 출력노오드 및 각 제3의 출력노오드에 순차 접속되도록 종렬접속되고, 각 제1의 입력노오드에는 독립적으로 각 제1의 입력신호가 공급되며, 각 제4의 입력노오드끼리가 병렬로 접속되고 이들 병렬접속된 제4의 입력노오드에는 제1의 제어신호(S2)가 공급되고, 각 제5의 입력노오드끼리가 병렬로 접속되고 이들 병렬접속된 제5의 입력노오드에는 제2의 제어선호(S1)가 공급되며, 각 제6의 입력노오드끼리가 병렬로 접속되고 이들 병렬접속된 제6의 입력노오드에는 제1의 제어신호(CK/ACK)가 공급되고, 각 제7의 입력노오드끼리가 병렬로 접속되고 이들 병렬접속된 제7의 입력노오드에는 제2의 제어신호(BCK)가 공급되며, 최전단의 내부기억회로(12-1)의 제2의 입력노오드에는 임의단의 내부기억회로의 각 제2의 출력노오드의 배타적 논리합 신호가 궤환되고, 최전단의 내부기억회로(12-1)의 제3의 입력노오드에는 임의단의 내부기억회로의 각 제3의 출력노오드의 배타적 논리합 신호가 궤환되게 되는 것을 특징으로 하는 디지탈 집적회로에 있어서의 테스트 용이화 회로.
  5. 제1항에 있어서, 상기 입출력회로가 입력전용의 회로이고 이를 각 입력회로의 각각이, 스캔용 데이터를 래치하는 제 1의 래치회로(51)와, 상기 제 1의 래치회로의 출력을 제어신호에 기초하여 외부단자로 출력제어하는 출력회로(53), 상기 외부단자에 접속되여 그 외부단자의 데이터 혹은 상기 출력회로의 출력데이터를 래치하는 제2의 래치회로(55), 상기 제2의 레치회로의 출력데이터와 다른 입력회로에서의 제2의 래치회로의 출력데이터와의 배타적 논리합 데이터를 얻는 배타적 논리합 회로(56)로 구성되어 있는 것을 특징으로 하는 디지탈 집적회로에 있어서의 테스트 용이화 회로.
  6. 제1항에 있어서, 상기 입출력회로가 출력전용의 회로이고 이 출력회로의 각각이, 한쪽의 입력단자에 스켄용 데이터가 공급되는 제1의 배타적 논리합 회로(61)와, 제1의 제어신호에 따라 상기 스켄용 데이터 및 상기 제1의 배타적 논리합 회로의 출력데이터를 선택하는 제1의 선택회로(62), 상기 제1의 선택회로의 출력데이터를 래치하는 제1의 래치회로(63), 제2의 제어신호에 따라 상기 제1의 래치회로의 출력데이터 및 출력용 데이터를 선택하는 제2의 선택회로(64), 제3의 제어신호에 기초하여 상기 제2의 선택회로의 출력데이터를 외부단자로 출력제어하는 출력회로(66), 외부단자에 접속되며 그 외부단자의 데이터 혹은 상기 출력회로의 출력데이터를 래치하는 제2의 래치회로(68), 상기 제2의 래치회로의 출력데이터와 다른 입력회로에 있어서의 제2의 래치회로의 출력데이터와의 배타적 논리합 데이터를 얻는 배타적 논리합 회로(69)로 구성되어 있는 것을 특징으로 하는 디지탈 집적회로에 있어서의 테스트 용이화 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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