KR950022153A - 동기회로 - Google Patents

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KR950022153A
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이치로 구마타
다케시 오노데라
다케노리 수가와라
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오오가 노리오
소니 가부시끼가이샤
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements

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  • Logic Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
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Abstract

본 발명은 목적은 게이트수 증가나 동작속도 저하가 약간으로 클럭분배의 타이밍엇갈림에 의한 오동작을 방지할 수 있고 또 테스트가 용이한 동기회로를 실현하는데 있다. 그 구성은 제1다이나믹형 스루래치회로(DL1)와 제2다이나믹형 스루래치회로(DL2)와의 사이에 스태틱형 스루래치회로(SL1)를 배치하여 각 회로를 종속으로 접속하고, 클럭입력부(CLKIN)에 접속되는 펄스발생회로(PG)에서 발생된 클럭신호(CKP)의 상승의 타이밍에서 데이터의 샘플링을 행하고 하강의 타이밍에서 데이터를 출력하도록 구성한다. 그리고 펄스발생회로에서 발생하는 클럭펄스폭을 클럭스큐보다 크게함으로써 클럭분배의 타이밍엇갈림등에 의거한 클럭스큐에 의한 LS1의 오동작을 방지할 수 있다.

Description

동기회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 관계되는 동기회로의 제1실시예를 나타내는 회로도이다.
제5도는 본 발명에 관계되는 펄스 발생회로의 다른 구성예를 나타내는 회로도이다.

Claims (11)

  1. 입력되는 클럭신호에 동기하여 동작하는 동기회로로서, 클럭신호의 제1레벨에서 제1레벨에의 변화점에서 데이타를 입력하고 제2레벨에서 제1레벨에의 변화점에서 데이터를 출력하는 래치회로를 가지도록 구성된 것을 특징으로 하는 동기회로.
  2. 제1항에 있어서,상기 래치회로는 제1다이나믹형 래치회로와 스태틱형 래치회로를 종속접속하여 이루도록 구성된 것을 특징으로 하는 동기회로.
  3. 제1항에 있어서, 상기 래치회로는 제1다이나믹형 래치회로와 에2다이나믹형 래치회로와 스태틱형 래치회로를 가지며 스태틱형 래치회로를 제1다이나믹형 래치회로와 제2다이나믹형 래치회로와의 사이에 끼워서 각 회로가 종속접속되어 있도록 구성된 것을 특징으로 하는 동기회로.
  4. 제1항, 제3항 또는 제3항에 있어서, 펄스폭을 소정시간으로 제한한 클럭신호를 생성하고 상기 래치회로에 츨력하는 펄스발생회로를 가지도록 구성된 것을 특징으로 하는 동기회로.
  5. 제2항, 제3항 또는 제4항에 있어서, 제1다이나믹형 래치회로에 테스트신호를 입력시키는 테스트신호입력부를 가지도록 구성된 것을 특징으로 하는 동기회로.
  6. 제5항에 있어서, 상기 제1다이나믹형 래치회로의 출력에 대하여 상기 스태틱형 래치회로와 병렬로 제3다이나믹형 래치회로가 접속되어 있도록 구성된 것을 특징으로 하는 동기회로.
  7. 제6항에 있어서, 상기 스태틱형 래치회로는 클리어신호의 입력단을 가지며 클리어신호의 입력에 의해 유지데이터를 클리어하도록 구성된 것을 특징으로 하는 동기회로.
  8. 제6항 또는 제7항에 있어서, 제어신호의 입력에 따라서 입력데이터와 상기 제2다이니믹형 래치회로의 출력데이터를 선택적으로 출력하는 선택회로를 가지도록 구성된 것을 특징으로 하는 동기회로.
  9. 제2항, 제3항 또는 제4항에 있어서, 제1다이나믹형 레치회로에 크로스체크용 테스트포인트가 접속되어 있도록 구성된 것을 특징으로 하는 동기회로.
  10. 제9항에 있어서, 제2다이나믹형 래치회로에 크로스체크용 테스트포인트가 접속되어 있도록 구성된 것을 특징으로 하는 동기회로.
  11. 제5항 또는 제9항에 있어서, 상기 크로스체크용 테스트포인트는 다이나믹형 래치회로의 다이나믹유지노드와 센스라인과의 사이에 접속되고 게이트가 프로브라인에 접속된 트랜지스터에 의해 구성된 것을 특징으로 하는 동기회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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