KR970705760A - 클럭 신호의 논리적인 결합에 의한 전자회로 테스팅 방법, 및 이러한 테스팅용 장치를 구비한 전자회로(A method for testing an electronic circuit by logically combining clock signals, and an electronic circuit provided with facilities for such testing) - Google Patents

클럭 신호의 논리적인 결합에 의한 전자회로 테스팅 방법, 및 이러한 테스팅용 장치를 구비한 전자회로(A method for testing an electronic circuit by logically combining clock signals, and an electronic circuit provided with facilities for such testing) Download PDF

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circuit
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electronic circuit
testing
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사크데프 마뇨
아트제마 보티오
Original Assignee
요트. 게. 아. 롤페즈
필립스 일렉트로닉스 엔. 브이.
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Abstract

전자회로가 다수의 노드를 구비하고 작동중에 상기 노드에서 다수의 클럭 신호가 존재한다. 상기 클럭 신호는 클럭 신호간의 선결된 타이민 관계를 가져야만 한다. 상기 회로는 노드에 접속된 입력부와 펄스열을 제공하는 출력부를 구비하는 논리 회로를 포함한다. 실제의 펄스열과 이상적인 펄스열 사이의 불일치는 결함을 나타낸다.

Description

클럭 신호의 논리적인 결합에 의한 전자회로 테스팅 방법, 및 이러한 테스팅용 장치를 구비한 전자회로(A method for testing an electronic circuit by logically combining clock signals, and an electronic circuit provided with facilities for such testing)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 펄스 열을 생성하기 위한 논리회로, 제4도는 D/A 및 A/D 변화 소지 둘 다를 포함하는 테스트 가능한 회로의 다이어그램.

Claims (6)

  1. 디지탈 회로 소자와 공통의 전체적인 주기를 갖는 여러 상이한 클럭 신호를 수신하기 위한 상기 회로소자에 접속되는 배수로 클럭화되는 노드를 포함하는 큰 규모의 집적 전자회로에 있어서, 상기 전자회로가 상기 클럭 신호의 서브셋 사이의 다수의 타이밍 관계를 테스팅 하기 위한 내부 테스트회로를 포함하고, 이러한 서브셋 각각에 대해서 논리 기능 발생 수단이 제공되고 선정된 주기적인 논리 펄스열을 생성하기 위해, 문제의 서브셋 중에서 올바른 타이밍 관계에 배타적이고 조건적으로, 상기 노드에 의해 연결되며, 이러한 여러 논리 기능 발생 수단은 합병 회로(amalgamating circuitry)에 연결되고, 이렇게 결합된 모든 서버셋 중에서 올바른 타이밍 관계에 배타적이고 조건적으로,상기 합병 회로에서 선정된 주기적인 논리열을 발생하는 것을 특징으로 하는 집적 전자 회로.
  2. 제1항에 있어서, D/A 및/또는 A/D회로를 더 포함하고, 상기 회로는 상기 클럭 신호에 의해 클럭화되고 테스팅용의 상기 노드의 적어도 일부를 포함하는 것을 특징으로 하는 집적 전자 회로.
  3. 다수의 각 노드를 구비하고 상기 노드에서 회로의 작동 중에 다수의 각 클럭 신호가 존재하는 전자회로에 있어서, 상기 회로는 상기 노드에 접속된 입력을 구비하고 상기 클럭 신호 사이의 선정된 타이밍 관계를 테스팅하기 위한 펄스열을 제공하는 출력부를 구비하는 논리회로를 포함하는 점을 특징으로 하는 전자회로.
  4. 디지탈 회로 소자와 상기 회로 소자에 연결되고 배수로 클럭화되는 노드를 포함하는 큰 규모의 집적 전자 회로를 테스팅 하는 방법으로서, 상기 노드에 공통의 포괄적인 주기를 갖는 여러 다양한 클럭 신호를 제공하는 단계를 포함하는 집적 전자회로 테스팅 방법에 있어서, 여러 관련 서버셋에 대한 논리 기능을 발생하기 위한 상기 전자회로 내에 구비된 내부 테스트 회로에 의해, 상기 노드를 통과하는 각각의 클럭 신호를 수신하는 상기 노드의 서버셋 간의 다수의 타이밍 관계를 테스팅하는 단계와, 선정된 논리열을 발생하는 단계와, 이러한 여러 논리 펄스를 합병회로에 제공하고, 상기 합병회로 내에서, 이렇게 결합된 모든 서버셋 간의 올바른 타이밍 관계에 배타적이고 조건적으로, 선정된 주기적인 논리열을 발생하는 단계를 포함하는 것을 특징으로 하는 전자회로 테스팅 방법.
  5. 제4항에 있어서, 상기 클럭 신호에 의해 클럭화 되고, 테스팅용의 상기 노드의 적어도 일부를 포함하는 D/A 및/또는 A/D 회로를 포함하는 회로를 사용하는 단계를 포함하는 것을 특징으로 하는 전자회로 테스팅 방법.
  6. 다수의 각 노드를 구비하고 상기 회로의 동작중에 다수의 클럭 신호가 상기 노드에서 존재하는 전자회로 테스팅 방법에 있어서, 상기 노드에서 상기 클럭 신호의 발생을 가능하게 하는 단계와, 상기 클럭 신호를 논리적으로 결합해서 펄스열을 발생하는 단계, 및 상기 클럭 신호들 사이의 선정된 타이밍 관계를 테스트 하기 위해서 펄스열을 이용하는 것을 특징으로 하는 전자회로 테스팅 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970701472A 1995-07-06 1996-07-01 클럭 신호의 논리적인 결합에 의한 전자회로 테스팅 방법, 및 이러한 테스팅용 장치를 구비한 전자회로(A method for testing an electronic circuit by logically combining clock signals, and an electronic circuit provided with facilities for such testing) KR970705760A (ko)

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