JPH07249967A - 同期回路 - Google Patents

同期回路

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JPH07249967A
JPH07249967A JP6063807A JP6380794A JPH07249967A JP H07249967 A JPH07249967 A JP H07249967A JP 6063807 A JP6063807 A JP 6063807A JP 6380794 A JP6380794 A JP 6380794A JP H07249967 A JPH07249967 A JP H07249967A
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一郎 隈田
Takashi Onodera
岳志 小野寺
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武則 菅原
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements

Abstract

(57)【要約】 【目的】ゲート数増加や動作速度低下が僅かで、クロッ
ク分配のタイミングずれによる誤動作を防止でき、また
テストが容易な同期回路を実現する。 【構成】第１のダイナミック型スルーラッチ回路ＤＬ１
と第２のダイナミック型スルーラッチ回路ＤＬ２との間
にスタティック型スルーラッチ回路ＳＬ１を配置して各
回路を縦続接続し、クロック入力部ＣＬＫINに接続され
るパルス発生回路ＰＧで発生されたクロック信号ＣＫＰ
の立ち上がりのタイミングでデータのサンプリングを行
い、立ち下がりのタイミングでデータを出力するように
構成する。そして、パルス発生回路で発生するクロック
パルス幅をクロックスキューより大きくすることによ
り、クロック分配のタイミングずれなどに基づくクロッ
クスキューによるＬＳＩの誤動作を防止できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大規模ディジタル集積
回路などで用いられる順序回路などに適用される同期回
路に関するものである。
【０００２】
【従来の技術】論理回路でありクロックに同期して動作
する順序回路をＬＳＩで実現する際、現在は単相のクロ
ックとＤ型フリップフロップを基本とした設計が多く行
われている。ところが、ＬＳＩの規模が大きくなり、ク
ロック分配に伴う遅延の増大や、分周クロック、関数ク
ロックの利用により末端でのクロックタイミングのず
れ、すなわちクロックスキューが大きくなると、Ｄ型フ
リップフロップのホールド時間が満たされず、誤動作が
起きる可能性が高くなる。たとえば、０．７μｍルール
のＣＭＯＳプロセスにおいて、クロックスキューの最大
値は０．５ｎ秒オーダーで要求され、１０万ゲート以上
の規模でこれを満たすことは容易ではない。
【０００３】そこで、この問題を解決するため、レイア
ウト上でクロックスキューを減らすために、クロック配
線に工夫を施すなど、種々の試みがなされている（たと
えば、各種文献、「培風館 超高速ディジタルデバイス
シリーズ２”超高速ＭＯＳデバイス”p241〜244 」、
「情報処理学会第４３回（平成３年後記）全国大会（３
Ｒ−８）”クロックスキュー最小化配線手法”東芝ＵＬ
ＳＩ研究所」、「情報処理学会第４３回（平成３年後
記）全国大会（３Ｒ−７）”Clock skew management la
yout手法”沖電気超ＬＳＩ開発センター」、信学技報ID
C89-191 ”高性能クロック分配機能付０．８μｍＣＭＯ
ＳＳＯＧ”三菱電気ＬＳＩ研究所」、ＮＥＣ技報Vol.45
No.8/1992”Open CADクロックツリーシンセシス”ＮＥ
Ｃ ＵＬＳＩシステム開発研究所」 参照）。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の回路では、以下に示すような問題がある。すな
わち、ブロック毎の既存レイアウトを再利用したい場合
に、クロック系のバッファ構成やセル配置を変えてチッ
プ全体をバランスさせる必要があるので、結局最初から
設計しなおさなければならない場合が多い。また、プロ
セスが進み、動作速度やゲート数が増加するに従って、
要求がますます厳しくなり、対処しきれなくなる可能性
が高い。さらに、大規模ＬＳＩで使う可能性のある分周
クロックや関数クロックの利用に際しては、別途対策が
必要である。
【０００５】また、本質的にこの問題を解決するため
に、フルカスタム的な設計手法の１つとして２相ノンオ
ーバーラップクロックとスルーラッチを基本とした設計
手法が知られているが、クロック信号が２系統必要なこ
となど、設計の煩雑さや最大動作速度検証の難しさから
用途が限られている。
【０００６】また、図３２に示すように、単相クロック
とＤ型フリップフロップＤＦＦ1 〜ＤＦＦ3 ・・を用い
た設計でも、同様の効果を現出させることが可能であ
る。なお、図中、ＩＮＶ1 ，ＩＮＶ2 はクロック入力部
を構成するインバータ、ＣＩＲは各Ｄ型フリップフロッ
プＤＦＦ間に配置される組合せ回路をそれぞれ示してい
る。しかし、この構成ではＤ型フリップフロップの個数
が倍増してしまう。
【０００７】また、図３３に示すように、単相クロック
とＤ型フリップフロップＤＦＦ4 ，ＤＦＦ5 を用い、Ｄ
型フリップフロップＤＦＦ4 のデータ出力端ＱとＤ型フ
リップフロップＤＦＦ5 のデータ入力端Ｄとの間に、た
とえばインバータＩＮＶ3 〜ＩＮＶ6 からなる遅延ゲー
トを挿入し、あるいはそのような遅延ゲートをＤ型フリ
ップフロップＤＦＦセルに作り付けてしまうことでも効
果がある。しかし、このような構成では、ゲート数、あ
るいはセル面積が大幅に増加してしまう。
【０００８】また、ＬＳＩの大規模化に伴う別の問題と
して、ＬＳＩのテストがある。ＬＳＩのテストを容易化
するための方式として、Ｄ型フリップフロップの各入力
の前にセレクタを設けてスキャン回路を構成するスキャ
ン方式や、ゲートアレイにおいて埋め込みプローブライ
ンを用いるクロスチェック方式が知られている。しか
し、これらのテストの容易化回路では、テスト機能追加
によりＤ型フリップフロップの面積が大幅に増加してし
まう。
【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ゲート数増加や動作速度低下が
僅かで、クロック分配のタイミングずれによる誤動作を
防止でき、またテストが容易な同期回路を提供すること
にある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の同期回路は、クロック信号の第１のレベル
から第２のレベルへの変化点でデータを入力し、第２の
レベルから第１のレベルへの変化点でデータを出力する
ラッチ回路を有する。
【００１１】また、本発明の同期回路では、上記ラッチ
回路が、第１のダイナミック型ラッチ回路とスタティッ
ク型ラッチ回路とを縦続接続して構成されている。
【００１２】また、本発明の同期回路では、上記ラッチ
回路が、第１のダイナミック型ラッチ回路と、第２のダ
イナミック型ラッチ回路と、スタティック型ラッチ回路
とを有し、スタティック型ラッチ回路を第１のダイナミ
ック型ラッチ回路と第２のダイナミック型ラッチ回路と
の間に挟んで各回路が縦続接続されている。
【００１３】また、本発明の同期回路は、パルス幅を所
定時間に制限したクロック信号を生成し、上記ラッチ回
路に出力するパルス発生回路を有する。
【００１４】また、本発明の同期回路では、第１のダイ
ナミック型ラッチ回路にテスト信号を入力させるテスト
信号入力部を有する。
【００１５】また、本発明の同期回路では、上記第１の
ダイナミック型ラッチ回路の出力に対して、上記スタテ
ィック型ラッチ回路と並列に第３のダイナミック型ラッ
チ回路が接続されている
【００１６】また、本発明の同期回路では、上記スタテ
ィック型ラッチ回路はクリア信号の入力端を有し、クリ
ア信号の入力により保持データをクリアする。
【００１７】また、本発明の同期回路では、制御信号の
入力に応じて、入力データと上記第２のダイナミック型
ラッチ回路の出力データとを選択的に出力する選択回路
を有する。
【００１８】また、本発明の同期回路では、第１のダイ
ナミック型ラッチ回路にクロスチェック用テストポイン
トが接続されている。
【００１９】また、本発明の同期回路では、第２のダイ
ナミック型ラッチ回路にクロスチェック用テストポイン
トが接続されている。
【００２０】また、本発明の同期回路では、上記クロス
チェック用テストポイントは、ダイナミック型ラッチ回
路のダイナミック保持ノードとセンスラインとの間に接
続され、ゲートがプローブラインに接続されたトランジ
スタにより構成されている。
【００２１】
【作用】本発明によれば、たとえばパルス発生回路にお
いてパルス幅が所定時間に制限されたクロック信号が生
成され、生成されたクロック信号はラッチ回路に入力さ
れる。ラッチ回路では、入力したクロック信号の第１の
レベルから第２のレベルへの変化点でデータの入力が行
われ、第２のレベルから第１のレベルへの変化点でデー
タの出力が行われる。その結果、パルス発生回路で生成
されるクロック信号のパルス幅分のクロックスキューが
あっても、回路は正常に動作可能である。
【００２２】また、本発明によれば、ダイナミック型ラ
ッチ回路のデータ保持時間は、入力クロック信号のパル
ス幅にて決定される。
【００２３】また、本発明によれば、たとえばスキャン
パステストモード時に、スキャンテスト信号がテスト信
号入力部を介して第１のダイナミック型ラッチ回路に入
力される。この場合、動作スピードの低下もほとんど生
じることがなく、スキャン動作においても、クロックス
キューの発生が防止される。
【００２４】また、第３のダイナミック型ラッチ回路が
設けられた回路では、スキャンモード時には、この第３
のダイナミック型ラッチ回路からスキャン出力が得られ
る。また、クリア入力端を有する同期回路はクリア機能
を有するが、クリア信号が入力されていても、第３のダ
イナミック型ラッチ回路からスキャン出力が得られるこ
とから、クリア信号が入力されていても、スキャン動作
は影響を受けない。さらに、選択回路を設けた回路で
は、いわゆるバウンダリスキャンセルが構成され、選択
回路において制御信号の入力に応じて入力データおよび
第２のダイナミック型ラッチ回路の出力データのいずれ
かが選択されて出力される。
【００２５】また、本発明の同期回路では、第１のダイ
ナミック型ラッチ回路に接続されたクロスチェック用テ
ストポイントのトランジスタゲートに接続されるプロー
ブラインのレベルに応じて、センスライン値の書き込み
が行われる。
【００２６】また、本発明の同期回路では、第１および
第２のダイナミック型ラッチ回路の出力側にクロスチェ
ック用テストポイントがそれぞれ接続されて、ディレイ
テストが実現される。
【００２７】
【実施例】図１は本発明に係る同期回路の第１の実施例
を示す回路図、図２は本発明に係るパルス発生回路の一
構成例を示す回路図、図３は図１および図２の各部の動
作を示すタイミングチャートである。図において、ＤＳ
Ｄは同期回路、ＤＬ１は第１のダイナミック型スルーラ
ッチ回路、ＳＬ１はスタティック型スルーラッチ回路、
ＤＬ２は第２のダイナミック型スルーラッチ回路、ＣＬ
ＫINはクロック入力部、ＰＧはパルス発生回路をそれぞ
れ示している。
【００２８】本同期回路ＤＳＤは、第１のダイナミック
型スルーラッチ回路ＤＬ１と第２のダイナミック型スル
ーラッチ回路ＤＬ２との間にスタティック型スルーラッ
チ回路ＳＬ１を挟んだ形で各回路が縦続接続されて、ク
ロック入力部ＣＬＫINに入力されるパルス発生回路ＰＧ
で発生されたクロック信号ＣＫＰの立ち上がりのタイミ
ングでデータのサンプリングを行い、立ち下がりのタイ
ミングでデータを出力するように構成されている。
【００２９】第１のダイナミック型スルーラッチ回路Ｄ
Ｌ１は、トランスファーゲートＴＦ DL11およびインバー
タＩＮＶDL11により構成されている。トランスファーゲ
ートＴＦDL11は、ｐチャネルＭＯＳトランジスタＰＴ
DL11およびｎチャネルＭＯＳトランジスタＮＴDL11のソ
ースおよびドレイン同士が接続されて２つの入出力端が
構成され、一方の入出力端がデータ入力端Ｄに接続さ
れ、他方の入出力端がノードＮ１としてインバータＩＮ
ＶDL11の入力に接続されている。
【００３０】スタティック型スルーラッチ回路ＳＬ１
は、トランスファーゲートＴＦSL11，ＴＦSL12、および
直列接続されたインバータＩＮＶSL11，ＩＮＶSL12によ
り構成されている。トランスファーゲートＴＦSL11は、
ｐチャネルＭＯＳトランジスタＰＴSL11およびｎチャネ
ルＭＯＳトランジスタＮＴSL11のソースおよびドレイン
同士が接続されて２つの入出力端が構成され、一方の入
出力端がノードＮ２を構成する第１のダイナミック型ス
ルーラッチ回路ＤＬ１のインバータＩＮＶDL11の出力に
接続されている。また、他方の入出力端はインバータＩ
ＮＶSL11の入力およびトランスファーゲートＴＦSL12の
一方の入出力端に接続され、これらの接続中点によりノ
ードＮ３が構成されている。トランスファーゲートＴＦ
SL12は、ｐチャネルＭＯＳトランジスタＰＴSL12および
ｎチャネルＭＯＳトランジスタＮＴSL12のソースおよび
ドレイン同士が接続されて２つの入出力端が構成され、
一方の入出力端がノードＮ３に接続され、他方の入出力
端はインバータＩＮＶSL12の出力に接続され、これらの
接続中点によりノードＮ５が構成されている。また、イ
ンバータＩＮＶSL11の出力によりノードＮ４が構成さ
れ、ノードＮ４がインバータＩＮＶSL12の入力と接続さ
れている。
【００３１】第２のダイナミック型スルーラッチ回路Ｄ
Ｌ２は、トランスファーゲートＴＦ DL21およびインバー
タＩＮＶDL21により構成されている。トランスファーゲ
ートＴＦDL21は、ｐチャネルＭＯＳトランジスタＰＴ
DL21およびｎチャネルＭＯＳトランジスタＮＴDL21のソ
ースおよびドレイン同士を接続して２つの入出力端が構
成され、一方の入出力端がスタティック型スルーラッチ
回路ＳＬ１の出力であるノードＮ５に接続され、他方の
入出力端がノードＮ６としてインバータＩＮＶDL21の入
力に接続されている。そして、インバータＩＮＶDL21の
出力がデータ出力端Ｑに接続されている。
【００３２】クロック入力部ＣＬＫINは、直列接続され
たインバータＩＮＶIN11およびＩＮＶIN12により構成さ
れている。インバータＩＮＶIN11の入力はクロック入力
端ＣＫに接続され、インバータＩＮＶIN12の出力は第１
のダイナミック型スルーラッチ回路ＤＬ１のトランスフ
ァーゲートＴＦDL11のｐチャネルＭＯＳトランジスタＰ
ＴDL11のゲート、スタティック型スルーラッチ回路ＳＬ
１のトランスファーゲートＴＦSL11のｎチャネルＭＯＳ
トランジスタＮＴSL11のゲート、トランスファーゲート
ＴＦSL12のｐチャネルＭＯＳトランジスタＰＴSL12のゲ
ート、および第２のダイナミック型スルーラッチ回路Ｄ
Ｌ２のトランスファーゲートＴＦDL21のｐチャネルＭＯ
ＳトランジスタＰＴDL21のゲートにそれぞれ接続されて
いる。また、インバータＩＮＶIN11の出力とインバータ
ＩＮＶIN12の入力との接続中点は第１のダイナミック型
スルーラッチ回路ＤＬ１のトランスファーゲートＴＦ
DL11のｎチャネルＭＯＳトランジスタＮＴDL11のゲー
ト、スタティック型スルーラッチ回路ＳＬ１のトランス
ファーゲートＴＦSL11のｐチャネルＭＯＳトランジスタ
ＰＴSL11のゲート、トランスファーゲートＴＦSL12のｎ
チャネルＭＯＳトランジスタＮＴSL12のゲート、および
第２のダイナミック型スルーラッチ回路ＤＬ２のトラン
スファーゲートＴＦDL21のｎチャネルＭＯＳトランジス
タＮＴDL21のゲートにそれぞれ接続されている。
【００３３】パルス発生回路ＰＧは、図２に示すよう
に、２入力ナンド回路ＮＡＮＤPG1 、インバータＩＮＶ
PG1 、およびパルス幅調整用バッファ群ＢＦＧにより構
成され、たとえばパルス幅を５ｎ秒に制限したクロック
パルス信号ＣＫＰを生成する。すなわち、入力したクロ
ック信号ＣＬＫの立ち上がりで同期してクロックスキュ
ーを補償するために必要な時間幅のパルス信号ＣＫＰを
出力する。ナンド回路ＮＡＮＤPG1 の一方の入力は所定
周期のクロック信号ＣＬＫの入力ラインに接続され、他
方の入力はパルス幅調整用バッファ群ＢＦＧの出力信号
Ｎ０の出力ラインに接続されている。パルス幅調整用バ
ッファ群ＢＦＧは、クロック信号ＣＬＫが入力されるイ
ンバータＩＮＶBFG1と、インバータＩＮＶBFG1の出力側
に直列に接続された複数のバッファＢＦにより構成さ
れ、クロック信号ＣＬＫのパルス幅を調整するための信
号Ｎ０をナンド回路ＮＡＮＤPG1 に出力する。ナンド回
路ＮＡＮＤPG1 の出力はインバータＩＮＶPG1 の入力に
接続され、ナンド回路ＮＡＮＤPG1 はクロック信号ＣＬ
Ｋと信号Ｎ０との否定的論理積をとりインバータＩＮＶ
PG1 に出力する。インバータＩＮＶPG1 の出力は同期回
路ＤＳＤのクロック入力端ＣＫに接続されており、図３
に示すような、パルス幅がたとえば５ｎ秒に制限された
クロックパルス信号ＣＫＰを出力する。
【００３４】次に、上記構成による動作を、図３のタイ
ミングチャートを参照しながら説明する。まず、パルス
発生回路ＰＧにおいて、クロック信号ＣＬＫおよびパル
ス幅調整用バッファ群ＢＦＧの出力信号Ｎ０がナンド回
路ＮＡＮＤPG1 で否定的論理積がとられ、その結果がイ
ンバータＩＮＶPG1 に入力される。そして、パルス幅が
クロックスキューを補償するために必要な時間幅、たと
えば５ｎ秒に調整されたクロックパルス信号ＣＫＰとし
て出力される。
【００３５】パルス発生回路ＰＧから出力されたクロッ
クパルス信号ＣＫＰは、同期回路ＤＳＤのクロック入力
端ＣＫに入力され、クロック入力部ＣＬＫINに入力され
る。クロック入力部ＣＬＫINにおいては、クロックパル
ス信号ＣＫＰの立ち上がりのタイミングで、インバータ
ＩＮＶIN11の出力側はローレベルとなり、インバータＩ
ＮＶIN12の出力側はハイレベルとなる。したがって、イ
ンバータＩＮＶIN11の出力に接続された第１のダイナミ
ック型スルーラッチ回路ＤＬ１のトランスファーゲート
ＴＦDL11のｎチャネルＭＯＳトランジスタＮＴDL11、ス
タティック型スルーラッチ回路ＳＬ１のトランスファー
ゲートＴＦSL12のｎチャネルＭＯＳトランジスタＮＴ
SL12、および第２のダイナミック型スルーラッチ回路Ｄ
Ｌ２のトランスファーゲートＴＦDL21のｎチャネルＭＯ
ＳトランジスタＮＴDL21はオフ状態となり、スタティッ
ク型スルーラッチ回路ＳＬ１のトランスファーゲートＴ
ＦSL11のｐチャネルＭＯＳトランジスタＰＴ SL11はオン
状態となる
【００３６】同様に、インバータＩＮＶIN12の出力に接
続された第１のダイナミック型スルーラッチ回路ＤＬ１
のトランスファーゲートＴＦDL11のｐチャネルＭＯＳト
ランジスタＰＴDL11、スタティック型スルーラッチ回路
ＳＬ１のトランスファーゲートＴＦSL12のｐチャネルＭ
ＯＳトランジスタＰＴSL12、および第２のダイナミック
型スルーラッチ回路ＤＬ２のトランスファーゲートＴＦ
DL21のｐチャネルＭＯＳトランジスタＰＴDL21はオフ状
態となり、スタティック型スルーラッチ回路ＳＬ１のト
ランスファーゲートＴＦSL11のｎチャネルＭＯＳトラン
ジスタＮＴSL11はオン状態となる。すなわち、トランス
ファーゲートＴＦDL11、ＴＦSL12およびＴＦDL21は非導
通状態となり、トランスファーゲートＴＦSL11が導通状
態となる。
【００３７】その結果、図３の例では、第１のダイナミ
ック型スルーラッチ回路ＤＬ１におけるノードＮ１は、
ハイレベルに保持され、ノードＮ２はローレベルに保持
される。このとき、第２のスタティック型スルーラッチ
回路ＳＬ１のトランスファーゲートＴＦSL11が導通状態
にあることから、ノードＮ３はローレベル、ノードＮ４
はハイレベル、ノードＮ５はローレベルに保持される。
そして、第２のダイナミック型スルーラッチ回路ＤＬ２
のトランスファーゲートＴＦDL21は非導通状態にあるこ
とから、ノードＮ６はハイレベルに保持される。したが
って、出力端Ｑのレベルはローとなっている。
【００３８】そして、５ｎ秒後にクロックパルス信号Ｃ
ＫＰが立ち下がったタイミングで、クロック入力部ＣＬ
ＫINのインバータＩＮＶIN11の出力側はハイレベルとな
り、インバータＩＮＶIN12の出力側はローレベルとな
る。その結果、トランスファーゲートＴＦDL11、ＴＦ
SL12およびＴＦDL21が導通状態に切り替わり、トランス
ファーゲートＴＦSL11が非導通状態に切り替わる。これ
に伴い、ノードＮ５のローレベルがトランスファーゲー
トＴＦDL21を通してノードＮ６に伝送され、インバータ
ＩＮＶDL21を介して出力端Ｑがハイレベルに切り替わ
る。
【００３９】このように、本同期回路ＤＳＤは、クロッ
クパルス信号ＣＫＰの立ち上がりでデータのサンプリン
グが行われ、立ち下がりでデータの出力が行われる。そ
の結果、パルス発生回路ＰＧで生成されるクロックパル
ス信号ＣＫＰのパルス幅分のクロックスキューがあって
も、回路は正常に動作可能である。
【００４０】以上説明したように、本実施例によれば、
第１のダイナミック型スルーラッチ回路ＤＬ１と第２の
ダイナミック型スルーラッチ回路ＤＬ２との間にスタテ
ィック型スルーラッチ回路ＳＬ１を配置して各回路を縦
続接続し、クロック入力部ＣＬＫINに入力されるパルス
発生回路ＰＧで発生されたクロック信号ＣＫＰの立ち上
がりのタイミングでデータのサンプリングを行い、立ち
下がりのタイミングでデータを出力するように構成した
ので、パルス発生回路ＰＧで発生するクロックパルス幅
をクロックスキューより大きくすることにより、クロッ
ク分配のタイミングずれなどに基づくクロックスキュー
によるＬＳＩの誤動作を防止できる。また、クロック分
配に関するレイアウトが容易になる。さらに、本回路を
構成する３つのラッチのうち、２つをダイナミック型と
しているため、従来のスタティック型のＤ型フリップフ
ロップとほぼ同じゲート数で実現できる。さらにまた、
一部にダイナミック型ラッチを用いているにもかかわら
ず、パルス発生回路ＰＧとの併用で元クロックの最低周
波数に対する制約を受けることはない。
【００４１】また、パルス発生回路ＰＧを用いない場
合、ＬＳＩの最高動作速度は１／２になってしまうが、
パルス発生回路ＰＧを用いた場合の速度低下は、パルス
発生回路の出力パルス幅／クロック周期の割合にとどま
る。たとえば、クロックスキューが５ｎ秒、クロック周
波数が２０ＭＨｚの場合、最高動作周波数の低下は、１
０％程度で済む。さらに、従来のＤ型フリップフロップ
を中心とした設計から容易に移行でき、また、混在も可
能であり、タイミング検証が容易であるなどの利点があ
る。
【００４２】なお、本実施例では、クロックパルス信号
ＣＫＰの立ち上がりでデータのサンプリングを行い、立
ち下がりでデータの出力を行うように構成したが、クロ
ックパルス信号ＣＫＰの立ち下がりでデータのサンプリ
ングを行い、立ち上がりでデータの出力を行うように構
成しても良いことはいうまでもなく、上述したと同様の
効果を得ることができる。
【００４３】また、本実施例では、２つのダイナミック
型ラッチ回路で１つのスタティック型ラッチ回路を挟ん
で１つの記憶セルとしたが、ＬＳＩ内部でクロックスキ
ュー対策の不要な部分については１つのダイナミック型
ラッチ回路と１つのスタティック型ラッチ回路で１つの
記憶セルを構成してもよく、この場合、ゲート数の削減
を図れる利点がある。
【００４４】また、本実施例では、スタティック型ラッ
チ回路を含ませた回路構成を用いたが、元クロック信号
の同期がダイナミック型ラッチのデータ保持時間を常に
満たせるならば、全てをダイナミック型ラッチ回路から
なる回路構成とすることも可能であり、この場合もゲー
ト数の削減を図れるという利点がある。
【００４５】図４は、図１の同期回路ＤＳＤを複数並列
に配列した構成例を示す図である。本例では、同期回路
ＤＳＤおよびパルス発生回路ＰＧを図中、シンボル図で
示している。各同期回路ＤＳＤのクロック入力端ＣＫに
入力させるクロックパルス信号ＣＫＰｎは、たとえば図
４に示すように、パルス発生回路ＰＧの出力側に必要に
応じクロックバッファＢＦCKを挿入して発生するように
構成される。また、図４において、ＣＩＲはデータ記憶
機能を持たない組合せ回路を示し、ＤINは入力データ、
ＤOUT は出力データをそれぞれ示している。この場合、
パルス発生回路ＰＧで発生されるクロックパルス信号Ｐ
Ｇのパルス幅は、ダイナミック型ラッチ回路のデータ保
持時間を決めるためのパルス幅であって、並列的に多数
設けられる記憶セルに到達するクロックパルス信号の時
間差より大きく、かつダイナミック型ラッチ回路のデー
タ保持が保証される時間幅内におさめられる。
【００４６】次に、図４を用いて、図１の同期回路ＤＳ
Ｄを適用した場合のホールド時間について考察する。こ
こでは、第１段目の同期回路ＤＳＤの出力Ｑ1 を組み合
わせ回路ＣＩＲを介して第２段目の同期回路ＤＳＤの入
力Ｄに入力させる場合を例に説明する。
【００４７】パルス発生回路ＰＧの出力から第１段目の
同期回路ＤＳＤのクロック入力端ＣＫまでの遅延時間ｄ
1 を２ｎ秒、パルス発生回路ＰＧの出力から第２段目の
同期回路ＤＳＤのクロック入力端ＣＫまでの遅延時間ｄ
2 を４ｎ秒、パルス発生回路ＰＧの出力パルス幅ＰＷを
５ｎ秒とする。第１段目の同期回路ＤＳＤの入力ＣＫの
立ち下がりから出力Ｑが変化し、それが組み合わせ回路
ＣＩＲを介して第２段目の同期回路ＤＳＤの入力端Ｄま
での遅延時間ｄ3 を２ｎ秒、第２段目の同期回路ＤＳＤ
のホールド時間ＨＴを０．５ｎ秒とする。このとき、ホ
ールド時間の余裕ＨＴＳは次のようになる。 ＨＴＳ＝ｄ1 −ｄ2 ＋ｄ3 −ＨＴ＋ＰＷ ＝４．５ｎ秒 したがって、本発明の同期回路を用いることにより、エ
ラーの発生を防止できる。
【００４８】これに対して、従来のようにＤ型フリップ
フロップを適用した場合には、ホールド時間の余裕ＨＴ
ＳＣは、ほぼＰＷだけ減少し、次のようになる。 ＨＴＳＣ＝ＨＴＳＳ−ＰＷ ＝−０．５ｎ秒 したがって、従来の回路の場合には、エラーが発生す
る。
【００４９】また、図５は、本発明に係るパルス発生回
路の他の構成例を示す回路図である。このパルス発生回
路ＰＧａは、高速クロックを用いた場合の回路例を示し
ている。本回路は、図５に示すように、Ｄ型フリップフ
ロップＤＦＦPG1 ，ＤＦＦPG2を縦続接続し、これらの
クロック入力端に、たとえば１００ＭＨｚ程度の高速ク
ロックＨＣＬＫを入力するように構成している。そし
て、入力データが入力される第１段目のフリップフロッ
プＤＦＦPG1 のＱ出力と、インバータＩＮＶPG2 を介し
た第２段目のフリップフロップＤＦＦPG2のＱ出力とを
ナンド回路ＮＡＮＤPG2 に入力させて否定的論理積をと
り、その結果をインバータＩＮＶPG3 を介して出力する
ように構成されている。このパルス発生回路ＰＧａの出
力クロックパルス信号ＣＫＰは、図１に示すような同期
回路ＤＳＤのクロック入力端に入力される。
【００５０】
【実施例２】図６は、本発明に係る同期回路の第２の実
施例を示す回路図である。本実施例と上述した実施例１
と異なる点は、クリア機能を付加したことにある。具体
的には、図１のスタティック型スルーラッチ回路ＳＬ１
におけるインバータＩＮＶSL12の代わりに２入力ナンド
回路ＮＡＮＤSL12が設けられ、２入力ナンド回路ＮＡＮ
ＤSL12の一方の入力がインバータＩＮＶSL11の出力に接
続され、他方の入力がクリア信号の入力端ＣＬに接続さ
れている。
【００５１】その他の構成は上述した実施例１と同様で
あり、実施例１と同様の効果を得ることができる。
【００５２】
【実施例３】図７は、本発明に係る同期回路の第３の実
施例を示す回路図である。本実施例と上述した実施例１
と異なる点は、プリセット機能を付加したことにある。
具体的には、図１のスタティック型スルーラッチ回路Ｓ
Ｌ１におけるインバータＩＮＶSL11の代わりに２入力ナ
ンド回路ＮＡＮＤSL11が設けられ、２入力ナンド回路Ｎ
ＡＮＤSL11の一方の入力がトランスファーゲートＴＦ
SL11の出力に接続され、他方の入力がプリセット信号の
入力端ＰＲに接続されている。
【００５３】その他の構成は上述した実施例１と同様で
あり、実施例１と同様の効果を得ることができる。
【００５４】
【実施例４】図８は、本発明に係る同期回路の第４の実
施例を示す回路図である。本実施例と上述した実施例１
と異なる点は、クリアおよびプリセット機能を付加した
ことにある。具体的には、図１のスタティック型スルー
ラッチ回路ＳＬ１におけるインバータＩＮＶSL11の代わ
りに２入力ナンド回路ＮＡＮＤSL11が設けられ、２入力
ナンド回路ＮＡＮＤSL11の一方の入力がトランスファー
ゲートＴＦSL11の出力に接続され、他方の入力がプリセ
ット信号の入力端ＰＲに接続されているとともに、イン
バータＩＮＶSL12の代わりに２入力ナンド回路ＮＡＮＤ
SL12が設けられ、２入力ナンド回路ＮＡＮＤSL12の一方
の入力が２入力ナンド回路ＮＡＮＤSL11の出力に接続さ
れ、他方の入力がクリア信号の入力端ＣＬに接続されて
いる。
【００５５】その他の構成は上述した実施例１と同様で
あり、実施例１と同様の効果を得ることができる。
【００５６】
【実施例５】図９は、本発明に係る同期回路の第５の実
施例を示す回路図である。本実施例では、第１および第
２のダイナミック型スルーラッチ回路およびスタティッ
ク型スルーラッチ回路を、実施例１と異なる構成として
いる。
【００５７】具体的には、第１のダイナミック型スルー
ラッチ回路ＤＬ１ａは、電源電圧Ｖ CCの供給ラインと接
地との間に、ｐチャネルＭＯＳトランジスタＰＴDL11，
ＰＴ DL12およびｎチャネルＭＯＳトランジスタＮ
ＴDL11，ＮＴDL12を直列に接続したいわゆるクロックド
インバータとして構成されている。ｐチャネルＭＯＳト
ランジスタＰＴDL11のゲートおよびｎチャネルＭＯＳト
ランジスタＮＴDL12のゲートがデータ入力端Ｄに接続さ
れ、ｐチャネルＭＯＳトランジスタＰＴDL12のゲートが
インバータＩＮＶIN12の出力に接続され、ｎチャネルＭ
ＯＳトランジスタＮＴDL11のゲートがインバータＩＮＶ
IN11の出力に接続されている。
【００５８】スタティック型スルーラッチ回路ＳＬ１ａ
は、２入力アンド回路ＡＮＤSL11，ＡＮＤSL12、ノア回
路ＮＯＲSL11およびインバータＩＮＶSL13により構成さ
れている。アンド回路ＡＮＤSL11の一方の入力は第１の
ダイナミック型スルーラッチ回路ＤＬ１ａのｐチャネル
ＭＯＳトランジスタＰＴDL12とｎチャネルＭＯＳトラン
ジスタＮＴDL11との接続中点に接続され、他方の入力は
ｐチャネルＭＯＳトランジスタＰＴDL12のゲートとイン
バータＩＮＶIN12の出力との接続中点に接続され、出力
はノア回路ＮＯＲSL11の一方の入力に接続されている。
アンド回路ＡＮＤSL12の一方の入力は第１のダイナミッ
ク型スルーラッチ回路ＤＬ１ａのｎチャネルＭＯＳトラ
ンジスタＮＴDL11のゲートとインバータＩＮＶ IN11の出
力との接続中点に接続され、他方の入力はインバータＩ
ＮＶSL13の出力に接続され、出力はノア回路ＮＯＲSL11
の他方の入力に接続されている。そして、ノア回路ＮＯ
ＲSL11の出力はインバータＩＮＶSL13の入力に接続され
ている。
【００５９】第２のダイナミック型スルーラッチ回路Ｄ
Ｌ２ａは、電源電圧ＶCCの供給ラインと接地との間に、
ｐチャネルＭＯＳトランジスタＰＴDL21，ＰＴDL22およ
びｎチャネルＭＯＳトランジスタＮＴDL21，ＮＴDL22を
直列に接続したクロックドインバータと、インバータＩ
ＮＶ21により構成されている。ｐチャネルＭＯＳトラン
ジスタＰＴDL21のゲートおよびｎチャネルＭＯＳトラン
ジスタＮＴDL22のゲートがスタティック型スルーラッチ
回路ＳＬ１ａのノア回路ＮＯＲSL11の出力に接続され、
ｐチャネルＭＯＳトランジスタＰＴDL22のゲートがイン
バータＩＮＶIN12の出力とｐチャネルＭＯＳトランジス
タＰＴDL12のゲートとの接続中点に接続され、ｎチャネ
ルＭＯＳトランジスタＮＴDL21のゲートがインバータＩ
ＮＶIN11の出力とｎチャネルＭＯＳトランジスタＮＴ
DL11のゲートとの接続中点に接続されている。そして、
ｐチャネルＭＯＳトランジスタＰＴDL22とｎチャネルＭ
ＯＳトランジスタＮＴDL21との接続中点がインバータＩ
ＮＶDL21の入力に接続され、インバータＩＮＶDL21の出
力がデータ出力端Ｑに接続されている。
【００６０】このような構成においても、上述した実施
例１と同様の作用効果を得ることができる。
【００６１】
【実施例６】図１０は、本発明に係る同期回路の第６の
実施例を示す回路図である。本実施例では、スタティッ
ク型スルーラッチ回路を、実施例１と異なる構成として
いる。
【００６２】具体的には、スタティック型スルーラッチ
回路ＳＬ１ｂは、２入力アンド回路ＡＮＤSL11，ＡＮＤ
SL12および２入力ノア回路ＮＯＲSL11，ＮＯＲSL12によ
り構成されている。アンド回路ＡＮＤSL11の一方の入力
はトランスファーゲートＴＦDL11の他方の入出力端に接
続され、他方の入力はインバータＩＮＶIN12の出力に接
続され、出力はノア回路ＮＯＲSL11の一方の入力に接続
されている。アンド回路ＡＮＤSL12の一方の入力はイン
バータＩＮＶDL11の出力に接続され、他方の入力はイン
バータＩＮＶIN12の出力に接続され、出力はノア回路Ｎ
ＯＲ SL12の一方の入力に接続されている。ノア回路ＮＯ
ＲSL11の他方の入力はノア回路ＮＯＲSL12の出力に接続
され、ノア回路ＮＯＲSL12の他方の入力はノア回路ＮＯ
ＲSL11の出力に接続され、ノア回路ＮＯＲSL12の他方の
入力とノア回路ＮＯＲSL11の出力との接続中点がトラン
スファーゲートＴＦDL21の一方の入出力端に接続されて
いる。
【００６３】このような構成においても、上述した実施
例１と同様の作用効果を得ることができる。
【００６４】
【実施例７】図１１は、本発明に係る同期回路の第７の
実施例を示す回路図である。本実施例が実施例１と異な
る点は、スキャンテスト信号入力部ＴＳＴINを第 1のダ
イナミック型スルーラッチ回路ＤＬ１に対して並列に設
けることによりスキャン機能を付加したことにある。ス
キャンテスト信号入力部ＴＳＴINは、トランスファーゲ
ートＴＦSC11とインバータＩＮＶSC11およびＩＮＶSC12
により構成されている。
【００６５】具体的な接続は、第１のダイナミック型ス
ルーラッチ回路ＤＬ１のトランスファーゲートＴＦDL11
と並列にスキャンデータＳＣの入力用のトランスファー
ゲートＴＦSC11が設けられ、トランスファーゲートＴＦ
SC11の一方の入出力端がトランスファーゲートＴＦDL11
の他方の入出力端Ｎ１に接続されている。トランスファ
ーゲートＴＦSC11は、ｐチャネルＭＯＳトランジスタＰ
ＴSC11およびｎチャネルＭＯＳトランジスタＮＴSC11の
ソースおよびドレイン同士が接続されて構成され、上述
したように、一方の入出力端がトランスファーゲートＴ
Ｆ DL11の他方の入出力端Ｎ１に接続され、他方の入出力
端がスキャンデータＳＣの入力端ＳＣＩに接続されてい
る。
【００６６】そして、トランスファーゲートＴＦSC11の
ｐチャネルＭＯＳトランジスタＰＴ SC11およびｎチャネ
ルＭＯＳトランジスタＮＴSC11のゲートに制御用スキャ
ンクロック信号ＳＣＫを互いに相補的なレベルで入力さ
せるための、直列接続されたインバータＩＮＶSC11およ
びＩＮＶSC12が設けられている。具体的には、インバー
タＩＮＶSC11の入力がスキャンクロック信号ＳＣＫの入
力端ＳＣＫＩに接続され、インバータＩＮＶSC11の出力
とインバータＩＮＶSC12の入力との接続中点がトランス
ファーゲートＴＦSC11のｎチャネルＭＯＳトランジスタ
ＮＴSC11のゲートに接続され、インバータＩＮＶSC12の
出力がｐチャネルＭＯＳトランジスタＰＴSC11のゲート
に接続されている。
【００６７】このスキャン機能付同期回路ＤＳＤSCの動
作モードとしては、ノーマルモードとスキャンモードと
がある。図１２はノーマルモードにおけるタイミングチ
ャートを示し、図１３はスキャンモードにおけるタイミ
ングチャートを示している。
【００６８】ノーマルモードでは、図１２に示すよう
に、制御用スキャンクロック信号ＳＣＫはハイレベルに
固定され、トランスファーゲートＴＦSC11は非導通状態
に保持される。したがって、スキャン機能付同期回路Ｄ
ＳＤSCでは、図１に示す同期回路ＤＳＤと同様の動作が
行われる。
【００６９】これに対して、スキャンモードでは、クロ
ックパルス信号ＣＫＰがハイレベルに設定された後、制
御用スキャンクロック信号ＳＣＫがハイレベルからロー
レベルに切り替えられる。この状態で、入力端ＳＣＩか
らスキャンデータＳＣが取り込まれる。ただし、この状
態では、このスキャンデータＳＣはＱ出力へは出力され
ていない。このため、スキャン動作時にもクロックスキ
ューは発生しない。次いで、制御用スキャンクロック信
号ＳＣＫがローレベルからハイレベルに切り替えられた
後、クロックパルス信号ＣＫＰがハイレベルからローレ
ベルに切り替えられて、Ｑ出力にスキャンデータが伝送
される。これにて１回のスキャン（シフト）動作が完了
する。
【００７０】以上説明したように、本実施例によれば、
上述した実施例１と同様の作用効果を得ることができる
ことはもとより、少ない追加回路でスキャン機能を実現
でき、動作スピードの低下もほとんど生じることがな
く、スキャン動作においても、クロックスキューの発生
を防止できる利点がある。
【００７１】
【実施例８】図１４は、本発明に係る同期回路の第８の
実施例を示す回路図である。本実施例が上述した実施例
７と異なる点は、スキャンのためのトランスファーゲー
トＴＦSC11がｐチャネルＭＯＳトランジスタＰＴSC11の
みで構成されたことにある。そのため、制御用のスキャ
ンクロック信号ＳＣＫの入力用インバータＩＮＶSC11，
ＩＮＶSC12も設けられていない。
【００７２】この構成の場合、スキャン時に漏れ電流が
発生するおそれがあるが、実際にスキャン動作が行われ
るのは製品検査時のみであることから容認可能である。
また、スキャンクロック信号ＳＣＫ用のバッファが省略
されていることになるので、スキャンクロック信号ＳＣ
Ｋが鈍って到達するが、本体の同期回路自体が上述した
ようにクロックスキューが発生しない構造であることか
ら、それに起因して誤動作することがない。なお、スキ
ャンのためのトランスファーゲートＴＦSC11がｎチャネ
ルＭＯＳトランジスタＮＴSC11のみで構成され、制御用
のスキャンクロック信号ＳＣＫのレベルが実施例７と反
転させたものも同様の作用効果を得ることができる。
【００７３】
【実施例９】図１５は、本発明に係る同期回路の第９の
実施例を示す回路図である。本実施例が上述した実施例
７と異なる点は、Ｑ出力と並列にスキャン出力ＳＣＯが
設けられていることにある。その他の構成は実施例７と
同様である。
【００７４】このような構成にすることにより、上述し
た実施例７の効果と同様の効果を得られることはもとよ
り、Ｑ出力がスキャンパス配線の影響を受けず、より高
速なシステム動作を実現できるという利点がある。
【００７５】
【実施例１０】図１６は、本発明に係る同期回路の第１
０の実施例を示す回路図である。本実施例が上述した実
施例７と異なる点は、スタティック型スルーラッチ回路
ＳＬ１のトランスファーゲートＴＦSL12の他方の入出力
端がインバータＩＮＶDL 22の入力に接続されてそのイン
バータＩＮＶDL22の出力がＱ出力とされ、第２のダイナ
ミック型スルーラッチ回路ＤＬ２の出力がスキャン出力
ＳＣＯとして構成されていることにある。
【００７６】このような構成の同期回路では、ノーマル
モード時のＱ出力に対してはゲート数の削減が図られて
いるもののクロックスキュー対策はなされない構成とな
る。これに対して、スキャンモード時のスキャン出力Ｓ
ＣＯに対してはクロックスキュー対策がなされた構成と
なっている。
【００７７】
【実施例１１】図１７は、本発明に係る同期回路の第１
１の実施例を示す回路図である。本実施例が上述した実
施例７と異なる点は、第１のダイナミック型スルーラッ
チ回路ＤＬ1 の出力であるインバータＩＮＶDL11の出力
側ノードＮ2 に対して、スタティック型スルーラッチ回
路ＳＬ1 に並列に第３のダイナミック型スルーラッチ回
路ＤＬ３を接続したことにある。第３のダイナミック型
スルーラッチ回路ＤＬ３は、トランスファーゲートＴＦ
DL31およびインバータＩＮＶDL31により構成されてい
る。
【００７８】トランスファーゲートＴＦDL31は、ｐチャ
ネルＭＯＳトランジスタＰＴDL31およびｎチャネルＭＯ
ＳトランジスタＮＴDL31のソースおよびドレイン同士が
接続されて構成され、上述したように、一方の入出力端
がノードＮ2 に接続され、他方の入出力端がインバータ
ＩＮＶDL31の入力端に接続されている。
【００７９】そして、トランスファーゲートＴＦDL31の
ｎチャネルＭＯＳトランジスタＮＴ DL31およびｐチャネ
ルＭＯＳトランジスタＰＴDL31のゲートは、インバータ
ＩＮＶSC12の出力およびインバータＩＮＶSC11の出力と
インバータＩＮＶSC12の入力との接続中点にそれぞれ接
続されている。SC11のｎチャネルＭＯＳトランジスタＮ
ＴSC11のゲートに接続され、インバータＩＮＶSC12の出
力がｐチャネルＭＯＳトランジスタＰＴSC11のゲートに
接続されている。
【００８０】このスキャン機能付同期回路ＤＳＤSCの動
作モードとしては、実施例７と同様にノーマルモードと
スキャンモードとがある。図１８はノーマルモードにお
けるタイミングチャートを示し、図１９はスキャンモー
ドにおけるタイミングチャートを示している。
【００８１】ノーマルモードでは、図１８に示すよう
に、制御用スキャンクロック信号ＳＣＫはハイレベルに
固定され、トランスファーゲートＴＦSC11は非導通状態
に、トランスファーゲートＴＦDL31は導通状態に保持さ
れる。したがって、スキャン機能付同期回路ＤＳＤSCで
は、図１に示す同期回路ＤＳＤと同様の動作が行われ
る。
【００８２】これに対して、スキャンモードでは、クロ
ックパルス信号ＣＫＰがハイレベルに固定された後、制
御用スキャンクロック信号ＳＣＫがハイレベルからロー
レベルに切り替えられる。その結果、Ｄ入力はフリップ
フロップ部分から分離され、Ｑ出力は保持された電荷の
値を出力し続ける。ここで、スキャンクロック信号ＳＣ
Ｋをハイレベルに切り替えることにより、入力端ＳＣＩ
へのスキャンデータＳＣが第３のダイナミック型スルー
ラッチ回路ＤＬ３の出力端ＳＯＩにシフトされる。
【００８３】そして、スキャンクロック信号ＳＣＫがハ
イレベルの状態で、クロックパルス信号ＣＫＰをローレ
ベルに切り替えることにより、スキャンモードからノー
マルモードへ遷移し、その時点ではじめてＱ出力は直前
に入力端ＳＣＩから入力された値へと変化する。
【００８４】以上説明したように、本実施例によれば、
出力Ｑを保持したままでスキャン動作を実現できる。こ
れにより、フリップフロップ間の信号遅延（ディレイ）
テストが容易になるという利点がある。
【００８５】
【実施例１２】図２０は、本発明に係る同期回路の第１
１の実施例を示す回路図である。本実施例が上述した実
施例１１と異なる点は、クリア機能を付加したことにあ
る。具体的には、実施例２と同様に、スタティック型ス
ルーラッチ回路ＳＬ１におけるインバータＩＮＶSL12の
代わりに２入力ナンド回路ＮＡＮＤSL12が設けられ、２
入力ナンド回路ＮＡＮＤSL12の一方の入力がインバータ
ＩＮＶSL11の出力に接続され、他の入力がクリア信号の
入力端ＣＬに接続されている。その他の構成は上述した
実施例１１と同様である。
【００８６】本実施例によれば、従来のようにクリア信
号が入力されていても、スキャン動作はその影響を受け
ることがない。したがって、クリア信号を制御する必要
がないことから、論理設計に制約を受けることがなく、
また、制御回路のための面積増加や速度低下を招くこと
もない。
【００８７】
【実施例１３】図２１は、本発明に係る同期回路の第１
１の実施例を示す回路図である。本実施例が上述した実
施例１１と異なる点は、入力データおよびフリップフロ
ップの出力である第２のダイナミック型スルーラッチ回
路ＤＬ２の出力データのいずれかを制御信号ＮＰの入力
に応じて選択して出力する選択回路ＳＥＬ１を設け、い
わゆるバウンダリスキャンセルを構成したことにある。
選択回路ＳＥＬ１は、トランスファーゲートＴＦST11，
ＴＦST12およびインバータＩＮＶST11，ＩＮＶST12によ
り構成されている。
【００８８】具体的な接続は、トランスファーゲートＴ
ＦST11の一方の入出力端がデータ入力端Ｄに接続され、
トランスファーゲートＴＦST11の一方の入出力端が第２
のダイナミック型スルーラッチ回路ＤＬ２の出力に接続
されている。トランスファーゲートＴＦST11は、ｐチャ
ネルＭＯＳトランジスタＰＴST11およびｎチャネルＭＯ
ＳトランジスタＮＴST11のソースおよびドレイン同士が
接続されて構成され、ｐチャネルＭＯＳトランジスタＰ
ＴST11のゲートはインバータＩＮＶST12の出力に接続さ
れ、ｎチャネルＭＯＳトランジスタＮＴST11のゲートは
インバータＩＮＶST11の出力とインバータＩＮＶST12の
入力との接続中点に接続されている。同様に、トランス
ファーゲートＴＦST12は、ｐチャネルＭＯＳトランジス
タＰＴST12およびｎチャネルＭＯＳトランジスタＮＴ
ST12のソースおよびドレイン同士が接続されて構成さ
れ、ｐチャネルＭＯＳトランジスタＰＴST12のゲートは
インバータＩＮＶST11の出力とインバータＩＮＶST12の
入力との接続中点に接続され、ｎチャネルＭＯＳトラン
ジスタＮＴST11のゲートはインバータＩＮＶST12の出力
に接続されている。そして、インバータＩＮＶST11の入
力が制御クロック信号ＮＰの入力ラインに接続されてい
る。
【００８９】このスキャン機能付同期回路ＤＳＤSCの動
作モードとしては、図２２に示すように、ノーマルモー
ド、サンプルモード、シフトモードおよびアップデート
モードがある。ノーマルモードでは、入力端Ｄへの入力
データが選択回路ＳＥＬ１のトランスファーゲートＴＦ
ST11を介してそのまま出力される。サンプルモードで
は、入力データのラッチ動作が行われる。シフトモード
では、入力端ＳＣＩへのスキャンデータＳＣが第３のダ
イナミック型スルーラッチ回路ＤＬ３の出力端ＳＯＩに
シフトされる。アップデートモードでは、選択回路ＳＥ
Ｌ１のトランスファーゲートＴＦST12を介してシフトが
完了したときにシフトした値が出力端ＤＯに出力され
る。
【００９０】本実施例によれば、従来に比べて少ないト
ランジスタ数でバウンダリスキャン機能を実現できる。
【００９１】
【実施例１４】図２３は、本発明に係る同期回路の第１
４の実施例を示す回路図である。本実施例が実施例１３
と異なる点は、第２のダイナミック型スルーラッチ回路
ＤＬ２の出力と選択回路ＳＥＬ１との間に第２のスタテ
ィック型スルーラッチ回路ＳＬ２を設け、入力データお
よび第２のスタティック型スルーラッチ回路ＳＬ２の出
力データのいずれかを制御信号ＮＰの入力に応じて選択
して出力するバウンダリスキャンセルを構成し、また、
スキャン出力ＳＣＯを第２のダイナミック型スルーラッ
チ回路ＤＬ２の出力に設けたことにある。
【００９２】なお、第２のスタティック型スルーラッチ
回路ＳＬ２は、スタティック型スルーラッチ回路ＳＬ１
と同様に、トランスファーゲートＴＦSL21，ＴＦSL22,
並びに直列接続されたインバータＩＮＶSL21，ＩＮＶ
SL22およびインバータＩＮＶSL 23，ＩＮＶSL24により構
成されている。
【００９３】具体的な接続は、トランスファーゲートＴ
ＦSL21の一方の入出力端が第２のダイナミック型スルー
ラッチ回路ＤＬ２の出力に接続され、他方の入出力端は
インバータＩＮＶSL21の入力およびトランスファーゲー
トＴＦSL22の一方の入出力端に接続されている。そし
て、トランスファーゲートＴＦSL22の他方の入出力端と
インバータＩＮＶsl22の出力との接続中点が選択回路Ｓ
ＥＬ１のトランスファーゲートＴＦST12の一方の入出力
端に接続されている。トランスファーゲートＴＦSL21の
ｐチャネルＭＯＳトランジスタＰＴSL21のゲートおよび
トランスファーゲートＴＦSL22のｎチャネルＭＯＳトラ
ンジスタＮＴ SL22のゲートがインバータＩＮＶSL23の出
力とインバータＩＮＶSL24の入力との接続中点に接続さ
れている。また、トランスファーゲートＴＦSL21のｎチ
ャネルＭＯＳトランジスタＮＴSL21のゲートおよびトラ
ンスファーゲートＴＦSL22のｐチャネルＭＯＳトランジ
スタＰＴSL22のゲートがインバータＩＮＶSL24の出力に
接続されている。そして、インバータＩＮＶSL23の入力
が制御信号ＵＰＤの入力ラインに接続されている。
【００９４】このスキャン機能付同期回路ＤＳＤSCの動
作モードとしては、図２１の回路の場合と同様に、ノー
マルモード、サンプルモード、シフトモードおよびアッ
プデートモードがある。図２４は、図２３の回路の動作
のタイミングチャートを示している。たとえば、ノーマ
ルモードは、信号ＣＫＰ、ＳＣＫＩ、ＵＰＤ、ＮＰがロ
ーレベルの場合で、入力端Ｄへの入力データが選択回路
ＳＥＬ１のトランスファーゲートＴＦST11を介してその
まま出力される。サンプルモードでは、クロック信号Ｃ
Ｋが所定時間ハイレベルに保持されて入力データのラッ
チ動作が行われる。シフトモードでは、クロック信号Ｃ
ＫＰが所定時間ハイレベルに保持されると同時に、ＳＣ
ＫＩが所定時間ハイレベルに保持されて、入力端ＳＣＩ
へのスキャンデータＳＣがスタティック型スルーラッチ
回路ＳＬ１にシフトされる。アップデートモードでは、
クロック信号がローレベルで、制御信号ＵＰＤがハイレ
ベルに設定されて、第２のダイナミック型スルーラッチ
回路ＤＬ２からスキャンデータ出力ＳＣＯが出力される
とともに、シフトされたデータが第２のスタティック型
スルーラッチ回路ＳＬ２にラッチされる。次いで、制御
信号ＮＰがハイレベルに設定されて、選択回路ＳＥＬ１
のトランスファーゲートＴＦST12を介して第２のスタテ
ィック型スルーラッチ回路ＳＬ２にラッチされたデータ
が出力端ＤＯに出力される。
【００９５】本実施例によれば、確実で、信頼性の高い
バウンダリスキャンテストを実現できる。
【００９６】
【実施例１５】図２５は、本発明に係る同期回路の第１
５の実施例を示す回路図である。本実施例が実施例１と
異なる点は、いわゆるクロスチェック方式による書き込
み機能を付加したことにある。具体的には、第１のダイ
ナミック型スルーラッチ回路ＤＬ１のトランスファーゲ
ートＴＦDL11の他の入出力端Ｎ１に、クロスチェック格
子構造であるプローブラインＰｍ、センスラインＳｉの
交点に作製されたｐチャネルＭＯＳトランジスタＰＴ
CR11からなるテストポイントＴＳＰCR11が接続されてい
る。このテストポイントＴＳＰCR11は、クロスチェック
構造のＩＣの下地に埋め込まれており、回路面積の増加
とはならない。また、このテストポイントＴＳＰ
CR11は、微小なトランジスタで作製されることから、同
期回路の動作速度にはほとんど影響を与えない。
【００９７】この書き込み機能付同期回路ＤＳＤWRの動
作モードとしては、ノーマルモードと書き込みモードと
がある。図２６はノーマルモードにおけるタイミングチ
ャートを示し、図２７は書き込みモードにおけるタイミ
ングチャートを示している。
【００９８】ノーマルモードでは、図２６に示すよう
に、プローブラインＰｍがハイレベルに固定される。し
たがって、書き込み機能付同期回路ＤＳＤWRでは、図１
に示す同期回路ＤＳＤと同様の動作が行われる。このと
き、上述したようにテストポイントＴＳＰCR 12は、微小
なトランジスタで作製されることから、同期回路の動作
速度にはほとんど影響を与えない。
【００９９】これに対して、書き込みモードでは、クロ
ックパルス信号ＣＫＰがハイレベルに設定された後、プ
ローブラインＰｍがハイレベルからローレベルに切り替
えられる。この状態で、フリップフロップ内部にセンス
ラインＳｉの値が書き込まれる。ただし、この状態で
は、このＳｉ値はＱ出力へは出力されていない。次い
で、プローブラインＰｍがローレベルからハイレベルに
切り替えられ、クロックパルス信号ＣＫＰがハイレベル
からローレベルに切り替えられて、Ｑ出力にＳｉ値が伝
送される。これにて一連の書き込み動作が完了する。
【０１００】以上説明したように、本実施例によれば、
上述した実施例１と同様の作用効果を得ることができる
ことはもとより、テストポイントのみを付加するだけで
あることから、面積増加を招くことがなく、動作速度の
低下もほとんど生じることがない。さらに、クロックと
プローブラインだけで書き込みモードを実現しているた
め、書き込み制御が簡単であるという利点がある。
【０１０１】
【実施例１６】図２８は、本発明に係る同期回路の第１
６の実施例を示す回路図である。本実施例が上述した実
施例１５と異なる点は、いわゆるクロスチェック方式に
よるディレイテスト機能を付加したことにある。具体的
には、図２５の構成に加えて、第２のダイナミック型ス
ルーラッチ回路ＤＬ２のトランスファーゲートＴＦDL21
の他の入出力端Ｎ６に、クロスチェック格子構造である
プローブラインＰｓ、センスラインＳｊの交点に作製さ
れたｐチャネルＭＯＳトランジスタＰＴCR12からなるテ
ストポイントＴＳＰCR12が接続されている。このテスト
ポイントＴＳＰCR12も、クロスチェック構造のＩＣの下
地に埋め込まれており、回路面積の増加とはならない。
また、このテストポイントＴＳＰCR12は、微小なトラン
ジスタで作製されることから、同期回路の動作速度には
ほとんど影響を与えない。
【０１０２】この書き込み機能付同期回路ＤＳＤWRの動
作モードとしては、ノーマルモードとディレイテストモ
ードとがある。図２９はノーマルモードにおけるタイミ
ングチャートを示し、図３０はディレイテストモードに
おけるタイミングチャートを示している。
【０１０３】ノーマルモードでは、図２９に示すよう
に、プローブラインＰｍおよびＰｓがハイレベルに固定
される。したがって、書き込み機能付同期回路ＤＳＤWR
は、図１に示す同期回路ＤＳＤと同様の動作が行われ
る。このとき、上述したようにテストポイントＴＳＰ
CR12は、微小なトランジスタで作製されることから、同
期回路の動作速度にはほとんど影響を与えない。
【０１０４】これに対して、書き込みモードでは、クロ
ックパルス信号ＣＫＰがハイレベルに設定された後、プ
ローブラインＰｍおよびＰｓがハイレベルからローレベ
ルに切り替えられる。この状態で、同期回路内部にセン
スラインＳｉの値が書き込まれ、Ｑ出力にはセンスライ
ンＳｊの反転値が書き込まれる。なお、ディレイテスト
を行うためには、Ｓｉ＝ＳｊでなければＱ出力の信号変
化を生じない。次いで、プローブラインＰｍおよびＰｓ
がローレベルからハイレベルに切り替えられ、クロック
パルス信号ＣＫＰがハイレベルからローレベルに切り替
えられる。これにより、Ｑ出力に信号変化を生じさせる
ことができる。そして、しかるべき許容ディレイ時間ｔ
ALW が経過した後に、再びクロックパルス信号ＣＫＰが
ローレベルからハイレベルに切り替えられる。これに伴
い、Ｄ入力に伝搬してきた値を後段のフリップフロップ
がとらえることができる。後は、この値がテストポイン
トからクロスチェック構造を介して外部に読み出され、
ディレイテスト結果が照合される。
【０１０５】以上説明したように、本実施例によれば、
上述した実施例１と同様の作用効果を得ることができる
ことはもとより、テストポイントのみを付加するだけで
あることから、面積増加を招くことがなく、動作速度の
低下もほとんど生じることがない。なお、本実施例で
は、ｐチャネルＭＯＳトランジスタからなるテストポイ
ントを用いたが、ｎチャネルＭＯＳトランジスタからな
るテストポイントを用いても同様の作用効果を得ること
ができる。
【０１０６】
【実施例１７】図３１は、本発明に係る同期回路の第１
７の実施例を示す回路図である。本実施例が上述した実
施例１６と異なる点は、センスラインＳｊをなくし、両
テストポイントＴＳＰSC11，ＴＳＰSC12が同一のセンス
ラインＳｉに接続されていることにある。これは、ディ
レイテストを行うためにＱ出力を変化させるには、Ｓｉ
＝Ｓｊであれば良いことによる。
【０１０７】このような構成においても、上述した実施
例１６の効果と同様の効果を得ることができる。なお、
本実施例では、ｐチャネルＭＯＳトランジスタからなる
テストポイントを用いたが、ｎチャネルＭＯＳトランジ
スタからなるテストポイントを用いても同様の作用効果
を得ることができる。
【０１０８】
【発明の効果】以上説明したように、本発明によれば、
クロック分配のタイミングずれなどに基づくクロックス
キューによるＬＳＩの誤動作を防止できる。また、クロ
ック分配に関するレイアウトが容易になる。さらに、本
回路を構成する３つのラッチのうち、２つをダイナミッ
ク型としいるため、従来のスタティック型のＤ型フリッ
プフロップとほぼ同じゲート数で実現できる。さらにま
た、一部にダイナミック型ラッチを用いているにもかか
わらず、パルス発生回路との併用で元クロックの最低周
波数に対する制約を受けることはない。
【０１０９】また、パルス発生回路を用いない場合、Ｌ
ＳＩの最高動作速度は１／２になってしまうが、パルス
発生回路を用いた場合の速度低下は、パルス発生回路の
出力パルス幅／クロック周期の割合にとどまる。さら
に、従来のＤ型フリップフロップを中心とした設計から
容易に移行でき、また、混在も可能であり、タイミング
検証が容易であるなどの利点がある。
【０１１０】また、少ない追加回路でスキャン機能を実
現でき、動作スピードの低下もほとんど生じることがな
く、スキャン動作においても、クロックスキューの発生
を防止できる利点がある。また、第３のダイナミック型
ラッチ回路を設けることにより、出力を保持したままで
スキャン動作を実現できることから、フリップフロップ
間の信号遅延（ディレイ）テストが容易になるという利
点がある。また、クロスチェック回路のテストポイント
を接続することにより、書き込み動作およびディレイテ
スト動作を実現できる。このテストポイントは微小なト
ランジスタにより構成できることから、面積増加を招く
ことがなく、回路の動作速度の低下もほとんど生じるこ
とがない。
【図面の簡単な説明】
【図１】本発明に係る同期回路の第１の実施例を示す回
路図である。
【図２】本発明に係るパルス発生回路の構成例を示す回
路図である。
【図３】図１および図２の各部の動作を示すタイミング
チャートである。
【図４】複数の同期回路とパルス発生回路とを組み合わ
せた構成例を示すブロック図である。
【図５】本発明に係るパルス発生回路の他の構成例を示
す回路図である。
【図６】本発明に係る同期回路の第２の実施例を示す回
路図である。
【図７】本発明に係る同期回路の第３の実施例を示す回
路図である。
【図８】本発明に係る同期回路の第４の実施例を示す回
路図である。
【図９】本発明に係る同期回路の第５の実施例を示す回
路図である。
【図１０】本発明に係る同期回路の第６の実施例を示す
回路図である。
【図１１】本発明に係る同期回路の第７の実施例を示す
回路図である。
【図１２】図１１の回路のノーマルモード時の動作を説
明するためのタイミングチャートである。
【図１３】図１１の回路のスキャンモード時の動作を説
明するためのタイミングチャートである。
【図１４】本発明に係る同期回路の第８の実施例を示す
回路図である。
【図１５】本発明に係る同期回路の第９の実施例を示す
回路図である。
【図１６】本発明に係る同期回路の第１０の実施例を示
す回路図である。
【図１７】本発明に係る同期回路の第１１の実施例を示
す回路図である。
【図１８】図１７の回路のノーマルモード時の動作を説
明するためのタイミングチャートである。
【図１９】図１７の回路のスキャンモード時の動作を説
明するためのタイミングチャートである。
【図２０】本発明に係る同期回路の第１２の実施例を示
す回路図である。
【図２１】本発明に係る同期回路の第１３の実施例を示
す回路図である。
【図２２】図２１の回路のノーマル、サンプル、シフ
ト、アップデート時におけるクロックの設定条件を示す
図である。
【図２３】本発明に係る同期回路の第１４の実施例を示
す回路図である。
【図２４】図２３の回路の動作を説明するためのタイミ
ングチャートである。
【図２５】本発明に係る同期回路の第１５の実施例を示
す回路図である。
【図２６】図２５の回路のノーマルモード時の動作を説
明するためのタイミングチャートである。
【図２７】図２５の回路の書き込みモード時の動作を説
明するためのタイミングチャートである。
【図２８】本発明に係る同期回路の第１６の実施例を示
す回路図である。
【図２９】図２８の回路のノーマルモード時の動作を説
明するためのタイミングチャートである。
【図３０】図２８の回路のディレイテストモード時の動
作を説明するためのタイミングチャートである。
【図３１】本発明に係る同期回路の第１７の実施例を示
す回路図である。
【図３２】従来の同期回路の一構成例を示す図である。
【図３３】従来の同期回路の他の構成例を示す図であ
る。
【符号の説明】
ＤＳＤ…同期回路 ＤＬ１，ＤＬ１ａ…第１のダイナミック型スルーラッチ
回路 ＴＦDL11…トランスファーゲート ＩＮＶDL11…インバータ ＰＴDL11，ＰＴDL12…ｐチャネルＭＯＳトランジスタ ＮＴDL11，ＮＴDL12…ｎチャネルＭＯＳトランジスタ ＳＬ１，ＳＬ１ａ，ＳＬ１ｂ，ＳＬ２…スタティック型
スルーラッチ回路 ＴＦSL11，ＴＦSL12…トランスファーゲート ＩＮＶSL11，ＩＮＶSL12…インバータ ＡＮＤSL11，ＡＮＤSL12…アンド回路 ＮＯＲSL11，ＮＯＲSL12…ノア回路 ＮＡＮＤSL11，ＮＡＮＤSL12…ナンド回路 ＤＬ２，ＤＬ２ａ…第２のダイナミック型スルーラッチ
回路 ＴＦDL21…トランスファーゲート ＩＮＶDL21…インバータ ＰＴDL21，ＰＴDL22…ｐチャネルＭＯＳトランジスタ ＮＴDL21，ＮＴDL22…ｎチャネルＭＯＳトランジスタ ＤＬ３…第３のダイナミック型スルーラッチ回路 ＴＦDL31…トランスファーゲート ＩＮＶDL31…インバータ ＰＴDL31…ｐチャネルＭＯＳトランジスタ ＮＴDL31…ｎチャネルＭＯＳトランジスタ ＣＬＫIN…クロック入力部 ＩＮＶIN11，ＩＮＶIN12…インバータ ＰＧ…パルス発生回路 ＮＡＮＤPG1 ，ＮＡＮＤPG2 …ナンド回路 ＩＮＶPG1 〜ＩＮＶPG3 …インバータ ＢＦＧ…パルス幅調整用バッファ群 ＤＦＦPG1 ，ＤＦＦPG2 …Ｄ型フリップフロップ ＴＳＴIN…スキャンテスト信号入力部 ＴＦSC11…トランスファーゲート ＩＮＶSC11，ＩＮＶSC12…インバータ ＴＳＰCR11，ＴＳＰCR12…テストポイント ＰＴCR11，ＰＴCR12…ｐチャネルＭＯＳトランジスタ Ｐｍ，Ｐｓ…プローブライン Ｓｉ，Ｓｊ…センスライン ＳＥＬ１…選択回路 ＴＦST11，ＴＦST12，…トランスファーゲート ＩＮＶST11，ＩＮＶST12…インバータ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 入力されるクロック信号に同期して動作
    する同期回路であって、 クロック信号の第１のレベルから第２のレベルへの変化
    点でデータを入力し、第２のレベルから第１のレベルへ
    の変化点でデータを出力するラッチ回路を有する同期回
    路。
  2. 【請求項２】 上記ラッチ回路は、第１のダイナミック
    型ラッチ回路とスタティック型ラッチ回路とを縦続接続
    してなる請求項１記載の同期回路。
  3. 【請求項３】 上記ラッチ回路は、第１のダイナミック
    型ラッチ回路と、第２のダイナミック型ラッチ回路と、
    スタティック型ラッチ回路とを有し、スタティック型ラ
    ッチ回路を第１のダイナミック型ラッチ回路と第２のダ
    イナミック型ラッチ回路との間に挟んで各回路が縦続接
    続されている請求項１記載の同期回路。
  4. 【請求項４】 パルス幅を所定時間に制限したクロック
    信号を生成し、上記ラッチ回路に出力するパルス発生回
    路を有する請求項１、２または３記載の同期回路。
  5. 【請求項５】 第１のダイナミック型ラッチ回路にテス
    ト信号を入力させるテスト信号入力部を有する請求項
    ２、３または４記載の同期回路。
  6. 【請求項６】 上記第１のダイナミック型ラッチ回路の
    出力に対して、上記スタティック型ラッチ回路と並列に
    第３のダイナミック型ラッチ回路が接続されている請求
    項５記載の同期回路。
  7. 【請求項７】 上記スタティック型ラッチ回路はクリア
    信号の入力端を有し、クリア信号の入力により保持デー
    タをクリアする請求項６記載の同期回路。
  8. 【請求項８】 制御信号の入力に応じて、入力データと
    上記第２のダイナミック型ラッチ回路の出力データとを
    選択的に出力する選択回路を有する請求項６または請求
    項７記載の同期回路。
  9. 【請求項９】 第１のダイナミック型ラッチ回路にクロ
    スチェック用テストポイントが接続されている請求項
    ２、３または４記載の同期回路。
  10. 【請求項１０】 第２のダイナミック型ラッチ回路にク
    ロスチェック用テストポイントが接続されている請求項
    ９記載の同期回路。
  11. 【請求項１１】 上記クロスチェック用テストポイント
    は、ダイナミック型ラッチ回路のダイナミック保持ノー
    ドとセンスラインとの間に接続され、ゲートがプローブ
    ラインに接続されたトランジスタにより構成されている
    請求項５または請求項９記載の同期回路。
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