JPH07301662A

JPH07301662A - ビルトインテスト回路

Info

Publication number: JPH07301662A
Application number: JP6094304A
Authority: JP
Inventors: Takenori Sugawara; 武則菅原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-05-06
Filing date: 1994-05-06
Publication date: 1995-11-14

Abstract

(57)【要約】【目的】回路規模の増大を招くことなく通過モード機能
を実現できるビルトインテスト回路を実現する。【構成】出力端子Ｔ_O1〜Ｔ_O3を、順序論理回路としての
フリップフロップ１１〜１３のＱ出力側ではなく、Ｄ入
力側に配置された論理回路としての排他的オア回路４１
〜４３の出力側に接続し、非テスト時の通過モード時に
はフリップフロップ１１〜１３を非動作状態に保持させ
て、入力信号Ｄ_Iを出力端子Ｔ_Oからそのまま信号Ｄ_O
として出力させる。これにより、回路規模の増大を招く
ことなく通過モード機能付ビルトインテスト回路を実現
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路（以
下、ＬＳＩという）のテスト用にあらかじめ回路内に形
成されるビルトインテスト回路に関するものである。

【０００２】

【従来の技術】ＬＳＩの高集積化、また、回路の複雑化
に伴い、内部回路が設計通りに動作するか否かを、外部
から各種テストパターンを与えて正確にテストすること
が困難となっている。そこで、近年、外部からテストパ
ターンを与えることなく、あらかじめＬＳＩの製作時に
ＬＳＩ回路内に組み込まれたビルトインテスト回路を用
いる方法が行われている。このビルトインテスト回路を
用いることにより、ＬＳＩ内部の組み合わせ論理回路や
順序論理回路のテストを正確かつ容易に行うことができ
る。

【０００３】図１０は、一般的なビルトインテスト回路
の構成例を示す回路図である。このビルトインテスト回
路は、図１０に示すように、Ｄ型フリップフロップ１１
〜１３、２入力アンド回路２１〜２３，３１〜３３、２
入力排他的オア回路４１〜４４およびマルチプレクサ５
１により構成されている。

【０００４】フリップフロップ１１のＤ入力は排他的オ
ア回路４１の出力に接続され、Ｑ出力はアンド回路３２
の一方の入力、信号Ｄ_O1の出力端子Ｔ_O1、および排他的
オア回路４４の一方の入力にそれぞれ接続されている。
フリップフロップ１２のＤ入力は排他的オア回路４２の
出力に接続され、Ｑ出力はアンド回路３３の一方の入力
および信号Ｄ_O2の出力端子Ｔ_O2に接続されている。フリ
ップフロップ１３のＤ入力は排他的オア回路４３の出力
に接続され、Ｑ出力はスキャンアウト信号Ｓ_Oの出力端
子Ｔ_SO、信号Ｄ_O3の出力端子Ｔ_O3、および排他的オア回
路４４の他方の入力にそれぞれ接続されている。また、
各フリップフロップ１１〜１３のＣＫ入力はクロック信
号ＣＫの入力端子Ｔ_CKに接続されている。

【０００５】２入力アンド回路２１の一方の入力は入力
信号Ｄ_I1の入力端子Ｔ_I1に接続され、他方の入力はコン
トロール信号Ｃ１の入力端子Ｔ_C1に接続され、出力は排
他的オア回路４１の一方の入力に接続されている。２入
力アンド回路２２の一方の入力は入力信号Ｄ_I2の入力端
子Ｔ_I2に接続され、他方の入力はコントロール信号Ｃ１
の入力端子Ｔ_C1に接続され、出力は排他的オア回路４２
の一方の入力に接続されている。２入力アンド回路２３
の一方の入力は入力信号Ｄ_I3の入力端子Ｔ_I3に接続さ
れ、他方の入力はコントロール信号Ｃ１の入力端子Ｔ_C1
に接続され、出力は排他的オア回路４３の一方の入力に
接続されている。

【０００６】２入力アンド回路３１の一方の入力はマル
チプレクサ５１の出力Ｘに接続され、他方の入力はコン
トロール信号Ｃ２の入力端子Ｔ_C2に接続され、出力は排
他的オア回路４１の他方の入力に接続されている。２入
力アンド回路３２他方の入力はコントロール信号Ｃ２の
入力端子Ｔ_C2に接続され、出力は排他的オア回路４２の
他方の入力に接続されている。２入力アンド回路３３他
方の入力はコントロール信号Ｃ２の入力端子Ｔ_C2に接続
され、出力は排他的オア回路４３の他方の入力に接続さ
れている。

【０００７】排他的オア回路４４の出力はマルチプレク
サ５１のＢ入力に接続されている。マルチプレクサ５１
のＡ入力はスキャンイン信号Ｓ_iの入力端子Ｔ_Siに接続
され、Ｓ入力はコントロール信号Ｃ３の入力端子Ｔ_C3に
接続されている。なお、マルチプレクサ５１におてい
は、コントロール信号Ｃ３の入力に応じてＡ入力へのス
キャンイン信号Ｓ_iまたはＢ入力への排他的オア回路４
４によるフィードバック信号のいずれかの信号を選択し
Ｘ出力から出力する。

【０００８】このような構成を有する図１０のビルトイ
ンテスト回路は、パラレルレジスタモード、シフトレジ
スタモード、パターン発生モードおよびパターン圧縮モ
ードの４つの動作モードを備えている。以下に、これら
モードにおける動作を、図１１を参照しながら説明す
る。

【０００９】パラレルレジスタモードにおいては、コン
トロール信号Ｃ１がハイレベル（Ｈ）に設定されて入力
端子Ｔ_C1に入力され、コントロール信号Ｃ２がローレベ
ル（Ｌ）に設定されて入力端子Ｔ_C2に入力される。これ
により、アンド回路２１，２２，２３は活性状態にな
り、アンド回路３１，３２，３３は非活性状態になるこ
とから、パラレルレジスタモード時における図１０の回
路は、図１１（ａ）に示す構成と等価となる。したがっ
て、パラレルレジスタモードにおいては、排他的オア回
路４１〜４３の出力側には、外部入力信号Ｄ_I1〜Ｄ_I3が
そのまま出力され、フリップフロップ１１〜１３を介し
て出力端子Ｔ_O1〜Ｔ_O3から信号Ｄ_O1〜Ｄ_O3がそれぞれ出
力される。

【００１０】シフトレジスタモードでは、コントロール
信号Ｃ１がローレベルに設定され、コントロール信号Ｃ
２がハイレベルに設定され、コントロール信号Ｃ３がマ
ルチプレクサ５１のＡ入力を選択して出力するように設
定されて、各入力端子Ｔ_C1，Ｔ_C2，Ｔ_C3にそれぞれ入力
される。これにより、アンド回路２１，２２，２３は非
活性状態となり、アンド回路３１，３２，３３は活性状
態になることから、シフトレジスタモード時における図
１０の回路は、図１１（ｂ）に示す構成と等価となる。
したがって、シフトレジスタモードにおいては、排他的
オア回路４１の出力側には、スキャンイン信号Ｓ_iがそ
のまま出力され、フリップフロップ１１、アンド回路３
２、排他的オア回路４２、フリップフロップ１２、アン
ド回路３３、排他的オア回路４３、およびフリップフロ
ップ１３を介して出力端子Ｔ_SOからスキャンアウト信号
Ｓ_Oが出力される。

【００１１】パターン発生モードでは、コントロール信
号Ｃ１がローレベルに設定され、コントロール信号Ｃ２
がハイレベルに設定され、コントロール信号Ｃ３がマル
チプレクサ５１のＢ入力を選択して出力するように設定
されて、各入力端子Ｔ_C1，Ｔ _C2，Ｔ_C3にそれぞれ入力さ
れる。これにより、アンド回路２１，２２，２３は非活
性状態となり、アンド回路３１，３２，３３は活性状態
になることから、パターン発生モード時における図１０
の回路は、図１１（ｃ）に示す構成と等価となる。した
がって、パターン発生モードにおいては、フリップフロ
ップ１１の出力とフリップフロップ１３の出力との排他
的論理和をとる排他的オア回路４４の出力がマルチプレ
クサ５１を介してアンド回路３１にフィードバックされ
て、再び排他的オア回路４１を介してフリップフロップ
１１、さらにはフリップフロップ１２，１３に入力さ
れ、出力端子Ｔ_O1，Ｔ_O2，Ｔ_O3からランダムパターンＤ
_O1，Ｄ _O2，Ｄ_O3が出力される。

【００１２】パターン圧縮モードでは、コントロール信
号Ｃ１およびＣ２がハイレベルに設定され、コントロー
ル信号Ｃ３がマルチプレクサ５１のＢ入力を選択して出
力するように設定されて、各入力端子Ｔ_C1，Ｔ_C2，Ｔ_C3
にそれぞれ入力される。これにより、アンド回路２１〜
２３、３１〜３３は活性状態となり、パターン圧縮モー
ドにおける図１０の回路は、図１１（ｄ）に示す構成と
等価となる。したがって、パターン圧縮モードにおいて
は、排他的オア回路４１で入力信号Ｄ_I1と排他的オア回
路４４によるフィードバック信号との排他的論理和がと
られ、排他的オア回路４２で入力信号Ｄ_I2とフリップフ
ロップ１１の出力信号との排他的論理和がとられ、排他
的オア回路４３で入力信号Ｄ_I3とフリップフロップ１２
の出力信号との排他的論理和がとられ、フリップフロッ
プ１３の出力およびフリップフロップ１１の出力が排他
的オア回路４４にフィードバックされる。

【００１３】そして、非テスト時には、個々のフリップ
フロップ１１〜１３は通常の論理回路の一部として動作
させている。

【００１４】

【発明が解決しようとする課題】ところで、非テスト時
においては、通常の信号Ｄ_I1〜Ｄ_I3をフリップフロップ
１１〜１３を通さずにバイパスして、そのまま出力端子
Ｔ_O1，Ｔ_O2，Ｔ_O3から信号Ｄ_O1，Ｄ_O2，Ｄ_O3として出力
する場合が生じる。

【００１５】しかし、上述したビルトインテスト回路で
は、各フリップフロップ１１、１２および１３のＱ出力
が出力端子Ｔ_O1，Ｔ_O2，Ｔ_O3にそれぞれ接続され、他に
バイパスする回路を備えていないことから、パラレルレ
ジスタモードを実現できるものの、いわゆる通過モード
機能を実現できず、満足のいく動作を実現できないとい
う問題がある。

【００１６】この問題を解決するために、フリップフロ
ップ１１，１２，１３の出力と入力端子Ｔ_I1，Ｔ_I2，Ｔ
_I3とをセレクタ回路を介して選択的に出力端子Ｔ_O1，Ｔ
_O2，Ｔ_O3に接続することにより通過モードを実現した回
路が提案されている（特開平３−９１９４２号公報参
照）。

【００１７】図１２は、セレクタ回路を用いて通過モー
ドを実現した従来のビルトインテスト回路を示す回路図
である。図１２において、６１，６２、６３がセレクタ
回路を示し、各セレクタ回路６１〜６３は入力端子Ｔ_C4
に入力されるコントロール信号Ｃ４に応じてフリップフ
ロップ１１〜１３の出力と入力端子Ｔ_I1，Ｔ_I2，Ｔ_I3と
を選択的に出力端子Ｔ_O1，Ｔ_O2，Ｔ_O3にそれぞれ接続す
る。

【００１８】本ビルトインテスト回路は、図１３および
図１４に示すように、図１０の回路が備えるパラレルレ
ジスタモード、シフトレジスタモード、パターン発生モ
ード、パターン圧縮モードに加えて、図１３（ａ）に示
す通過モードと、図１４（ｃ）に示すパターン発生およ
びパターン圧縮モードとが追加されている。パラレルレ
ジスタモード、シフトレジスタモード、パターン発生モ
ード、パターン圧縮モードについては、コントロール信
号Ｃ４の設定条件が加わる他は上述した動作と同様であ
ることから、以下に通過モードと、パターン発生および
パターン圧縮モードについて説明する。

【００１９】通過モードでは、コントロール信号Ｃ４が
Ａ出力を選択して出力するように設定されて、入力端子
Ｔ_C4を介し各セレクタ回路６１，６２，６３に入力され
る。これにより、通過モード時における図１２の回路
は、図１３（ａ）に示す構成と等価となる。したがっ
て、通過モードにおいては、入力端子Ｔ_I1，Ｔ_I2，Ｔ_I3
に入力された外部入力信号Ｄ_I1，Ｄ_I2，Ｄ_I3はフリップ
フロップ１１，１２，１３を通過することなく出力端子
Ｔ_O1，Ｔ_O2，Ｔ_O3に伝搬される。

【００２０】パターン発生およびパターン圧縮モードで
は、コントロール信号Ｃ１およびＣ２がハイレベルに設
定され、コントロール信号Ｃ３がマルチプレクサ５１の
Ｂ入力を選択して出力するように設定され、コントロー
ル信号Ｃ４がセレクタ回路６１，６２，６３のＢ入力を
選択して出力するように設定されて、各入力端子Ｔ_C1，
Ｔ_C2，Ｔ_C3，Ｔ_C4 にそれぞれ入力される。これによ
り、アンド回路２１〜２３、３１〜３３は活性状態とな
り、パターン発生およびパターン圧縮モードにおける図
１２の回路は、図１４（ｃ）に示す構成と等価となる。
したがって、パターン発生およびパターン圧縮モードに
おいては、排他的オア回路４１で入力信号Ｄ_I1と排他的
オア回路４４によるフィードバック信号との排他的論理
和がとられ、排他的オア回路４２で入力信号Ｄ_I2とフリ
ップフロップ１１の出力信号との排他的論理和がとら
れ、排他的オア回路４３で入力信号Ｄ_I3とフリップフロ
ップ１２の出力信号との排他的論理和がとられ、フリッ
プフロップ１３の出力およびフリップフロップ１１の出
力が排他的オア回路４４を介してフィードバックされ、
また、フリップフロップ１１，１２，１３の出力が出力
端子Ｔ_O1，Ｔ_O2，Ｔ_O3からランダムパターンＤ_O1，
Ｄ_O2，Ｄ_O3として出力される。

【００２１】しかしながら、図１２の回路は通過モード
を実現するためにマルチプレクサ回路６１，６２、６３
を付加した回路構成となっているため、通常のビルトイ
ンテスト回路に比べて回路規模が大きくなり、ＬＳＩの
チップ面積が増大するという問題があった。

【００２２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、回路規模の増大を招くことなく
通過モード機能を実現できるビルトインテスト回路を提
供することにある。

【００２３】

【課題を解決するための手段】上記目的を達成するた
め、本発明の少なくとも一の順序論理回路を有する半導
体集積回路内にあらかじめ形成されたビルトインテスト
回路は、テスト時には入力信号およびテスト信号に対す
る所定の論理処理を行って上記順序論理回路に入力さ
せ、非テスト時には入力信号を選択してそのまま出力さ
せる論理回路を有する。

【００２４】また、本発明のビルトインテスト回路で
は、上記論理回路の出力が順序論理回路の入力および信
号出力端子に接続され、非テスト時に当該順序論理回路
は非動作状態に保持されて、入力信号は上記信号出力端
子から出力される。

【００２５】また、本発明のビルトインテスト回路で
は、上記論理回路および順序論理回路からなる複数の論
理セルが縦続接続されている。さらに、本発明のビルト
インテスト回路は、少なくとも一の論理セルの出力信号
および入力テスト信号に対する所定の論理処理を行って
初段の論理セルに帰還させる帰還セルを有する。

【００２６】

【作用】本発明によれば、テスト時には、論理回路にお
いて入力信号およびテスト信号に対する所定の論理処理
が行われ、その結果が順序論理回路に入力される。この
とき、順序論理回路は動作状態に保持される。また、非
テスト時には、論理回路において入力信号が選択され
て、出力端子からそのまま出力される。このとき、順序
論理回路はたとえば非動作状態に保持される。

【００２７】

【実施例】図１は、本発明に係るビルトインテスト回路
の第１の実施例を示す回路図であって、従来例を示す図
１０と同一構成部分は同一符号をもって表している。す
なわち、１１〜１３はＤ型フリップフロップ、２１〜２
３，３１〜３３は２入力アンド回路、４１〜４４は排他
的オア回路、５１はマルチプレクサをそれぞれ示してい
る。

【００２８】本ビルトインテスト回路が図１０に示す従
来回路と異なる点は、排他的オア回路４１の出力とＤ型
フリップフロップ１１のＤ入力との接続中点が出力端子
Ｔ_O1に接続され、排他的オア回路４２の出力とＤ型フリ
ップフロップ１２のＤ入力との接続中点が出力端子Ｔ_O2
に接続され、排他的オア回路４３の出力とＤ型フリップ
フロップ１３のＤ入力との接続中点が出力端子Ｔ_O3に接
続されていることにある。このような構成を有するビル
トインテスト回路は、通過モード、シフトレジスタモー
ド、パターン発生モード、パターン発生およびパターン
圧縮モードの４つの動作モードを備えている。

【００２９】次に、これらモードにおける動作を、図２
および図３を参照しながら説明する。非テスト時の通過
モードにおいては、コントロール信号Ｃ１がハイレベル
に設定されて入力端子Ｔ_C1に入力され、コントロール信
号Ｃ２がローレベルに設定されて入力端子Ｔ_C2に入力さ
れる。これにより、アンド回路２１，２２，２３は活性
状態になり、アンド回路３１，３２，３３は非活性状態
になることから、通過モード時における図１の回路は、
図２（ａ）に示す構成と等価となる。したがって、通過
モードにおいては、排他的オア回路４１〜４３の出力側
には、外部入力信号Ｄ_I1〜Ｄ_I3がそのまま出力され、フ
リップフロップ１１〜１３を介することなく、出力端子
Ｔ_O1〜Ｔ_O3から信号Ｄ_O1〜Ｄ_O3としてそれぞれ出力され
る。

【００３０】シフトレジスタモードでは、コントロール
信号Ｃ１がローレベルに設定され、コントロール信号Ｃ
２がハイレベルに設定され、コントロール信号Ｃ３がマ
ルチプレクサ５１のＡ入力を選択して出力するレベルで
あるローレベルに設定されて、各入力端子Ｔ_C1，Ｔ_C2，
Ｔ_C3にそれぞれ入力される。これにより、アンド回路２
１，２２，２３は非活性状態となり、アンド回路３１，
３２，３３は活性状態になることから、シフトレジスタ
モード時における図１の回路は、図２（ｂ）に示す構成
と等価となる。したがって、シフトレジスタモードにお
いては、排他的オア回路４１の出力側には、スキャンイ
ン信号Ｓ_iがそのまま出力され、クロック信号ＣＫに同
期してフリップフロップ１１、アンド回路３２、排他的
オア回路４２、フリップフロップ１２、アンド回路３
３、排他的オア回路４３、およびフリップフロップ１３
を順次伝搬されて出力端子Ｔ_SOからスキャンアウト信号
Ｓ_Oが出力される。また、フリップフロップ１１のＤ入
力への信号である排他的オア回路４１の出力信号は出力
端子Ｔ_O1を介し信号Ｄ_O1として出力され、フリップフロ
ップ１２のＤ入力への信号である排他的オア回路４２の
出力信号は出力端子Ｔ_O2を介し信号Ｄ_O2として出力さ
れ、フリップフロップ１３のＤ入力への信号である排他
的オア回路４３の出力信号は出力端子Ｔ_O3を介し信号Ｄ
_O3として出力される。

【００３１】パターン発生モードでは、コントロール信
号Ｃ１がローレベルに設定され、コントロール信号Ｃ２
がハイレベルに設定され、コントロール信号Ｃ３がマル
チプレクサ５１のＢ入力を選択して出力するレベルであ
るハイレベルに設定されて、各入力端子Ｔ_C1，Ｔ_C2，Ｔ
_C3にそれぞれ入力される。これにより、アンド回路２
１，２２，２３は非活性状態となり、アンド回路３１，
３２，３３は活性状態になることから、パターン発生モ
ード時における図１の回路は、図２（ｃ）に示す構成と
等価となる。したがって、パターン発生モードにおいて
は、フリップフロップ１１の出力とフリップフロップ１
３の出力との排他的論理和をとる排他的オア回路４４の
出力がマルチプレクサ５１を介してアンド回路３１にフ
ィードバックされて、再び排他的オア回路４１に帰還
し、フリップフロップ１１、さらにはフリップフロップ
１２，１３に入力される信号が、出力端子Ｔ_O1，Ｔ_O2，
Ｔ_O3からランダムパターンＤ_O1，Ｄ_O2，Ｄ_O3として出力
される。

【００３２】パターン発生およびパターン圧縮モードで
は、コントロール信号Ｃ１およびＣ２がハイレベルに設
定され、コントロール信号Ｃ３がマルチプレクサ５１の
Ｂ入力を選択して出力するレベルであるハイレベルに設
定されて、各入力端子Ｔ_C1，Ｔ_C2，Ｔ_C3にそれぞれ入力
される。これにより、アンド回路２１〜２３、３１〜３
３は活性状態となり、パターン発生およびパターン圧縮
モードにおける図１の回路は、図２（ｄ）に示す構成と
等価となる。したがって、パターン発生およびパターン
圧縮モードにおいては、排他的オア回路４１で入力信号
Ｄ_I1と排他的オア回路４４によるフィードバック信号と
の排他的論理和がとられて出力端子Ｔ_O1から信号Ｄ_O1と
して出力され、排他的オア回路４２で入力信号Ｄ_I2とフ
リップフロップ１１の出力信号との排他的論理和がとら
れて出力端子Ｔ_O2から信号Ｄ_O2として出力され、排他的
オア回路４３で入力信号Ｄ_I3とフリップフロップ１２の
出力信号との論理和がとられて出力端子Ｔ_O3から信号Ｄ
_O3として出力される。そして、フリップフロップ１３の
出力およびフリップフロップ１１の出力が排他的オア回
路４４にフィードバックされる。このように、パターン
発生およびパターン圧縮モードにおいては、排他的オア
回路４１〜４３には排他的オア回路４４によるフィード
バック信号、フリップフロップ１１，１３の出力、およ
び入力信号Ｄ_I1〜Ｄ_I3が加わるため、シグネチャーアナ
ライザとして入力パターンの圧縮が行われる。

【００３３】以上説明したように、本実施例によれば、
出力端子Ｔ_O1〜Ｔ_O3を、フリップフロップ１１〜１３の
Ｑ出力側ではなく、Ｄ入力側に接続された排他的オア回
路４１〜４３の出力側に接続し、非テスト時の通過モー
ドにおいてはフリップフロップ１１〜１３を非動作状態
に保持させて入力信号Ｄ_Iを出力端子Ｔ_Oからそのまま
信号Ｄ_Oとして出力するようにしたので、回路規模の増
大を招くことなく通過モード機能付ビルトインテスト回
路を実現できる。その結果、ＬＳＩのチップ面積が削減
されることから、ひいては開発、製造コストを削減でき
る利点がある。

【００３４】なお、本実施例においては、３ビット構成
の回路例について説明したが、他のビット数に対しても
本発明が適用できることはいうまでもない。また、フリ
ップフロップ１１〜１３としても種々の態様のものが適
用可能である。

【００３５】

【実施例２】図４は、本発明に係るビルトインテスト回
路の第２の実施例を示す回路図である。本実施例が上述
した実施例１と異なる点は、通過モード機能を保持しつ
つ図１の回路構成から２入力アンド３１〜３３並びにコ
ントロール信号Ｃ２の入力端子Ｔ_C2を削除した構成にし
たことにある。

【００３６】この構成においては、排他的オア回路４１
の他方の入力はマルチプレクサ５１のＸ出力に接続さ
れ、排他的オア回路４２の他方の入力はフリップフロッ
プ１１のＱ出力に接続され、排他的オア回路４３の他方
の入力はフリップフロップ１２のＱ出力に接続されてい
る。

【００３７】このような構成を有するビルトインテスト
回路も、図５に示すように、通過モード、シフトレジス
タモード、パターン発生モード、パターン発生およびパ
ターン圧縮モードの４つの動作モードを備えている。こ
れら各モードにおける動作は、上述した実施例１と同様
に行われる。ただし、通過モードにおいて、入力信号Ｄ
_I1〜Ｄ_I3を排他的オア回路４１〜４３を介して出力端子
Ｔ_O1〜Ｔ_O3にそのまま出力させるために、マルチプレク
サ５１のＸ出力、フリップフロップ１１〜１３のＱ出力
がローレベルに保持される。この場合、マルチプレクサ
５１のＸ出力、フリップフロップ１１〜１３のＱ出力を
ローレベルに保持させるには、フリップフロップ１１〜
１３としてクリア機能付のフリップフロップを適用し
て、通過モード時にはクリア信号を入力させる、あるい
はあかじめローレベルをシフトさせておく等の態様が可
能である。いずれの場合も、コントロール信号Ｃ３によ
りマルチプレクサ５１の出力としてＡ入力側が選択され
ている場合には、スキャンイン信号Ｓ_iはローレベルで
ある必要がある。

【００３８】本第２の実施例によれば、上述した第１の
実施例の効果に加えて、さらに回路規模の縮小を図れる
利点がある。

【００３９】

【実施例３】図６は、本発明に係るビルトインテスト回
路の第３の実施例を示す回路図である。本実施例が上述
した実施例２と異なる点は、アンド回路２１，３１およ
び排他的オア回路４１、アンド回路２２，３２および排
他的オア回路４２、アンド回路２３，３３および排他的
オア回路４３をそれぞれ一つのセルＭ１〜Ｍ３として構
成し、また、排他的オア回路４４およびマルチプレクサ
５１によりフィードバックセルＦＢＭを構成したことに
ある。

【００４０】図７はセルＭ１の等価回路を示し、図８は
フィードバックセルＦＢＭの等価回路を示している。な
お、セルＭ２，Ｍ３の構成も図７に示すＭ１の構成と同
様である。図７および図８に示すように、セルＭ１〜Ｍ
３、フィードバックセルＦＢＭの構成は、図５の構成と
同様となっている。

【００４１】また、図９は図７に示すセルＭの具体的な
回路例を示している。フリップフロップ１１（１２，１
３）は、図９に示すように、第１のダイナミック型スル
ーラッチ回路ＤＬ１、スタティック型スルーラッチ回路
ＳＬ１、第２のダイナミック型スルーラッチ回路ＤＬ２
により構成され、第１のダイナミック型スルーラッチ回
路ＤＬ１と第２のダイナミック型スルーラッチ回路ＤＬ
２との間に、スタティック型スルーラッチ回路ＳＬ１を
挟んだ形で各回路が縦続接続され、クロック信号ＣＫの
立ち上がりのタイミングでデータのサンプリングを行
い、立ち下がりのタイミングでデータを出力するように
構成されている。なお、本構成では、フリップフロップ
１１として、クリア機能の代わりにプリセット機能を有
するものを適用した例を示している。

【００４２】第１のダイナミック型スルーラッチ回路Ｄ
Ｌ１は、トランスファーゲートＴＦ _DL11およびインバー
タＩＮＶ_DL11により構成されている。トランスファーゲ
ートＴＦ_DL11は、ｐチャネルＭＯＳトランジスタＰＴ
_DL11およびｎチャネルＭＯＳトランジスタＮＴ_DL11のソ
ースおよびドレイン同士が接続されて２つの入出力端が
構成され、一方の入出力端がデータ出力端子Ｔ_O1に接続
され、他方の入出力端がインバータＩＮＶ_DL11の入力に
接続されている。そして、ｐチャネルＭＯＳトランジス
タＰＴ_DL11のゲートがクロック信号ＣＫの入力ラインに
接続され、ｎチャネルＭＯＳトランジスタＮＴ_DL11のゲ
ートがクロック信号ＣＫと逆相の反転クロック信号ＸＣ
Ｋの入力ラインに接続されている。

【００４３】スタティック型スルーラッチ回路ＳＬ１
は、トランスファーゲートＴＦ_SL11、ＴＦ_SL12、ナンド
回路ＮＡＮＤ_SL11およびインバータＩＮＶ_SL11により構
成されている。トランスファーゲートＴＦ_SL11は、ｐチ
ャネルＭＯＳトランジスタＰＴ_SL11およびｎチャネルＭ
ＯＳトランジスタＮＴ_SL11のソースおよびドレイン同士
が接続されて２つの入出力端が構成され、一方の入出力
端が第１のダイナミック型スルーラッチ回路ＤＬ１のイ
ンバータＩＮＶ_DL11の出力に接続されている。また、他
方の入出力端はナンド回路ＮＡＮＤ_SL11の一方の入力お
よびトランスファーゲートＴＦ_SL12の一方の入出力端に
接続されている。ナンド回路ＮＡＮＤ_SL11の他方の入力
はプリセット信号ＰＲの入力端子Ｔ_PRに接続され、出力
はインバータＩＮＶ_SL11の入力に接続されている。トラ
ンスファーゲートＴＦ_SL12は、ｐチャネルＭＯＳトラン
ジスタＰＴ_SL12およびｎチャネルＭＯＳトランジスタＮ
Ｔ_SL12のソースおよびドレイン同士が接続されて２つの
入出力端が構成され、他方の入出力端はインバータＩＮ
Ｖ_SL11の出力に接続されている。そして、ｎチャネルＭ
ＯＳトランジスタＮＴ_SL11のゲートおよびｐチャネルＭ
ＯＳトランジスタＰＴ_SL12のゲートがクロック信号ＣＫ
の入力ラインに接続され、ｐチャネルＭＯＳトランジス
タＰＴ_SL11のゲートおよびｎチャネルＭＯＳトランジス
タＮＴ_SL11のゲートがクロック信号ＣＫと逆相の反転ク
ロック信号ＸＣＫの入力ラインに接続されている。

【００４４】第２のダイナミック型スルーラッチ回路Ｄ
Ｌ２は、トランスファーゲートＴＦ _DL21およびインバー
タＩＮＶ_DL21により構成されている。そして、インバー
タＩＮＶ_DL21の出力がデータ出力端Ｑに接続されてい
る。また、ｐチャネルＭＯＳトランジスタＰＴ_DL21のゲ
ートがクロック信号ＣＫの入力ラインに接続され、ｎチ
ャネルＭＯＳトランジスタＮＴ_DL21のゲートがクロック
信号ＣＫと逆相の反転クロック信号ＸＣＫの入力ライン
に接続されている。

【００４５】排他的オア回路４１は、トランスファーゲ
ートＴＦ₄₁、ｐチャネルＭＯＳトランジスタＰＴ₄₁、ｎ
チャネルＭＯＳトランジスタＮＴ₄₁およびインバータＩ
ＮＶ ₄₁により構成されている。トランスファーゲートＴ
Ｆ₄₁は、ｐチャネルＭＯＳトランジスタおよびｎチャネ
ルＭＯＳトランジスタのソースおよびドレイン同士を接
続して２つの入出力端が構成され、一方の入出力端がナ
ンド回路２１ａの出力とｐチャネルＭＯＳトランジスタ
ＰＴ₄₁およびｎチャネルＭＯＳトランジスタＮＴ₄₁のゲ
ートに接続され、他方の入出力端がｐチャネルＭＯＳト
ランジスタＰＴ₄₁およびｎチャネルＭＯＳトランジスタ
ＮＴ₄₁のドレイン同士の接続中点に接続され、このドレ
イン同士の接続中点により出力端Ｎ₄₁が構成され、出力
端Ｎ₄₁が出力端子Ｔ_O1およびフリップフロップ１１の第
１のダイナミック型スルーラッチ回路ＤＬ１の入力端に
接続されている。また、インバータＩＮＶ₄₁の入力はス
キャンイン信号Ｓ_iの入力端子Ｔ_Si、トランスファーゲ
ートＴＦ₄₁のｐチャネルＭＯＳトランジスタのゲートお
よび出力段を構成するｐチャネルＭＯＳトランジスタＰ
Ｔ₄₁のソースにそれぞれ接続されている。インバータＩ
ＮＶ₄₁の出力はトランスファーゲートＴＦ₄₁のｎチャネ
ルＭＯＳトランジスタのゲートおよび出力段を構成する
ｎチャネルＭＯＳトランジスタＮＴ₄₁のソースにそれぞ
れ接続されている。

【００４６】本回路構成においては、非テスト時にスキ
ャンイン信号Ｓ_iをハイレベルに設定する方が容易なた
め、図７のアンド回路２１の代わりにナンド回路２１ａ
を用いて通過モードを機能を実現しているとともに、ト
ランジスタ数の削減を図っている。

【００４７】また、シフトレジスタモード、パターン発
生モード、パターン発生およびパターン圧縮モードにお
いては、信号が図９に示す構成のフリップフロップ１１
を通過することになるが、このフリップフロップにおい
ては、以下のような信号のラッチおよびシフト動作が行
われる。

【００４８】図示しないパルス発生回路から出力された
クロックパルス信号ＣＫは、クロック入力端子Ｔ_CKに入
力され、クロック入力部ＣＬＫ_INに入力される。クロッ
ク入力部ＣＬＫ_INにおいては、クロックパルス信号ＣＫ
の立ち上がりのタイミングで、インバータＩＮＶ_IN11の
出力側の信号ＸＣＫはローレベルとなる。したがって、
インバータＩＮＶ_IN11の出力に接続された第１のダイナ
ミック型スルーラッチ回路ＤＬ１のトランスファーゲー
トＴＦ_DL11のｎチャネルＭＯＳトランジスタＮＴ_DL11、
スタティック型スルーラッチ回路ＳＬ１のトランスファ
ーゲートＴＦ_SL12のｎチャネルＭＯＳトランジスタＮＴ
_SL12、および第２のダイナミック型スルーラッチ回路Ｄ
Ｌ２のトランスファーゲートＴＦ_DL21のｎチャネルＭＯ
ＳトランジスタＮＴ_DL21はオフ状態となり、スタティッ
ク型スルーラッチ回路ＳＬ１のトランスファーゲートＴ
Ｆ_SL11のｐチャネルＭＯＳトランジスタＰＴ _SL11はオン
状態となる

【００４９】また、入力端子Ｔ_CKに接続された第１のダ
イナミック型スルーラッチ回路ＤＬ１のトランスファー
ゲートＴＦ_DL11のｐチャネルＭＯＳトランジスタＰＴ
_DL11、スタティック型スルーラッチ回路ＳＬ１のトラン
スファーゲートＴＦ_SL12のｐチャネルＭＯＳトランジス
タＰＴ_SL12、および第２のダイナミック型スルーラッチ
回路ＤＬ２のトランスファーゲートＴＦ_DL21のｐチャネ
ルＭＯＳトランジスタＰＴ_DL21はオフ状態となり、スタ
ティック型スルーラッチ回路ＳＬ１のトランスファーゲ
ートＴＦ_SL11のｎチャネルＭＯＳトランジスタＮＴ_SL11
はオン状態となる。すなわち、トランスファーゲートＴ
Ｆ_DL11、ＴＦ_SL12およびＴＦ_DL21は非導通状態となり、
トランスファーゲートＴＦ_SL11が導通状態となる。

【００５０】その結果、第１のダイナミック型スルーラ
ッチ回路ＤＬ１におけるインバータＩＮＶ_DL11の入力側
は、たとえばハイレベル状態に保持され、インバータＩ
ＮＶ _DL11の出力側はローレベル状態に保持される。この
とき、スタティック型スルーラッチ回路ＳＬ１のトラン
スファーゲートＴＦ_SL11が導通状態にあることから、ト
ランスファーゲートＴＦ_SL11の他方の入出力端側はロー
レベル、インバータＩＮＶ_SL11の出力側はローレベルに
保持される。そして、第２のダイナミック型スルーラッ
チ回路ＤＬ２のトランスファーゲートＴＦ_DL21は非導通
状態にあることから、トランスファーゲートＴＦ_DL21の
他方の入出力端側は以前の入力に応じた、たとえばハイ
レベルに保持される。したがって、出力端Ｑのレベルは
ローとなっている。

【００５１】そして、所定時間、たとえば５ｎ秒後にク
ロックパルス信号ＣＫが立ち下がったタイミングで、ク
ロック入力部ＣＬＫ_INのインバータＩＮＶ_IN11の出力側
はハイレベルとなる。その結果、トランスファーゲート
ＴＦ_DL11、ＴＦ_SL12およびＴＦ_DL21が導通状態に切り替
わり、トランスファーゲートＴＦ_SL11が非導通状態に切
り替わる。これに伴い、スタティック型スルーラッチ回
路ＳＬ１のインバータＩＮＶ_SL11の出力側のローレベル
がトランスファーゲートＴＦ_DL21を通してインバータＩ
ＮＶ_DL21の伝送され、インバータＩＮＶ_DL21を介して出
力端Ｑがハイレベルに切り替わる。

【００５２】このように、フリップフロップ１１では、
クロックパルス信号ＣＫの立ち上がりでデータのサンプ
リングが行われ、立ち下がりでデータの出力が行われ
る。その結果、図示しないパルス発生回路で生成される
クロックパルス信号ＣＫのパルス幅分のクロックスキュ
ーがあっても、回路は正常に動作可能である。

【００５３】以上説明したように、本フリップフロップ
１１は、第１のダイナミック型スルーラッチ回路ＤＬ１
と第２のダイナミック型スルーラッチ回路ＤＬ２との間
にスタティック型スルーラッチ回路ＳＬ１を配置して各
回路を縦続接続し、クロック入力部ＣＬＫ_INに入力され
るパルス発生回路で発生されたクロック信号ＣＫの立ち
上がりのタイミングでデータのサンプリングを行い、立
ち下がりのタイミングでデータを出力するように構成さ
れているので、パルス発生回路で発生するクロックパル
ス幅をクロックスキューより大きくすることにより、ク
ロック分配のタイミングずれなどに基づくクロックスキ
ューによるＬＳＩの誤動作を防止できる。また、クロッ
ク分配に関するレイアウトが容易になる。したがって、
製造コストを削減できる等の効果を得られることはもと
より、信頼性の高いビルトインテストを実現できる。

【００５４】なお、本実施例では、クロックパルス信号
ＣＫの立ち上がりでデータのサンプリングを行い、立ち
下がりでデータの出力を行うように構成したが、クロッ
クパルス信号ＣＫの立ち下がりでデータのサンプリング
を行い、立ち上がりでデータの出力を行うように構成し
ても良いことはいうまでもなく、上述したと同様の効果
を得ることができる。

【００５５】また、本実施例では、２つのダイナミック
型ラッチ回路で１つのスタティック型ラッチ回路を挟ん
で１つの記憶セルとしたが、１つのダイナミック型ラッ
チ回路と１つのスタティック型ラッチ回路で１つの記憶
セルを構成してもよく、この場合、ゲート数の削減を図
れる利点がある。

【００５６】また、本実施例では、スタティック型ラッ
チ回路を含ませた回路構成を用いたが、全てをダイナミ
ック型ラッチ回路からなる回路構成とすることも可能で
あり、また全てをスタティック型ラッチ回路からなる回
路構成とすることも可能である。この場合も、パルス発
生回路で発生されるクロックパルス信号のパルス幅は、
ダイナミック型ラッチ回路のデータ保持が保証される時
間幅内におさめられる。

【００５７】

【発明の効果】以上説明したように、本発明によれば、
回路規模の増大を招くことなく通過モード機能付ビルト
インテスト回路を実現できる。その結果、ＬＳＩのチッ
プ面積が削減されることから、ひいては開発、製造コス
トを削減でき、信頼性の向上を図れる利点がある。

【図面の簡単な説明】

【図１】本発明に係るビルトインテスト回路の第１の実
施例を示す回路図である。

【図２】図１の回路の各テストモードに応じた等価回路
を示す図で、（ａ）は通過モード時の等価回路、（ｂ）
はシフトレジスタモード時の等価回路、（ｃ）はパター
ン発生モード時の等価回路、（ｄ）はパターン発生およ
びパターン圧縮モード時の等価回路をそれぞれ示してい
る。

【図３】図１の回路の動作を説明するためのタイミング
チャートである。

【図４】本発明に係るビルトインテスト回路の第２の実
施例を示す回路図である。

【図５】図４の回路の各テストモードに応じた等価回路
を示す図で、（ａ）は通過モード時の等価回路、（ｂ）
はシフトレジスタモード時の等価回路、（ｃ）はパター
ン発生モード時の等価回路、（ｄ）はパターン発生およ
びパターン圧縮モード時の等価回路をそれぞれ示してい
る。

【図６】本発明に係るビルトインテスト回路の第３の実
施例を示す回路図である。

【図７】図６の回路におけるセルＭの等価回路を示す図
である。

【図８】図６の回路におけるフィードバックセルＦＢＭ
の等価回路を示す図である。

【図９】図７に示すセルＭの具体的な回路例を示す図で
ある。

【図１０】一般的なビルトインテスト回路の構成例を示
す回路図である。

【図１１】図１０の回路の各テストモードに応じた等価
回路を示す図で、（ａ）はパラレルレジスタモード時の
等価回路、（ｂ）はシフトレジスタモード時の等価回
路、（ｃ）はパターン発生モード時の等価回路、（ｄ）
はパターン圧縮モード時の等価回路をそれぞれ示してい
る。

【図１２】通過モード機能を有する従来のビルトインテ
スト回路を示す回路図である。

【図１３】図１２の回路の各テストモードに応じた等価
回路を示す図で、（ａ）は通過モード時の等価回路、
（ｂ）はパラレルレジスタモード時の等価回路、（ｃ）
はシフトレジスタモード時の等価回路をそれぞれ示して
いる。

【図１４】図１２の回路の各テストモードに応じた等価
回路を示す図で、（ａ）はパターン発生モード時の等価
回路、（ｂ）はパターン圧縮モード時の等価回路、
（ｃ）はパターン発生およびパターン圧縮モード時の等
価回路をそれぞれ示している。

【符号の説明】

１１〜１３…Ｄ型フリップフロップＤＬ１…第１のダイナミック型スルーラッチ回路ＴＦ_DL11…トランスファーゲートＩＮＶ_DL11…インバータＳＬ１…スタティック型スルーラッチ回路ＴＦ_SL11，ＴＦ_SL12…トランスファーゲートＩＮＶ_SL11…インバータＮＡＮＤ_SL11…ナンド回路ＤＬ２…第２のダイナミック型スルーラッチ回路ＴＦ_DL21…トランスファーゲートＩＮＶ_DL21…インバータＣＬＫ_IN…クロック入力部ＩＮＶ_IN11…インバータ２１〜２３，３１〜３３…２入力アンド回路２１ａ…ナンド回路４１〜４４…排他的オア回路５１…マルチプレクサＭ１〜Ｍ３…論理セルＦＢＭ…フィードバックセル６１〜６３…マルチプレクサ

Claims

【特許請求の範囲】

【請求項１】少なくとも一の順序論理回路を有する半
導体集積回路内にあらかじめ形成されたビルトインテス
ト回路であって、テスト時には入力信号およびテスト信号に対する所定の
論理処理を行って上記順序論理回路に入力させ、非テス
ト時には入力信号を選択してそのまま出力させる論理回
路を有するビルトインテスト回路。
【請求項２】上記論理回路の出力が順序論理回路の入
力および信号出力端子に接続され、非テスト時に当該順
序論理回路は非動作状態に保持されて、入力信号は上記
信号出力端子から出力される請求項１記載のビルトイン
テスト回路。
【請求項３】上記論理回路および順序論理回路からな
る複数の論理セルが縦続接続されている請求項１または
請求項２記載のビルトインテスト回路。
【請求項４】少なくとも一の論理セルの出力信号およ
び入力テスト信号に対する所定の論理処理を行って初段
の論理セルに帰還させる帰還セルを有する請求項３記載
のビルトインテスト回路。