KR100227140B1 - 카운터 회로 - Google Patents

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Abstract

본 발명은 카운터 회로에 관한 것으로, 클록 신호에 동기되어 입력된 소정의 펄스 신호를 출력하는 플립플롭과, 상기 펄스 신호가 소정의 시간 지연을 갖도록 하는 지연 수단과, 상기 지연 수단의 출력 신호를 입력으로 받아 리세트 상태로 되는 카운터 블록을 구비하고, 상기 카운터 블록의 출력신호가 상기 플립플롭의 데이타 입력단에 피드백 되도록 이루어지고, 종래의 플립플롭을 대신하여 캐패시터를 지연 수단으로 사용함으로써 소자의 수를 줄여 회로의 레이아웃 면적 감소하도록 하는 효과를 제공한다.

Description

카운터 회로
제1도는 종래의 카운터 회로를 나타낸 회로도.
제2도는 종래의 카운터 회로의 입출력 신호를 나타낸 타이밍 챠트.
제3도는 본 발명의 리세트 신호 발생 회로를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
110, 130, 210 : D 플립플롭 120 : 카운터 블록
INV11∼INV23 : 인버터 G1, G2 : NAND 게이트
C : NMOS 캐패시터
본 발명은 카운터 회로에 관한 것으로, 특히 플립플롭을 대신하여 캐패시터를 지연 수단으로 사용함으로써 소자의 수를 줄여 회로의 레이아웃 면적 감소하도록 하는 카운터 회로에 관한 것이다.
일반적으로 플립플롭을 이용한 카운터 회로는 펄스 신호의 펄스폭을 변화시키는데 사용된다.
이와 같은 플립플롭을 이용한 카운터 회로의 일례를 제 1 도를 첨부하여 설명하면 다음과 같다.
제 1 도는 종래의 카운터 회로를 나타낸 회로도이다.
제 1 도에 나타낸 바와 같이 디 플립플롭(D Flipf1op)(110)의 출력 신호(Q)는 (INV14)(INV15)를 거쳐 디 플립플롭(130)의 입력단(DR)에 입력되도록 연결된다.
디 플립플롭(110)의 클록 단자에는 클록 신호(CLK)가 입력되도록 연결되고, 디 플립플롭(130)의 클록 단자에는 인버터(INV16)에 의해 반전된 클록신호(CLK)가 입력되도록 연결되며, 각각의 디 플립플롭(110)(130)의 리셋단자에는 리세트 신호(/RESET)가 입력되도록 연결된다.
또한 디 플립플롭(110)의 출력 신호(Q)는 인버터(INV11)(INV12)를 거쳐 출력단(OUTPUT)으로 출력 되도록 연결된다.
NAND 게이트(G1)에는 리세트 신호(/RESET)와 인버터(INV13)의 출력 신호, 그리고 인버터(INV13)에 의해 반전된 디 플립플롭(130)의 출력 신호(Q)가 입력되도록 연결된다.
NAND 게이트(G1)의 출력 신호는 카운터 블록(120)의 리세트 단자에 입력되도록 연결되고, 또한 카운터 블록(120)의 클록 단자에는 클록 신호(CLK)가 입력되도록 연결된다.
카운터 블록(120)의 출력 신호는 디 플립플롭(110)의 데이타 입력단(D)에 피드백 되도록 연결된다.
이와 같이 이루어진 종래의 카운터 회로의 동작을 제 1 도와 제 2 도를 참조하여 설명하면 다음과 같다.
제 2 도는 종래의 카운터 회로의 입출력 신호를 나타낸 타이밍 챠트이다.
제 1 도 및 제 2 도에 나타낸 바와같이, 디 플립플롭(110)은 클록 신호(CLK)의 상승 모서리에서 동작하도록 이루어져 있으며, 디 플립플롭(130)은 인버터(INV16)에 의해 반전된 클록 신호(CLK)에 동작하기 때문에 클록 신호(CLK)의 하강 모서리에서 동작하도록 이루어져 있다.
즉, 디 플립플롭(130)의 출력 신호(QR)가 인버터(INV13)에 의해 반전된 신호(N2)는 디 플립플롭(110)의 출력 신호(Q)가 인버터(INV11)에 의해 반전된 신호(N1)보다 그 위상이 클록 신호(CLK)의 반주기 만큼 지연되도록 이루어진다.
따라서 NAND 게이트(G1)에 입력되는 신호(N1)(N2)는 클록 신호(CLK)의 반주기에 해당하는 지연이 발생한다.
이때 NAND 게이트(G1)에 입력되는 리세트(/RESET) 신호는 회로 동작 초기의 회로 전체 리세트 시에만 로우 레벨로 되고 회로 동작이 시작된 다음에는 하이 레벨의 상태를 유지하게 된다.
즉, 노드(N1)의 신호가 로우 레벨로 되면 노드(N3)의 신호는 하이 레벨로 되며 이와같은 하이 레벨의 노드(N3)의 신호는 노드(N2)의 신호가 로우레벨에서 하이 레벨로 되는 상승 모서리에서 로우 레벨로 된다.
따라서 출력 신호(OUTPUT)는 노드(N1)의 신호가 로우 레벨이고 동시에 노드(N3)의 신호가 하이 레벨인 구간에서 하이 레벨로 된다.
만약 노드(N2)의 신호가 노드(N1)의 신호와 레벨 천이 타이밍이 일치한 다면 노드(N3)의 레벨 천이가 발생하지 않게되어 출력 신호(OUTPUT)의 발생은 이루어지지 않게되는 것이다.
그러나 이와같은 종래의 카운터 회로의 내부 리세트 신호를 발생시키 위하여 노드(N1)의 신호 그리고 노드(N1)의 신호보다 반주기 지연된 노드(N2)의 신호를 NAND 연산하여 내부 리세트 신호를 발생시키게되는데, 이때 노드(N2)의 신호는 노드(N1)의 신호보다 반드시 반주기 이상 지연되어야 하는것이 아니라 약간의 지연만으로도 충분히 내부 리세트 신호를 발생시킬수 있는 것이다.
이때 노드(N1)의 신호만 NAND 연산하게되면 카운터를 구성하는 내부 플립플롭에 바운싱이 발생하는 문제가 있다.
따라서 본 발명은 플립플롭을 대신하여 캐패시터를 지연 수단으로 사용함으로써 소자의 수를 줄여 회로의 레이아웃 면적 감소하도록 하는 목적이 있다.
이와같은 목적의 본 발명은 클록 신호에 동기되어 입력된 소정의 펄스신호를 출력하는 플립플롭과, 상기 펄스 신호가 소정의 시간 지연을 갗도록하는 지연 수단과, 상기 지연 수단의 출력 신호를 입력으로 받아 리세트 상태로 되는 카운터 블록을 구비하고, 상기 카운터 블록의 출력 신호가 상기 플립플롭의 데이타 입력단에 피드백 되도록 이루어진 카운터 회로의 상기지연 수단으로서 캐패시터를 구비하여 이루어진다.
이와같이 이루어진 본 발명의 일실시예를 제 3 도를 참조하여 설명하면 다음과 같다.
제 3 도는 본 발명의 리세트 신호 발생 회로를 나타낸 회로도이다.
제 3 도에 나타낸 바와같이, 디 플립플롭(210)의 출력 신호(Q)는 인버터(INV23)를 거쳐 NAND 게이트(G2)에 입력되도록 연결된다.
디 플립플롭(210)의 클록 단자에는 클록 신호(CLK)가 입력되도록 연결되고, 디 플립플롭(210)의 리셋 단자에는 리세트 신호(/RESET)가 입력되도록 연결된다.
또한 디 플립플롭(210)의 출력 신호(Q)는 인버터(INV21)(INV22)를 거쳐 출력 단(OUTPUT)으로 출력 되도록 연결된다.
NAND 게이트(G2)에는 리세트 신호(/RESET)와 인버터(INV11)의 출력 신호, 그리고 인버터(INV23)에 의해 반전된 디 플립플롭(210)의 출력 신호(Q)가 입력되도록 연결된다.
NAND 게이트(G2)의 출력 신호는 카운터 블록(120)의 리세트 단자에 입력되도록 연결되고, 또한 카운터 블록(220)의 클록 단자에는 클록 신호(CLK)가 입력되도록 연결된다.
카운터 블록(220)의 출력 신호는 디 플립플롭(210)의 데이타 입력단(D)에 피드백 되도록 연결된다.
또한 디 플립플롭(210)의 출력단과 접지 사이에는 NMOS 캐패시터(C)가 연결된다.
이와같이 이루어진 본 발명의 동작을 설명하면 다음과 같다.
디 플립플롭(210)에서 출력 신호어가 발생하면, NNOS 캐패시터(C)를 통해 소정의 시간동안 지연이 이루어져서 인버터(INV23)에 입력된다.
디 플립플롭(210)의 출력 신호(Q)는 인버터(INV21)을 통해 반전된 신호와 인버터(INV23)의 출력 신호 그리고 외부에서 입력되는 리세트 신호(/RESET)가 NAND 게이트(G2)에 입력된다.
이와같이 NAND 게이트(G2)에 입력되는 신호의 입력 타이밍은 인버터(INV23)의 출력 신호가 NMOS 캐패시터(C)를 통해 소정의 시간만큼 지연이 이루어지기 때문에 NAND 게이트(G2)의 출력 신호는 인버터(INV23)의 출력 신호가 입력되기 직전까지 하이 레벨의 상태를 유지하다가 인버터(INV23)의 출력 신호가 입력되면 로우 레벨로 되어 카운터 블록(220)을 리세트 시키기 위한 내부 리세트 신호를 발생시키게 되는 것이다.
이때 NMOS 캐패시터(C)를 통해 이루어지는 지연 동작 시간은 NMOS 캐패시터(C)가 가지고 있는 캐패시턴스에 따라 조절 가능하다.
즉, NMOS 캐패시터(C)의 캐패시턴스를 적절히 조절함으로써 반드시 클럭 신호(CLK)의 주기보다 반주기 동안 지연되는 것이 아니라 NMOS 캐패시터(C)의 캐패시턴스에 비례하는 아주 작은 시간 지연의 구현이 가능하게 되는 것이다. 따라서 본 발명은 플립플롭을 대신하여 캐패시터를 지연수단으로 사용함으로써 소자의 수를 줄여 회로의 레이아웃 면적 감소하도록 하는 효과가 있다.

Claims (2)

  1. 클록 신호에 동기되어 입력된 소정의 펄스 신호를 출력하는 플립플롭과, 상기 펄스 신호가 소정의 시간 지연을 갖도록 하는 지연 수단과, 상기 지연 수단의 출력 신호를 입력으로 받아 리세트 상태로 되는 카운터 블록을 구비하고, 상기 카운터 블록의 출력 신호가 상기 플립플롭의 데이타 입력단에 피드백 되도록 이루어진 카운터 회로에 있어서, 상기 지연 수단이 캐패시터인 것이 특징인 카운터 회로.
  2. 제 1 항에 있어서, 상기 캐패시터는, 소스 단자와 드레인 단자가 단락되어 접지 단자에 연결되고, 게이트 단자에 상기 플립플롭의 출력 신호가 입력되도록 연결된 NMOS 캐패시터인 것이 특징인 리세트 신호 발생 회로.
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