KR930005033A - 불휘발성 메모리회로 - Google Patents

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KR930005033A
KR930005033A KR1019920015246A KR920015246A KR930005033A KR 930005033 A KR930005033 A KR 930005033A KR 1019920015246 A KR1019920015246 A KR 1019920015246A KR 920015246 A KR920015246 A KR 920015246A KR 930005033 A KR930005033 A KR 930005033A
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오사무 미츠모토
가즈히코 미키
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사토 후미오
가부시키가이샤 도시바
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Abstract

내용 없음.

Description

불휘발성 메모리회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 구성을 나타낸 회로도,
제2도는 제1구성의 회로의 동작을 나타내는 각 신호의 타이밍차트,
제3도는 제1도의 회로중 일부 회로의 구체적 구성을 나타낸 회로도.

Claims (4)

  1. 리드셀(12)측과 더미셀(15)측의 2개의 비트선출력을 플립플롭회로(18)에 의해 검출하는 프리챠지/디스챠지방식의 불휘발성 메모리에 있어서, 프리챠지 종료전에 디스챠지를 개시하는 수단을 갖춘 프리챠지신호를 발생시키는 제1논리회로(22)와 디스챠지신호를 발생시키는 제2논리회로(21)를 구비하여 구성된 것을 특징으로 불휘발성 메모리회로.
  2. 제1항에 있어서, 상기 프리챠지신호는 상기 디스챠지신호를 입력으로 한 상기 재1논리회로(22)의 출력인 것을 특징으로 하는 불휘발성 메모리회로.
  3. 제1항에 있어서, 상기 프리챠지신호와 디스챠지신호를 발생시키는 제1및 제2논리회로(22,21)에 입력되는 클럭신호중 제1논리회로(22)의 입력을 지연시키는 지연회로(23)를 설치한 것을 특징으로 하는 불휘발성 메모리회로.
  4. 제1항에 있어서, 상기 프리챠지신호와 디스챠지신호를 발생시키는 제1및 제2논리회로(22,21)의 출력중 제1논리회로(22)의 출력을 지연시키는 지연회로 (24)를 설치한 것을 특징으로 하는 불휘발성 메모리회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920015246A 1991-08-30 1992-08-25 불휘발성 메모리의 독출회로 KR960002007B1 (ko)

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