KR890017702A - 반도체메모리 - Google Patents

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KR890017702A
KR890017702A KR1019890006519A KR890006519A KR890017702A KR 890017702 A KR890017702 A KR 890017702A KR 1019890006519 A KR1019890006519 A KR 1019890006519A KR 890006519 A KR890006519 A KR 890006519A KR 890017702 A KR890017702 A KR 890017702A
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히로아키 다나카
나오카즈 미야와키
Original Assignee
아오이 죠이치
가부시키가이샤 도시바
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    • G11C—STATIC STORES
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

내용 없음

Description

반도체메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 1실시예에 따른 SRAM의 일부를 나타낸 블럭도, 제 2 도는 제 1 도와 실시예에 있어서 부분 디코더의 구체적인 일례를 나타낸 논리회로도, 제 3 도(a), (b)는 제 1 도의 실시예에 있어서 CE1입력회로와 CE2입력회로의 구체적인 일례를 나타낸 회로도, 제 4 도는 제 1 도의 실시예의 동작을 설명하기 위해 나타냄.

Claims (1)

  1. 메모리칩의 동작타이밍을 지정하기 위한 제 1 칩이네이블신호(CE1)가 입력되는 제 1 칩이네이블입력회로(1)와 ; 메모리칩의 대기상태/동작상태의 선택지정하기 위한 제 2 칩이네이블신호(CE2)를 입력받아 상기 제 1 칩이네이블입혁회로(1)의 출력신호가 활성화됨에 따라 상기 제 2 칩네이블신호(CE2)의 내용에 대응되는 내부칩이네이블신호(CEi)를 출력하며, 이 내부칩네이블신호(CEi)를 칩내부회로 일부에 공급함으로써 그 출력변화가 정지되도록 제어하는 제 2칩이네이블입력회로(2)를 구비하여 구성된 것을 특정으로 하는 반도체메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890006519A 1988-05-16 1989-05-16 반도체 메모리 KR930000961B1 (ko)

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