JPH05109290A - 不揮発性メモリ回路 - Google Patents
不揮発性メモリ回路Info
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- JPH05109290A JPH05109290A JP21993291A JP21993291A JPH05109290A JP H05109290 A JPH05109290 A JP H05109290A JP 21993291 A JP21993291 A JP 21993291A JP 21993291 A JP21993291 A JP 21993291A JP H05109290 A JPH05109290 A JP H05109290A
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- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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Abstract
(57)【要約】
【目的】プリチャージ／ディスチャージ方式の不揮発性
メモリにおいて、設計上プリチャージ期間が十分でない
構成でも、安定した読出し動作を実現する。 【構成】 リードセル側とダミーセル側の２つのビット
線出力をフリップフロップ回路により検出するプリチャ
ージ／ディスチャージ方式の不揮発性メモリにおいて、
プリチャージ終了前にディスチャージを開始する手段を
有したプリチャージ信号を発生する第１の論理回路とデ
ィスチャージ信号を発生する第２の論理回路とを具備し
ている。
メモリにおいて、設計上プリチャージ期間が十分でない
構成でも、安定した読出し動作を実現する。 【構成】 リードセル側とダミーセル側の２つのビット
線出力をフリップフロップ回路により検出するプリチャ
ージ／ディスチャージ方式の不揮発性メモリにおいて、
プリチャージ終了前にディスチャージを開始する手段を
有したプリチャージ信号を発生する第１の論理回路とデ
ィスチャージ信号を発生する第２の論理回路とを具備し
ている。
Description
【０００１】
【産業上の利用分野】この発明は特にマイコン等のロジ
ック製品に搭載されるＥＰＲＯＭ等、プリチャージ、デ
ィスチャージ方式の不揮発性メモリ回路に関する。
ック製品に搭載されるＥＰＲＯＭ等、プリチャージ、デ
ィスチャージ方式の不揮発性メモリ回路に関する。
【０００２】
【従来の技術】図１３は従来のプリチャージ、ディスチ
ャージ方式の不揮発性メモリ回路の読出し系の構成を示
す回路図である。ローデコーダ11はリードセル側の複数
のワード線のうちの１つのワード線ＲＷを選択すると共
にダミーセル側のダミーワード線ＤＷを選択する。
ャージ方式の不揮発性メモリ回路の読出し系の構成を示
す回路図である。ローデコーダ11はリードセル側の複数
のワード線のうちの１つのワード線ＲＷを選択すると共
にダミーセル側のダミーワード線ＤＷを選択する。
【０００３】ワード線ＲＷには各々制御ゲートが接続さ
れた複数のメモリセルいわゆるリードセル12が配列して
いる。各リードセル12の電流通路の一端は対応するビッ
ト線ＢＲに接続される。これらビット線ＢＲの先端に
は、それぞれ選択トランジスタ13-1が設けられている。
選択トランジスタ13-1のゲートにはカラムデコーダ14-1
の出力が供給され、選択トランジスタ13-1はカラムデコ
ーダ14-1によって制御される。
れた複数のメモリセルいわゆるリードセル12が配列して
いる。各リードセル12の電流通路の一端は対応するビッ
ト線ＢＲに接続される。これらビット線ＢＲの先端に
は、それぞれ選択トランジスタ13-1が設けられている。
選択トランジスタ13-1のゲートにはカラムデコーダ14-1
の出力が供給され、選択トランジスタ13-1はカラムデコ
ーダ14-1によって制御される。
【０００４】また、ダミーワード線ＤＷには各々制御ゲ
ートが接続された複数のダミーセル15が配列している。
各ダミーセル15の電流通路の一端は対応するダミービッ
ト線ＢＤに接続され、これらビット線ＢＤの先端にはそ
れぞれ選択トランジスタ13-2が設けられている。選択ト
ランジスタ13-2はカラムデコーダ14-2によって制御され
る。
ートが接続された複数のダミーセル15が配列している。
各ダミーセル15の電流通路の一端は対応するダミービッ
ト線ＢＤに接続され、これらビット線ＢＤの先端にはそ
れぞれ選択トランジスタ13-2が設けられている。選択ト
ランジスタ13-2はカラムデコーダ14-2によって制御され
る。
【０００５】プリチャージ／ディスチャージコントロー
ル回路16はクロックφに従って、Ｐチャネル型のプリチ
ャージトランジスタＰ1 ，Ｐ2 のゲートにプリチャージ
信号ＰＲを与え、Ｎチャネル型のディスチャージトラン
ジスタＤ1 ，Ｄ2 のゲートにディスチャージ信号ＤＩＳ
を与える。
ル回路16はクロックφに従って、Ｐチャネル型のプリチ
ャージトランジスタＰ1 ，Ｐ2 のゲートにプリチャージ
信号ＰＲを与え、Ｎチャネル型のディスチャージトラン
ジスタＤ1 ，Ｄ2 のゲートにディスチャージ信号ＤＩＳ
を与える。
【０００６】プリチャージトランジスタＰ1 ，Ｐ2 それ
ぞれのソースは電源電圧ＶCCに接続される。プリチャー
ジトランジスタＰ1 のドレインはトランスファトランジ
スタＮ1 を介して選択トランジスタ13-1の共通ソース接
点に接続されている。また、プリチャージトランジスタ
Ｐ2 のドレインはトランスファトランジスタＮ2 を介し
て選択トランジスタ13-2の共通ソース接点に接続されて
いる。
ぞれのソースは電源電圧ＶCCに接続される。プリチャー
ジトランジスタＰ1 のドレインはトランスファトランジ
スタＮ1 を介して選択トランジスタ13-1の共通ソース接
点に接続されている。また、プリチャージトランジスタ
Ｐ2 のドレインはトランスファトランジスタＮ2 を介し
て選択トランジスタ13-2の共通ソース接点に接続されて
いる。
【０００７】上記トランスファトランジスタＮ1 ，Ｎ2
それぞれのゲートにはバイアス電圧発生回路17からの出
力が与えられ、このトランスファトランジスタＮ1 ，Ｎ
2 が制御されるようになっている。
それぞれのゲートにはバイアス電圧発生回路17からの出
力が与えられ、このトランスファトランジスタＮ1 ，Ｎ
2 が制御されるようになっている。
【０００８】ディスチャージトランジスタＤ1 ，Ｄ2 そ
れぞれのソースは接地電圧ＧＮＤに接続される。ディス
チャージトランジスタＤ1 のドレインは各リードセル12
の電流通路の他端に接続される。ディスチャージトラン
ジスタＤ2 のドレインは各ダミーセル15の電流通路の他
端に接続される。
れぞれのソースは接地電圧ＧＮＤに接続される。ディス
チャージトランジスタＤ1 のドレインは各リードセル12
の電流通路の他端に接続される。ディスチャージトラン
ジスタＤ2 のドレインは各ダミーセル15の電流通路の他
端に接続される。
【０００９】読出しデータを出力する回路として、プリ
チャージトランジスタＰ1 とトランスファトランジスタ
Ｎ1 のドレイン接続点を一方の入力Ｖｉｒ、プリチャー
ジトランジスタＰ2 とトランスファトランジスタＮ2 の
ドレイン接続点を他方の入力Ｖｉｄとするフリップフロ
ップ回路18が設けられている。このフリップフロップ回
路18は２個のＮＯＲゲート回路19，20の入出力間を交差
接続させてなり、一方のＮＯＲゲート回路20の出力端よ
り読出しデータＤＯＵＴを得る。
チャージトランジスタＰ1 とトランスファトランジスタ
Ｎ1 のドレイン接続点を一方の入力Ｖｉｒ、プリチャー
ジトランジスタＰ2 とトランスファトランジスタＮ2 の
ドレイン接続点を他方の入力Ｖｉｄとするフリップフロ
ップ回路18が設けられている。このフリップフロップ回
路18は２個のＮＯＲゲート回路19，20の入出力間を交差
接続させてなり、一方のＮＯＲゲート回路20の出力端よ
り読出しデータＤＯＵＴを得る。
【００１０】図１４は上記回路中のプリチャージ／ディ
スチャージコントロール回路16の具体例を示す構成の回
路図である。ＡＮＤ回路61、ＮＡＮＤ回路62、インバー
タ回路63，64，65から構成される。各信号の関係を図１
５のタイミングチャートに示す。ＭＯＤＥ1 ，ＭＯＤＥ
2 はテストモード信号であり、信頼性チェック時等に
“Ｈ”（ハイレベル）になる。従って、ＭＯＤＥ1 ，Ｍ
ＯＤＥ2 が共に“Ｌ”（ローレベル）のとき通常のリー
ドモードとなる。
スチャージコントロール回路16の具体例を示す構成の回
路図である。ＡＮＤ回路61、ＮＡＮＤ回路62、インバー
タ回路63，64，65から構成される。各信号の関係を図１
５のタイミングチャートに示す。ＭＯＤＥ1 ，ＭＯＤＥ
2 はテストモード信号であり、信頼性チェック時等に
“Ｈ”（ハイレベル）になる。従って、ＭＯＤＥ1 ，Ｍ
ＯＤＥ2 が共に“Ｌ”（ローレベル）のとき通常のリー
ドモードとなる。
【００１１】図１６、図１７はそれぞれ上記図１３の従
来回路の動作を示すタイミングチャートであり、図１６
はプリチャージ期間が十分とられている場合、図１７は
メモリの設計上動作周波数が高くなり、プリチャージ期
間が十分でない場合を示している。
来回路の動作を示すタイミングチャートであり、図１６
はプリチャージ期間が十分とられている場合、図１７は
メモリの設計上動作周波数が高くなり、プリチャージ期
間が十分でない場合を示している。
【００１２】図１６および図１７において、プリチャー
ジ信号ＰＲおよびディスチャージ信号ＤＩＳが“Ｌ”の
プリチャージ期間中、プリチャージトランジスタＰ1 ，
Ｐ2がオン状態になる。これにより、リードセル側とダ
ミーセル側におけるフリップフロップ回路18の両入力の
電位Ｖｉｒ，Ｖｉｄ、および選択されたビット線ＢＲの
電位Ｖｂｒ、ダミービット線ＢＤの電位Ｖｂｄ、そし
て、選択されたソース線の電位Ｖｓｒ，Ｖｓｄはプリチ
ャージされる。
ジ信号ＰＲおよびディスチャージ信号ＤＩＳが“Ｌ”の
プリチャージ期間中、プリチャージトランジスタＰ1 ，
Ｐ2がオン状態になる。これにより、リードセル側とダ
ミーセル側におけるフリップフロップ回路18の両入力の
電位Ｖｉｒ，Ｖｉｄ、および選択されたビット線ＢＲの
電位Ｖｂｒ、ダミービット線ＢＤの電位Ｖｂｄ、そし
て、選択されたソース線の電位Ｖｓｒ，Ｖｓｄはプリチ
ャージされる。
【００１３】通常では、リードセル12とダミーセル15の
ｇｍ（オン抵抗の逆数）に差（リードセル＞ダミーセ
ル）が設けられている。このため、プリチャージ期間
中、上記電位Ｖｂｒ、電位Ｖｂｄと電位Ｖｓｒ，Ｖｓｄ
のプリチャージレベルにおいてレベル推移が異なる。す
なわち、Ｖｂｒ＞Ｖｂｄ、Ｖｓｒ＞Ｖｓｄと始めはアン
バランスであり、次第にその差がなくなる方向に推移す
る。
ｇｍ（オン抵抗の逆数）に差（リードセル＞ダミーセ
ル）が設けられている。このため、プリチャージ期間
中、上記電位Ｖｂｒ、電位Ｖｂｄと電位Ｖｓｒ，Ｖｓｄ
のプリチャージレベルにおいてレベル推移が異なる。す
なわち、Ｖｂｒ＞Ｖｂｄ、Ｖｓｒ＞Ｖｓｄと始めはアン
バランスであり、次第にその差がなくなる方向に推移す
る。
【００１４】次に、プリチャージ信号ＰＲが“Ｌ”から
“Ｈ”になり、ディスチャージ信号ＤＩＳも“Ｌ”から
“Ｈ”になってディスチャージ期間になる。このとき、
プリチャージ信号ＰＲとディスチャージ信号ＤＩＳとの
間に配線遅延等によりギャップがあると、この間プリチ
ャージされた各ノードはダイナミックに保持されること
となる。リードセル12のフローティングゲートに電子が
注入されていない状態として、以下説明する。
“Ｈ”になり、ディスチャージ信号ＤＩＳも“Ｌ”から
“Ｈ”になってディスチャージ期間になる。このとき、
プリチャージ信号ＰＲとディスチャージ信号ＤＩＳとの
間に配線遅延等によりギャップがあると、この間プリチ
ャージされた各ノードはダイナミックに保持されること
となる。リードセル12のフローティングゲートに電子が
注入されていない状態として、以下説明する。
【００１５】プリチャージ期間が十分とられている図１
６では、プリチャージ期間中に上記電位Ｖｂｒ、電位Ｖ
ｂｄのプリチャージレベル、および電位Ｖｓｒ，Ｖｓｄ
のプリチャージレベルは十分に引き上げられる。従っ
て、フリップフロップ回路18の両入力Ｖｉｒ，Ｖｉｄは
必然的にＶｉｒがＶｉｄよりも先にセンスレベルに達す
ることになる。これにより、フリップフロップ回路18の
出力には正常な読出しデータＤＯＵＴが得られる。
６では、プリチャージ期間中に上記電位Ｖｂｒ、電位Ｖ
ｂｄのプリチャージレベル、および電位Ｖｓｒ，Ｖｓｄ
のプリチャージレベルは十分に引き上げられる。従っ
て、フリップフロップ回路18の両入力Ｖｉｒ，Ｖｉｄは
必然的にＶｉｒがＶｉｄよりも先にセンスレベルに達す
ることになる。これにより、フリップフロップ回路18の
出力には正常な読出しデータＤＯＵＴが得られる。
【００１６】プリチャージ期間が十分でない図１７で
は、プリチャージ期間中に、上記電位Ｖｂｒ、電位Ｖｂ
ｄのプリチャージレベル、および電位Ｖｓｒ，Ｖｓｄの
プリチャージレベルはアンバランスのままディスチャー
ジ期間に入ってしまう。
は、プリチャージ期間中に、上記電位Ｖｂｒ、電位Ｖｂ
ｄのプリチャージレベル、および電位Ｖｓｒ，Ｖｓｄの
プリチャージレベルはアンバランスのままディスチャー
ジ期間に入ってしまう。
【００１７】回路構成上、ソース線の容量が比較的大き
いのでソース線とビット線さらにフリップフロップの入
力の間にチャージシェアが起こり、フリップフロップの
入力のレベルが低下する。このときビット線の電位の関
係はＶｂｒ＞Ｖｂｄ、ソース線の電位関係はＶｓｒ＞Ｖ
ｓｄとなっているので、フリップフロップの入力端の電
位もＶｉｒ＞Ｖｉｄとなる。これにより、本来のリード
セル12とダミーセル15のｇｍの差によってＶｉｒ＜Ｖｉ
ｄとなる前にＶｉｒ＞Ｖｉｄのままフリップフロップ回
路18のセンスレベルまで低下する。
いのでソース線とビット線さらにフリップフロップの入
力の間にチャージシェアが起こり、フリップフロップの
入力のレベルが低下する。このときビット線の電位の関
係はＶｂｒ＞Ｖｂｄ、ソース線の電位関係はＶｓｒ＞Ｖ
ｓｄとなっているので、フリップフロップの入力端の電
位もＶｉｒ＞Ｖｉｄとなる。これにより、本来のリード
セル12とダミーセル15のｇｍの差によってＶｉｒ＜Ｖｉ
ｄとなる前にＶｉｒ＞Ｖｉｄのままフリップフロップ回
路18のセンスレベルまで低下する。
【００１８】すなわち、ディスチャージが始まり、リー
ドセル12とダミーセル15のｇｍの差（リードセル＞ダミ
ーセル）により本来Ｖｉｒ＜Ｖｉｄとならなければなら
ないところを、Ｖｉｒ＞Ｖｉｄのままフリップフロップ
回路18のセンスレベルまで達し、オンセルをオフセルと
してＤＯＵＴを読出してしまう誤動作が発生する。
ドセル12とダミーセル15のｇｍの差（リードセル＞ダミ
ーセル）により本来Ｖｉｒ＜Ｖｉｄとならなければなら
ないところを、Ｖｉｒ＞Ｖｉｄのままフリップフロップ
回路18のセンスレベルまで達し、オンセルをオフセルと
してＤＯＵＴを読出してしまう誤動作が発生する。
【００１９】
【発明が解決しようとする課題】このように、従来では
設計上プリチャージ期間が十分でない構成では、プリチ
ャージレベルのアンバランスが助長され、リードセル側
から読み出す電位とダミーセル側から読み出す電位のレ
ベル推移に交差する部分が発生する。このため、センス
レベルに到達する順番が逆になり、フリップフロップ回
路が正常なデータ読み出さない場合があるという欠点が
ある。
設計上プリチャージ期間が十分でない構成では、プリチ
ャージレベルのアンバランスが助長され、リードセル側
から読み出す電位とダミーセル側から読み出す電位のレ
ベル推移に交差する部分が発生する。このため、センス
レベルに到達する順番が逆になり、フリップフロップ回
路が正常なデータ読み出さない場合があるという欠点が
ある。
【００２０】この発明は上記のような事情を考慮してな
されたものであり、その目的はプリチャージ期間が十分
でない構成でも、安定した読出し動作を実現する不揮発
性メモリ回路を提供することにある。
されたものであり、その目的はプリチャージ期間が十分
でない構成でも、安定した読出し動作を実現する不揮発
性メモリ回路を提供することにある。
【００２１】
【課題を解決するための手段】この発明の不揮発性メモ
リ回路は、リードセル側とダミーセル側の２つのビット
線出力をフリップフロップ回路により検出するプリチャ
ージ／ディスチャージ方式の不揮発性メモリにおいて、
プリチャージ終了前にディスチャージを開始する手段を
有したプリチャージ信号を発生する第１の論理回路とデ
ィスチャージ信号を発生する第２の論理回路とを具備し
たことを特徴とする。
リ回路は、リードセル側とダミーセル側の２つのビット
線出力をフリップフロップ回路により検出するプリチャ
ージ／ディスチャージ方式の不揮発性メモリにおいて、
プリチャージ終了前にディスチャージを開始する手段を
有したプリチャージ信号を発生する第１の論理回路とデ
ィスチャージ信号を発生する第２の論理回路とを具備し
たことを特徴とする。
【００２２】
【作用】この発明では、プリチャージ信号が切れる前に
ディスチャージを開始することにより、ビット線、ソー
ス線のプリチャージレベルのアンバランスによって生じ
るチャージシェアをなくす。
ディスチャージを開始することにより、ビット線、ソー
ス線のプリチャージレベルのアンバランスによって生じ
るチャージシェアをなくす。
【００２３】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の第１の実施例に係るプリ
チャージ、ディスチャージ方式の不揮発性メモリ回路の
読出し系の構成を示す回路図である。
り説明する。図１はこの発明の第１の実施例に係るプリ
チャージ、ディスチャージ方式の不揮発性メモリ回路の
読出し系の構成を示す回路図である。
【００２４】前記図１３の構成と比べてディスチャージ
コントロール回路21とプリチャージコントロール回路22
が別個に設けられたことが異なり、ディスチャージコン
トロール回路21の出力を受けてプリチャージコントロー
ル回路22が動作する構成である。その他の回路構成は前
記図１３の回路構成と同様であるため説明を省略する。
コントロール回路21とプリチャージコントロール回路22
が別個に設けられたことが異なり、ディスチャージコン
トロール回路21の出力を受けてプリチャージコントロー
ル回路22が動作する構成である。その他の回路構成は前
記図１３の回路構成と同様であるため説明を省略する。
【００２５】図２は上記図１の構成の回路の動作を示す
各信号のタイミングチャートである。前記図１３同様に
図１のリードセル12のフローティングゲートには電子が
注入されていない状態として動作説明する。
各信号のタイミングチャートである。前記図１３同様に
図１のリードセル12のフローティングゲートには電子が
注入されていない状態として動作説明する。
【００２６】この発明の構成によれば、プリチャージ信
号ＰＲをディスチャージ信号ＤＩＳよりも遅らせる。こ
のようにすれば、動作周波数が高く設定されプリチャー
ジ期間が短く、プリチャージが不十分であったとしても
従来のような誤動作は回避できる。
号ＰＲをディスチャージ信号ＤＩＳよりも遅らせる。こ
のようにすれば、動作周波数が高く設定されプリチャー
ジ期間が短く、プリチャージが不十分であったとしても
従来のような誤動作は回避できる。
【００２７】すなわち、選択されたビット線ＢＲの電位
Ｖｂｒ、ダミービット線ＢＤの電位Ｖｂｄのプリチャー
ジレベル、そして選択されたソース線の電位Ｖｓｒ，Ｖ
ｓｄのプリチャージレベルにおいて、リードセルとダミ
ーセルのｇｍの差（リードセル＞ダミーセル）によって
アンバランス（Ｖｂｒ＞Ｖｂｄ、Ｖｓｒ＞Ｖｓｄ）が生
じていても、ダイナミック保持の期間がないため、チャ
ージシェアが起こらない。
Ｖｂｒ、ダミービット線ＢＤの電位Ｖｂｄのプリチャー
ジレベル、そして選択されたソース線の電位Ｖｓｒ，Ｖ
ｓｄのプリチャージレベルにおいて、リードセルとダミ
ーセルのｇｍの差（リードセル＞ダミーセル）によって
アンバランス（Ｖｂｒ＞Ｖｂｄ、Ｖｓｒ＞Ｖｓｄ）が生
じていても、ダイナミック保持の期間がないため、チャ
ージシェアが起こらない。
【００２８】すなわち、ディスチャージ信号ＤＩＳが
“Ｌ”から“Ｈ”に変わってディスチャージが始まる
と、プリチャージレベルにアンバランスがあったソース
線の電位Ｖｓｒ，Ｖｓｄは接地電圧ＧＮＤのレベルに設
定される。そして、ビット線ＢＲとダミービット線ＢＤ
については、ｇｍの差（リードセル＞ダミーセル）によ
り、両者の電位はＶｂｒ＜Ｖｂｄになるようにイコライ
ズされる。また、フリップフロップ回路18の入力Ｖｉ
ｒ，Ｖｉｄはプリチャージが切れるまで電源電圧Ｖccに
保持される。
“Ｌ”から“Ｈ”に変わってディスチャージが始まる
と、プリチャージレベルにアンバランスがあったソース
線の電位Ｖｓｒ，Ｖｓｄは接地電圧ＧＮＤのレベルに設
定される。そして、ビット線ＢＲとダミービット線ＢＤ
については、ｇｍの差（リードセル＞ダミーセル）によ
り、両者の電位はＶｂｒ＜Ｖｂｄになるようにイコライ
ズされる。また、フリップフロップ回路18の入力Ｖｉ
ｒ，Ｖｉｄはプリチャージが切れるまで電源電圧Ｖccに
保持される。
【００２９】その後、プリチャージ期間が切れると、フ
リップフロップ回路18の入力Ｖｉｒ，ＶｉｄはＶccから
Ｖｉｒ＜Ｖｉｄの状態を保ちつつＧＮＤレベルまでディ
スチャージされる。これは、リードセルとダミーセルの
ｇｍの差がリードセル＞ダミーセルに設定されているこ
とに加え、この時点でビット線ＢＲの電位Ｖｂｒ、ダミ
ービット線ＢＤの電位ＶｂｄはＶｂｒ＜Ｖｂｄにイコラ
イズされているためである。この結果、従来のような誤
動作は起こらずに安定した読み出しが可能になる。
リップフロップ回路18の入力Ｖｉｒ，ＶｉｄはＶccから
Ｖｉｒ＜Ｖｉｄの状態を保ちつつＧＮＤレベルまでディ
スチャージされる。これは、リードセルとダミーセルの
ｇｍの差がリードセル＞ダミーセルに設定されているこ
とに加え、この時点でビット線ＢＲの電位Ｖｂｒ、ダミ
ービット線ＢＤの電位ＶｂｄはＶｂｒ＜Ｖｂｄにイコラ
イズされているためである。この結果、従来のような誤
動作は起こらずに安定した読み出しが可能になる。
【００３０】図３は図１の回路中のディスチャージコン
トロール回路21とプリチャージコントロール回路22の具
体例を示す回路図である。ディスチャージコントロール
回路21はＯＲ回路31、ＮＡＮＤ回路32、インバータ33，
34，35から構成される。また、プリチャージコントロー
ル回路22はＮＡＮＤ回路36、インバータ37，38から構成
される。
トロール回路21とプリチャージコントロール回路22の具
体例を示す回路図である。ディスチャージコントロール
回路21はＯＲ回路31、ＮＡＮＤ回路32、インバータ33，
34，35から構成される。また、プリチャージコントロー
ル回路22はＮＡＮＤ回路36、インバータ37，38から構成
される。
【００３１】ＮＡＮＤ回路32の一方入力端には、インバ
ータ33を介したＭＯＤＥ1 の反転信号が入力される。Ｎ
ＡＮＤ回路32の他方入力端にはＯＲ回路31の出力端が接
続される。ＯＲ回路31の入力は３入力端あり、それぞれ
ＭＯＤＥ2 ，ＭＯＤＥ3 の各信号、インバータ34を介し
たクロックφが入力される。ＮＡＮＤ回路32の出力はイ
ンバータ35を介してディスチャージ信号ＤＩＳを発す
る。さらに、このディスチャージ信号ＤＩＳはプリチャ
ージコントロール回路22内におけるＮＡＮＤ回路36の一
方入力端に入力される。ＮＡＮＤ回路36の他方入力端に
はインバータ37を介したＭＯＤＥ3 の反転信号が入力さ
れる。ＮＡＮＤ回路36の出力はインバータ38を介してプ
リチャージ信号ＰＲを発する。
ータ33を介したＭＯＤＥ1 の反転信号が入力される。Ｎ
ＡＮＤ回路32の他方入力端にはＯＲ回路31の出力端が接
続される。ＯＲ回路31の入力は３入力端あり、それぞれ
ＭＯＤＥ2 ，ＭＯＤＥ3 の各信号、インバータ34を介し
たクロックφが入力される。ＮＡＮＤ回路32の出力はイ
ンバータ35を介してディスチャージ信号ＤＩＳを発す
る。さらに、このディスチャージ信号ＤＩＳはプリチャ
ージコントロール回路22内におけるＮＡＮＤ回路36の一
方入力端に入力される。ＮＡＮＤ回路36の他方入力端に
はインバータ37を介したＭＯＤＥ3 の反転信号が入力さ
れる。ＮＡＮＤ回路36の出力はインバータ38を介してプ
リチャージ信号ＰＲを発する。
【００３２】上記各信号の関係を図４のタイミングチャ
ートに示す。ＭＯＤＥ1 ，ＭＯＤＥ2 ，ＭＯＤＥ3 はテ
ストモード信号であり、信頼性チェック時等に“Ｈ”
（ハイレベル）になる。従って、ＭＯＤＥ1 ，2 ，3 が
共に“Ｌ”（ローレベル）のとき通常のリードモードと
なる。このとき、プリチャージ信号ＰＲが切れる前にデ
ィスチャージが始まるようにプリチャージ信号ＰＲを遅
らせる（図４中ＤＬ）。これによって誤動作の防止に寄
与する。図５はこの発明の第２の実施例に係るプリチャ
ージ、ディスチャージ方式の不揮発性メモリ回路の読出
し系の構成を示す回路図である。
ートに示す。ＭＯＤＥ1 ，ＭＯＤＥ2 ，ＭＯＤＥ3 はテ
ストモード信号であり、信頼性チェック時等に“Ｈ”
（ハイレベル）になる。従って、ＭＯＤＥ1 ，2 ，3 が
共に“Ｌ”（ローレベル）のとき通常のリードモードと
なる。このとき、プリチャージ信号ＰＲが切れる前にデ
ィスチャージが始まるようにプリチャージ信号ＰＲを遅
らせる（図４中ＤＬ）。これによって誤動作の防止に寄
与する。図５はこの発明の第２の実施例に係るプリチャ
ージ、ディスチャージ方式の不揮発性メモリ回路の読出
し系の構成を示す回路図である。
【００３３】前記図１と比べてディレー回路23が新たに
設けられている。このディレー回路23はクロックφを入
力し、その出力をプリチャージコントロール回路22に入
力する構成となっている。の信号が別個に設けられ、デ
ィスチャージコントロール回路21の出力を受けてプリチ
ャージコントロール回路22が動作する構成である。この
回路構成でも、動作は図２と同様である。プリチャージ
信号ＰＲをディスチャージ信号ＤＩＳよりも遅らせ、プ
リチャージが不十分であっても従来のような誤動作を回
避する。
設けられている。このディレー回路23はクロックφを入
力し、その出力をプリチャージコントロール回路22に入
力する構成となっている。の信号が別個に設けられ、デ
ィスチャージコントロール回路21の出力を受けてプリチ
ャージコントロール回路22が動作する構成である。この
回路構成でも、動作は図２と同様である。プリチャージ
信号ＰＲをディスチャージ信号ＤＩＳよりも遅らせ、プ
リチャージが不十分であっても従来のような誤動作を回
避する。
【００３４】図６は図５の回路中のディスチャージコン
トロール回路21、プリチャージコントロール回路22、デ
ィレー回路23の具体例を示す回路図である。ディスチャ
ージコントロール回路21は前記図３の構成のものと同様
である。また、プリチャージコントロール回路22はＡＮ
Ｄ回路41、ＮＯＲ回路42、インバータ43，44，44，46か
ら構成される。ディレー回路23は複数直列したインバー
タ47で構成される。
トロール回路21、プリチャージコントロール回路22、デ
ィレー回路23の具体例を示す回路図である。ディスチャ
ージコントロール回路21は前記図３の構成のものと同様
である。また、プリチャージコントロール回路22はＡＮ
Ｄ回路41、ＮＯＲ回路42、インバータ43，44，44，46か
ら構成される。ディレー回路23は複数直列したインバー
タ47で構成される。
【００３５】プリチャージコントロール回路22内のＡＮ
Ｄ回路41の入力は３入力ある。第１の入力端子はクロッ
クφをディレー回路23さらにインバータ43を介して入力
する。第２、第３の入力端子はそれぞれＭＯＤＥ1 ，Ｍ
ＯＤＥ2 の信号が入力される。
Ｄ回路41の入力は３入力ある。第１の入力端子はクロッ
クφをディレー回路23さらにインバータ43を介して入力
する。第２、第３の入力端子はそれぞれＭＯＤＥ1 ，Ｍ
ＯＤＥ2 の信号が入力される。
【００３６】ＡＮＤ回路41の出力は、ＮＯＲ回路42の一
方入力端にインバータ35を介してディスチャージ信号Ｄ
ＩＳを発する。さらに、このディスチャージ信号ＤＩＳ
はプリチャージコントロール回路22内のＮＡＮＤ回路36
の一方入力端に接続される。ＮＯＲ回路42の他方入力端
にはＭＯＤＥ3 の信号が入力される。ＮＯＲ回路46の出
力はインバータ46を介してプリチャージ信号ＰＲを発す
る。
方入力端にインバータ35を介してディスチャージ信号Ｄ
ＩＳを発する。さらに、このディスチャージ信号ＤＩＳ
はプリチャージコントロール回路22内のＮＡＮＤ回路36
の一方入力端に接続される。ＮＯＲ回路42の他方入力端
にはＭＯＤＥ3 の信号が入力される。ＮＯＲ回路46の出
力はインバータ46を介してプリチャージ信号ＰＲを発す
る。
【００３７】上記各信号の関係を図７のタイミングチャ
ートに示す。ＭＯＤＥ1 ，2 ，3 の各テストモード信号
は図４と同様である。図中ＤＬに示されるようにプリチ
ャージ信号ＰＲがディスチャージ信号ＤＩＳよりも遅れ
て出力される。図８はこの発明の第３の実施例に係るプ
リチャージ、ディスチャージ方式の不揮発性メモリ回路
の読出し系の構成を示す回路図である。
ートに示す。ＭＯＤＥ1 ，2 ，3 の各テストモード信号
は図４と同様である。図中ＤＬに示されるようにプリチ
ャージ信号ＰＲがディスチャージ信号ＤＩＳよりも遅れ
て出力される。図８はこの発明の第３の実施例に係るプ
リチャージ、ディスチャージ方式の不揮発性メモリ回路
の読出し系の構成を示す回路図である。
【００３８】前記図５のディレー回路23をプリチャージ
コントロール回路22の前に設ける代りにプリチャージコ
ントロール回路22の後にディレー回路24を設ける構成と
なっている。プリチャージコントロール回路22からのプ
リチャージ信号ＰＲを直接遅延させる構成である。この
回路構成でも、動作は図２と同様である。プリチャージ
信号ＰＲをディスチャージ信号ＤＩＳよりも遅らせ、プ
リチャージが不十分であっても従来のような誤動作を回
避する。
コントロール回路22の前に設ける代りにプリチャージコ
ントロール回路22の後にディレー回路24を設ける構成と
なっている。プリチャージコントロール回路22からのプ
リチャージ信号ＰＲを直接遅延させる構成である。この
回路構成でも、動作は図２と同様である。プリチャージ
信号ＰＲをディスチャージ信号ＤＩＳよりも遅らせ、プ
リチャージが不十分であっても従来のような誤動作を回
避する。
【００３９】図９は図８の回路中のディスチャージコン
トロール回路21、プリチャージコントロール回路22、デ
ィレー回路24の具体例を示す回路図である。個々の回路
構成は前記図６のディスチャージコントロール回路21、
プリチャージコントロール回路22、ディレー回路23の構
成のものと同様であるが、図６においてクロックφの入
力端とプリチャージコントロール回路22内のインバータ
43との間に挿入されていたディレー回路23がこの図９で
はプリチャージコントロール回路22内のインバータ46の
後にディレー回路24として設けられた構成になってい
る。
トロール回路21、プリチャージコントロール回路22、デ
ィレー回路24の具体例を示す回路図である。個々の回路
構成は前記図６のディスチャージコントロール回路21、
プリチャージコントロール回路22、ディレー回路23の構
成のものと同様であるが、図６においてクロックφの入
力端とプリチャージコントロール回路22内のインバータ
43との間に挿入されていたディレー回路23がこの図９で
はプリチャージコントロール回路22内のインバータ46の
後にディレー回路24として設けられた構成になってい
る。
【００４０】上記各信号の関係を図１０に示す。ＭＯＤ
Ｅ1 ，2 ，3 の各テストモード信号は図４と同様であ
る。図中ＤＬに示されるようにプリチャージ信号ＰＲが
ディスチャージ信号ＤＩＳよりも遅れて出力される。
Ｅ1 ，2 ，3 の各テストモード信号は図４と同様であ
る。図中ＤＬに示されるようにプリチャージ信号ＰＲが
ディスチャージ信号ＤＩＳよりも遅れて出力される。
【００４１】また、上記図５内のディレー回路23の他の
実施例として図１１（ａ）に示される回路図があげられ
る。この回路はＮＯＲ回路51の一方入力端に信号ＩＮを
直接入力させ、ＮＯＲ回路51の他方入力端には偶数個の
複数のインバータ52によって遅延させた信号ＩＮを入力
させる。ＮＯＲ回路51の出力はインバータ53を介して信
号ＯＵＴを出力する。
実施例として図１１（ａ）に示される回路図があげられ
る。この回路はＮＯＲ回路51の一方入力端に信号ＩＮを
直接入力させ、ＮＯＲ回路51の他方入力端には偶数個の
複数のインバータ52によって遅延させた信号ＩＮを入力
させる。ＮＯＲ回路51の出力はインバータ53を介して信
号ＯＵＴを出力する。
【００４２】上記回路の動作は図１１（ｂ）に示される
ようになり、クロックφの立下がりのみをディレーさせ
ると共にプリチャージ信号ＰＲの立上りのみをディレー
させることができる。
ようになり、クロックφの立下がりのみをディレーさせ
ると共にプリチャージ信号ＰＲの立上りのみをディレー
させることができる。
【００４３】さらに、上記図８内のディレー回路24の他
の実施例として図１２（ａ）に示される回路図があげら
れる。この回路はＮＡＮＤ回路55の一方入力端に信号Ｉ
Ｎを直接入力させ、ＮＡＮＤ回路55の他方入力端には偶
数個の複数のインバータ56によって遅延させた信号ＩＮ
を入力させる。ＮＡＮＤ回路55の出力はインバータ57を
介して信号ＯＵＴを出力する。上記回路の動作は図１２
（ｂ）に示されるようになり、プリチャージ信号ＰＲの
立上りのみをディレーさせることができる。
の実施例として図１２（ａ）に示される回路図があげら
れる。この回路はＮＡＮＤ回路55の一方入力端に信号Ｉ
Ｎを直接入力させ、ＮＡＮＤ回路55の他方入力端には偶
数個の複数のインバータ56によって遅延させた信号ＩＮ
を入力させる。ＮＡＮＤ回路55の出力はインバータ57を
介して信号ＯＵＴを出力する。上記回路の動作は図１２
（ｂ）に示されるようになり、プリチャージ信号ＰＲの
立上りのみをディレーさせることができる。
【００４４】このように上記各実施例によれば、プリチ
ャージ期間とディスチャージ期間にオーバーラップを設
けることで、プリチャージ期間中にリードセルとダミー
セルのｇｍの差によって生じたそれぞれのセルのソース
線とビット線のプリチャージレベルのアンバランスを正
常なレベルにイコライズする。これに伴い、従来プリチ
ャージ期間とディスチャージ期間のギャップによって生
じたチャージシェアによる誤動作をなくし、安定した読
出しを可能とする。
ャージ期間とディスチャージ期間にオーバーラップを設
けることで、プリチャージ期間中にリードセルとダミー
セルのｇｍの差によって生じたそれぞれのセルのソース
線とビット線のプリチャージレベルのアンバランスを正
常なレベルにイコライズする。これに伴い、従来プリチ
ャージ期間とディスチャージ期間のギャップによって生
じたチャージシェアによる誤動作をなくし、安定した読
出しを可能とする。
【００４５】
【発明の効果】以上説明したようにこの発明によれば、
プリチャージ信号が切れる前にディスチャージを開始す
ることにより、ビット線、ソース線のプリチャージレベ
ルのアンバランスによって生じるチャージシェアをなく
し、プリチャージとディスチャージのオーバーラップ期
間にビット線、ソース線のリードセル側、ダミーセル側
でプリチャージレベルのアンバランスを補正する。これ
により、安定したデータの読み出しを実現し、信頼性の
高い不揮発性メモリ回路を提供することができる。
プリチャージ信号が切れる前にディスチャージを開始す
ることにより、ビット線、ソース線のプリチャージレベ
ルのアンバランスによって生じるチャージシェアをなく
し、プリチャージとディスチャージのオーバーラップ期
間にビット線、ソース線のリードセル側、ダミーセル側
でプリチャージレベルのアンバランスを補正する。これ
により、安定したデータの読み出しを実現し、信頼性の
高い不揮発性メモリ回路を提供することができる。
【図１】この発明の第１の実施例に係る構成を示す回路
図。
図。
【図２】図１の構成の回路の動作を示す各信号のタイミ
ングチャート。
ングチャート。
【図３】図１の回路中の一部の回路の具体的構成を示す
回路図。
回路図。
【図４】図３の回路の動作を示す各信号のタイミングチ
ャート。
ャート。
【図５】この発明の第２の実施例に係る構成を示す回路
図。
図。
【図６】図５の回路中の一部の回路の具体的構成を示す
回路図。
回路図。
【図７】図６の回路の動作を示す各信号のタイミングチ
ャート。
ャート。
【図８】この発明の第３の実施例に係る構成を示す回路
図。
図。
【図９】図８の回路中の一部の回路の具体的構成を示す
回路図。
回路図。
【図１０】図９の回路の動作を示す各信号のタイミング
チャート。
チャート。
【図１１】図１１（ａ）は前記図５内の一部の回路の他
の実施例の構成を示す回路図、図１１（ｂ）は図１１
（ａ）の回路の動作を示す波形図。
の実施例の構成を示す回路図、図１１（ｂ）は図１１
（ａ）の回路の動作を示す波形図。
【図１２】図１２（ａ）は前記図８内の一部の回路の他
の実施例の構成を示す回路図、図１２（ｂ）は図１２
（ａ）の回路の動作を示す波形図。
の実施例の構成を示す回路図、図１２（ｂ）は図１２
（ａ）の回路の動作を示す波形図。
【図１３】従来のプリチャージ、ディスチャージ方式の
不揮発性メモリ回路の読出し系の構成を示す回路図。
不揮発性メモリ回路の読出し系の構成を示す回路図。
【図１４】図１３の回路中の一部の回路の具体例を示す
回路図。
回路図。
【図１５】図１４の回路の動作を示す各信号のタイミン
グチャート。
グチャート。
【図１６】第１の条件下での図１３の回路の動作を示す
各信号のタイミングチャート。
各信号のタイミングチャート。
【図１７】第２の条件下での図１３の回路の動作を示す
各信号のタイミングチャート。
各信号のタイミングチャート。
11…ローデコーダ、12…リードセル（メモリセル）、13
-1，13-2…選択トランジスタ、14-1，14-2…カラムデコ
ーダ、15…ダミーセル、16…プリチャージ／ディスチャ
ージコントロール回路、17…バイアス電圧発生回路、18
…フリップフロップ回路、19，20…ＮＯＲゲート回路、
21…ディスチャージコントロール回路、22…プリチャー
ジコントロール回路、23，24…ディレー回路。
-1，13-2…選択トランジスタ、14-1，14-2…カラムデコ
ーダ、15…ダミーセル、16…プリチャージ／ディスチャ
ージコントロール回路、17…バイアス電圧発生回路、18
…フリップフロップ回路、19，20…ＮＯＲゲート回路、
21…ディスチャージコントロール回路、22…プリチャー
ジコントロール回路、23，24…ディレー回路。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１０月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正内容】
【００４５】
【発明の効果】以上説明したようにこの発明によれば、
プリチャージ信号が切れる前にディスチャージを開始す
ることにより、ビット線、ソース線のプリチャージレベ
ルのアンバランスによって生じるチャージシェアをなく
し、プリチャージとディスチャージのオーバーラップ期
間にビット線、ソース線のリードセル側、ダミーセル側
でプリチャージレベルのアンバランスを補正する。これ
により、安定したデータの読み出しを実現し、信頼性の
高い不揮発性メモリ回路を提供することができる。
プリチャージ信号が切れる前にディスチャージを開始す
ることにより、ビット線、ソース線のプリチャージレベ
ルのアンバランスによって生じるチャージシェアをなく
し、プリチャージとディスチャージのオーバーラップ期
間にビット線、ソース線のリードセル側、ダミーセル側
でプリチャージレベルのアンバランスを補正する。これ
により、安定したデータの読み出しを実現し、信頼性の
高い不揮発性メモリ回路を提供することができる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】この発明の第１の実施例に係る構成を示す回路
図。
図。
【図２】図１の構成の回路の動作を示す各信号のタイミ
ングチャート。
ングチャート。
【図３】図１の回路中の一部の回路の具体的構成を示す
回路図。
回路図。
【図４】図３の回路の動作を示す各信号のタイミングチ
ャート。
ャート。
【図５】この発明の第２の実施例に係る構成を示す回路
図。
図。
【図６】図５の回路中の一部の回路の具体的構成を示す
回路図。
回路図。
【図７】図６の回路の動作を示す各信号のタイミングチ
ャート。
ャート。
【図８】この発明の第３の実施例に係る構成を示す回路
図。
図。
【図９】図８の回路中の一部の回路の具体的構成を示す
回路図。
回路図。
【図１０】図９の回路の動作を示す各信号のタイミング
チャート。
チャート。
【図１１】図１１（ａ）は前記図５内の一部の回路の他
の実施例の構成を示す回路図、図１１（ｂ）は図１１
（ａ）の回路の動作を示す波形図。
の実施例の構成を示す回路図、図１１（ｂ）は図１１
（ａ）の回路の動作を示す波形図。
【図１２】図１２（ａ）は前記図８内の一部の回路の他
の実施例の構成を示す回路図、図１２（ｂ）は図１２
（ａ）の回路の動作を示す波形図。
の実施例の構成を示す回路図、図１２（ｂ）は図１２
（ａ）の回路の動作を示す波形図。
【図１３】従来のプリチャージ、ディスチャージ方式の
不揮発性メモリ回路の読出し系の構成を示す回路図。
不揮発性メモリ回路の読出し系の構成を示す回路図。
【図１４】図１３の回路中の一部の回路の具体例を示す
回路図。
回路図。
【図１５】図１４の回路の動作を示す各信号のタイミン
グチャート。
グチャート。
【図１６】第１の条件下での図１３の回路の動作を示す
各信号のタイミングチャート。
各信号のタイミングチャート。
【図１７】第２の条件下での図１３の回路の動作を示す
各信号のタイミングチャート。
各信号のタイミングチャート。
【符号の説明】 11…ローデコーダ、12…リードセル（メモリセル）、13
-1，13-2…選択トランジスタ、14-1，14-2…カラムデコ
ーダ、15…ダミーセル、16…プリチャージ／ディスチャ
ージコントロール回路、17…バイアス電圧発生回路、18
…フリップフロップ回路、19，20…ＮＯＲゲート回路、
21…ディスチャージコントロール回路、22…プリチャー
ジコントロール回路、23，24…ディレー回路。
-1，13-2…選択トランジスタ、14-1，14-2…カラムデコ
ーダ、15…ダミーセル、16…プリチャージ／ディスチャ
ージコントロール回路、17…バイアス電圧発生回路、18
…フリップフロップ回路、19，20…ＮＯＲゲート回路、
21…ディスチャージコントロール回路、22…プリチャー
ジコントロール回路、23，24…ディレー回路。
Claims (4)
- 【請求項１】 リードセル側とダミーセル側の２つのビ
ット線出力をフリップフロップ回路により検出するプリ
チャージ／ディスチャージ方式の不揮発性メモリにおい
て、 プリチャージ終了前にディスチャージを開始する手段を
有したプリチャージ信号を発生する第１の論理回路とデ
ィスチャージ信号を発生する第２の論理回路とを具備し
たことを特徴とする不揮発性メモリ回路。 - 【請求項２】 前記プリチャージ信号は前記ディスチャ
ージ信号を入力とした前記第１の論理回路の出力である
ことを特徴とする請求項１記載の不揮発性メモリ回路。 - 【請求項３】 前記プリチャージ信号とディスチャージ
信号を発生する第１、第２の論理回路に入力されるクロ
ック信号のうち第１の論理回路の入力を遅延する遅延回
路を設けたことを特徴とする請求項１記載の不揮発性メ
モリ回路。 - 【請求項４】 前記プリチャージ信号とディスチャージ
信号を発生する第１、第２の論理回路の出力のうち第１
の論理回路の出力を遅延する遅延回路を設けたことを特
徴とする請求項１記載の不揮発性メモリ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21993291A JP2637314B2 (ja) | 1991-08-30 | 1991-08-30 | 不揮発性メモリ回路 |
| KR1019920015246A KR960002007B1 (ko) | 1991-08-30 | 1992-08-25 | 불휘발성 메모리의 독출회로 |
| US07/936,787 US5270978A (en) | 1991-08-30 | 1992-08-28 | Nonvolatile memory circuit |
| EP92114763A EP0530713B1 (en) | 1991-08-30 | 1992-08-28 | Nonvolatile memory circuit |
| DE69225366T DE69225366T2 (de) | 1991-08-30 | 1992-08-28 | Nichtflüchtige Speicherschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21993291A JP2637314B2 (ja) | 1991-08-30 | 1991-08-30 | 不揮発性メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05109290A true JPH05109290A (ja) | 1993-04-30 |
| JP2637314B2 JP2637314B2 (ja) | 1997-08-06 |
Family
ID=16743283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21993291A Expired - Fee Related JP2637314B2 (ja) | 1991-08-30 | 1991-08-30 | 不揮発性メモリ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5270978A (ja) |
| EP (1) | EP0530713B1 (ja) |
| JP (1) | JP2637314B2 (ja) |
| KR (1) | KR960002007B1 (ja) |
| DE (1) | DE69225366T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100527593B1 (ko) * | 1998-07-21 | 2006-02-13 | 주식회사 하이닉스반도체 | 비트라인 프리차지 전압(vblp) 및 셀 플레이트전압(vcp) 제어 장치 |
Families Citing this family (9)
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|---|---|---|---|---|
| JP2001167591A (ja) | 1999-12-08 | 2001-06-22 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US5640114A (en) * | 1995-12-27 | 1997-06-17 | Vlsi Technology, Inc. | Versatile select and hold scan flip-flop |
| US5703809A (en) * | 1996-10-01 | 1997-12-30 | Microchip Technology Incorporated | Overcharge/discharge voltage regulator for EPROM memory array |
| JPH11213684A (ja) * | 1998-01-28 | 1999-08-06 | Toshiba Corp | 不揮発性半導体メモリ |
| JP3401522B2 (ja) * | 1998-07-06 | 2003-04-28 | 日本電気株式会社 | ヒューズ回路及び冗長デコーダ回路 |
| JP2004158111A (ja) * | 2002-11-06 | 2004-06-03 | Toshiba Corp | メモリ回路 |
| US6909639B2 (en) * | 2003-04-22 | 2005-06-21 | Nexflash Technologies, Inc. | Nonvolatile memory having bit line discharge, and method of operation thereof |
| US7050354B2 (en) * | 2003-12-16 | 2006-05-23 | Freescale Semiconductor, Inc. | Low-power compiler-programmable memory with fast access timing |
| DE102015004824A1 (de) * | 2015-04-14 | 2016-10-20 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Steuern von Strom in einer Array-Zelle |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4571708A (en) * | 1984-12-26 | 1986-02-18 | Mostek Corporation | CMOS ROM Data select circuit |
| US4638459A (en) * | 1985-01-31 | 1987-01-20 | Standard Microsystems Corp. | Virtual ground read only memory |
| JPS61181000A (ja) * | 1985-02-06 | 1986-08-13 | Matsushita Electric Ind Co Ltd | ダイナミツクｒｏｍ回路 |
| FR2610134B1 (fr) * | 1987-01-27 | 1989-03-31 | Thomson Semiconducteurs | Circuit de lecture pour memoire |
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