DE102015004824A1

DE102015004824A1 - Verfahren und Vorrichtung zum Steuern von Strom in einer Array-Zelle

Info

Publication number: DE102015004824A1
Application number: DE102015004824.4A
Authority: DE
Inventors: Giacomo Curatolo; Wolf Allers
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2015-04-14
Filing date: 2015-04-14
Publication date: 2016-10-20
Also published as: JP2016201165A; CN106057241B; US20160307608A1; CN106057241A; JP6211130B2; US9558797B2

Abstract

Die Erfindung bezieht sich im Allgemeinen auf ein Verfahren und eine Vorrichtung zum Steuern von Strom, und insbesondere auf ein Verfahren und eine Vorrichtung zum Steuern von Strom in einer Array-Zelle. Gemäß einer Ausführungsform der Erfindung wird ein Verfahren zum Steuern von Strom in einer Array-Zelle bereitgestellt. Das Verfahren umfasst das Anlegen einer Versorgungsspannung an einen ersten Zugangspunkt eines Transistors, das Vorladen eines zweiten Zugangspunkts des Transistors auf eine vorgegebene Spannung, das Anlegen einer Steuerspannung an einen dritten Zugangspunkt des Transistors, und das Entladen des zweiten Zugangspunkts des Transistors, um den Transistor einzuschalten, wodurch ein Stromfluss durch die Array-Zelle, die mit dem Transistor verbunden ist, verursacht wird.

Description

GEBIET DER ERFINDUNG
Die Erfindung bezieht sich im Allgemeinen auf ein Verfahren und eine Vorrichtung zum Steuern von Strom, und insbesondere auf ein Verfahren und eine Vorrichtung zum Steuern von Strom in einer Array-Zelle.
HINTERGRUND DER ERFINDUNG
Zahlreiche Speicherarray-Konfigurationen erfordern die Operation des Aufzwingens eines Stroms und des Auslesens einer Spannung während des Abfühlens, oder des Aufzwingens eines Hochstroms, um den Status einer Array-Zelle möglichst schnell zu ändern.
Diesen Operationen fehlt es jedoch häufig an Genauigkeit, weil die Stromsteuerung durch parasitäre Widerstände und Kapazitäten, die auf einem ausgewählten Pfad vorhanden sind, verlangsamt wird.
Speichervorrichtungen weisen im Allgemeinen eine Vielzahl von Speicherzellen auf, die in einem Array angeordnet und dazu konfiguriert sind, Daten zu speichern. Die Speicherzellen sind in einem regelmäßigen Array von Reihen und Spalten angeordnet. Speicherarrays weisen des Weiteren eine Vielzahl von Wortleitungen und eine Vielzahl von Bitleitungen auf. Jede Wortleitung kann mit einer Reihe von Speicherzellen verbunden sein, während jede Bitleitung mit einer Spalte von Speicherzellen verbunden sein kann. Wenn beispielsweise ein Zellen-Array n·m Spalten von Speicherzellen aufweist, kann die Speichervorrichtung n·m Bitleitungen aufweisen. Analog kann, wenn das Zellen-Array p Reihen von Speicherzellen aufweist, die Speichervorrichtung p Wortleitungen aufweisen. Das Zellen-Array, das n·m Spalten von Speicherzellen und p Reihen von Speicherzellen aufweist, kann dann insgesamt p·n·m Speicherzellen aufweisen. Die Wortleitungen und die Bitleitungen werden verwendet, um zum Lesen, Löschen und Programmieren auf Speicherzellen zuzugreifen. Im Allgemeinen wird eine spezifische Speicherzelle durch Anlegen spezifischer Spannungen an die Wortleitung und an die Bitleitung, die mit der spezifischen Speicherzelle verbunden sind, gelesen, gelöscht oder programmiert.
Eine Speichervorrichtung kann des Weiteren eine Vielzahl von Leseverstärkern aufweisen. Die Leseverstärker werden verwendet, um die logischen Pegel der Bitleitungen durch Verstärken kleiner Spannungsschwankungen auf erkennbare logische Pegel abzufühlen. Daher sind die Leseverstärker zum Auslesen der Speicherzellen entscheidend.
Eine Speichervorrichtung kann einen Leseverstärker-Bitleitungs-Multiplexerblock aufweisen, der die Leseverstärker mit den Bitleitungen verbindet, die mit den Spalten von Speicherzellen in dem Zellen-Array verbunden sind. Der Leseverstärker-Bitleitungs-Multiplexerblock wird verwendet, um die Anzahl von Leseverstärkern zu verringern, die zum Betreiben einer spezifischen Anzahl von Spalten von Speicherzellen erforderlich sind. Wenn, wie oben beschrieben, das Zellen-Array n·m Spalten von Speicherzellen aufweist, d. h. n·m Bitleitungen, und ein Leseverstärker-Bitleitungs-Multiplexerblock, der 1:m Multiplexen ermöglicht, verwendet wird, dann genügen n Leseverstärker, um die n·m Bitleitungen zu betreiben. Jeder der n Leseverstärker kann mit einer Datenleitung verbunden sein. Daher kann die Speichervorrichtung n Datenleitungen aufweisen.
Eine beispielhafte herkömmliche Speichervorrichtung mit der Kapazität zum Speichern von 1 Mbit Daten kann ein Zellen-Array mit 1048576 (= 1024 × 1024) Speicherzellen aufweisen. Die 1048576 Speicherzellen können in einem regelmäßigen Array mit 512 Reihen, d. h. 512 Wortleitungen, und 2048 Spalten, d. h. 2048 Bitleitungen, angeordnet sein. Wenn ein Leseverstärker-Bitleitungs-Multiplexerblock, der 1:64 Multiplexen ermöglicht, verwendet wird, dann genügen 32 Leseverstärker zum Auslesen jeder der 1048576 Speicherzellen (32-Bit Datenwörter). Wenn der Leseverstärker-Bitleitungs-Multiplexerblock 1:128 Multiplexen ermöglicht, genügen 16 Leseverstärker (16-Bit Datenwörter).
Aufgrund der Struktur von Speicherzellen-Arrays ist eine präzise Stromsteuerung in einer Array-Zelle schwierig. Wenn beispielsweise eine Schreiboperation durchzuführen ist, wird die Stromsteuerung durch parasitäre Widerstände und Kapazitäten, die auf einem ausgewählten Pfad vorhanden sind, zum Beispiel Bitleitungs- und Multiplexer-Kapazitäten und äquivalente Widerstände, verlangsamt, was zu ineffizienter Stromsteuerung in einer Array-Zelle führt.
Aus diesen oder anderen Gründen gibt es einen Bedarf an einem verbesserten Verfahren und/oder einer verbesserten Vorrichtung zum Steuern von Strom in einer Array-Zelle.
KURZER ÜBERBLICK ÜBER DIE ERFINDUNG
Gemäß einem Aspekt der Erfindung wird ein Verfahren zum Steuern von Strom in einer Array-Zelle bereitgestellt. Das Verfahren umfasst das Anlegen einer Versorgungsspannung an einen ersten Zugangspunkt eines Transistors, das Vorladen eines zweiten Zugangspunkts des Transistors auf eine vorgegebene Spannung, das Anlegen einer Steuerspannung an einen dritten Zugangspunkt des Transistors, und das Entladen des zweiten Zugangspunkts des Transistors, um den Transistor einzuschalten, wodurch ein Stromfluss durch die Array-Zelle, die mit dem Transistor verbunden ist, verursacht wird.
Gemäß einem weiteren Aspekt der Erfindung wird eine Vorrichtung zum Steuern von Strom in einer Array-Zelle bereitgestellt. Die Vorrichtung weist einen Transistor auf, der einen ersten Zugangspunkt, einen zweiten Zugangspunkt und einen dritten Zugangspunkt hat und dazu konfiguriert ist, eine Versorgungsspannung über den ersten Zugangspunkt und eine Steuerspannung über den dritten Zugangspunkt zu empfangen; eine erste Stromsteuervorrichtung, die dazu konfiguriert ist, den zweiten Zugangspunkt des Transistors auf eine vorgegebene Spannung vorzuladen; eine zweite Stromsteuervorrichtung, die dazu konfiguriert ist, den zweiten Zugangspunkt des Transistors, der die Steuerspannung über den dritten Zugangspunkt empfängt, zu entladen, wodurch der Transistor eingeschaltet wird, was einen Stromfluss durch die Array-Zelle, die mit dem Transistor verbunden ist, verursacht.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die beigefügten Zeichnungen sind für ein besseres Verständnis der vorliegenden Erfindung enthalten und sind in der vorliegenden Beschreibung aufgenommen und stellen einen Teil davon dar. Die Zeichnungen veranschaulichen Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung dazu, die Grundlagen der Erfindung zu erläutern. Andere Ausführungsformen der vorliegenden Erfindung und viele der beabsichtigten Vorteile der vorliegenden Erfindung werden ohne Weiteres geschätzt werden, wenn sie unter Bezug auf die folgende detaillierte Beschreibung besser verstanden werden.
1 zeigt eine schematische Darstellung einer Array-Zelle und einer Vorrichtung zum Steuern von Strom in der Array-Zelle gemäß einer Ausführungsform der Erfindung.
2 zeigt eine schematische Darstellung einer Array-Zelle und einer Vorrichtung zum Steuern von Strom in der Array-Zelle gemäß einer weiteren Ausführungsform der Erfindung.
3 zeigt eine schematische Darstellung eines Verfahrens zum Steuern von Strom in einer Array-Zelle gemäß einer Ausführungsform der Erfindung.
4 zeigt eine schematische Darstellung einer Array-Zelle und einer Vorrichtung zum Steuern von Strom in der Array-Zelle gemäß einer weiteren Ausführungsform der Erfindung.
DETAILLIERTE BESCHREIBUNG
In der folgenden detaillierten Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil davon bilden, und in denen spezifische Ausführungsformen bildlich dargestellt sind, in denen die Erfindung praktiziert werden kann. Selbstverständlich können andere Ausführungsformen verwendet und strukturelle oder andere Änderungen vorgenommen werden, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung ist daher nicht einschränkend zu verstehen, und der Umfang der vorliegenden Erfindung wird durch die beigefügten Patentansprüche definiert.
Zahlreiche Speicherarray-Konfigurationen erfordern die Operation des Aufzwingens eines Stroms und des Auslesens einer Spannung während des Abfühlens, oder des Aufzwingens eines Hochstroms, um den Status einer Array-Zelle möglichst schnell zu ändern.
Diesen Operationen fehlt es jedoch häufig an Genauigkeit, weil die Stromsteuerung durch parasitäre Widerstände und Kapazitäten verlangsamt wird, die auf einem ausgewählten Pfad vorhanden sind, zum Beispiel Bitleitungs- und Multiplexer-Kapazitäten und äquivalente Widerstände, was zu ineffizienter Stromsteuerung in einer Array-Zelle führt.
Speichervorrichtungen weisen im Allgemeinen eine Vielzahl von Speicherzellen auf, die in einem Array angeordnet und dazu konfiguriert sind, Daten zu speichern. Die Speicherzellen sind in einem regelmäßigen Array von Reihen und Spalten angeordnet. Speicherarrays weisen des Weiteren eine Vielzahl von Wortleitungen und eine Vielzahl von Bitleitungen auf. Jede Wortleitung kann mit einer Reihe von Speicherzellen verbunden sein, während jede Bitleitung mit einer Spalte von Speicherzellen verbunden sein kann. Wenn beispielsweise ein Zellen-Array n·m Spalten von Speicherzellen aufweist, dann weist die Speichervorrichtung n·m Bitleitungen auf. Analog weist, wenn das Zellen-Array p Reihen von Speicherzellen aufweist, die Speichervorrichtung p Wortleitungen auf. Das Zellen-Array, das n·m Spalten von Speicherzellen und p Reihen von Speicherzellen aufweist, weist dann insgesamt p·n·m Speicherzellen auf. Die Wortleitungen und die Bitleitungen werden verwendet, um zum Lesen, Löschen und Programmieren auf Speicherzellen zuzugreifen. Im Allgemeinen wird eine spezifische Speicherzelle durch Anlegen spezifischer Spannungen an die Wortleitung und an die Bitleitung, die mit der spezifischen Speicherzelle verbunden sind, gelesen, gelöscht oder programmiert.
Eine Speichervorrichtung weist des Weiteren eine Vielzahl von Leseverstärkern auf. Die Leseverstärker werden verwendet, um die logischen Pegel der Bitleitungen durch Verstärken kleiner Spannungsschwankungen auf erkennbare logische Pegel abzufühlen. Daher sind die Leseverstärker zum Auslesen der Speicherzellen entscheidend.
Eine Speichervorrichtung kann einen Leseverstärker-Bitleitungs-Multiplexerblock aufweisen, der die Leseverstärker mit den Bitleitungen verbindet, die mit den Spalten von Speicherzellen in dem Zellen-Array verbunden sind. Der Leseverstärker-Bitleitungs-Multiplexerblock wird verwendet, um die Anzahl von Leseverstärkern zu verringern, die zum Betreiben einer spezifischen Anzahl von Spalten von Speicherzellen erforderlich sind. Wenn, wie oben beschrieben, das Zellen-Array n·m Spalten von Speicherzellen aufweist, d. h. n·m Bitleitungen, und ein Leseverstärker-Bitleitungs-Multiplexerblock, der 1:m Multiplexen ermöglicht, verwendet wird, dann genügen n Leseverstärker, um die n·m Bitleitungen zu betreiben. Jeder der n Leseverstärker kann mit einer Datenleitung verbunden sein. Daher kann die Speichervorrichtung n Datenleitungen aufweisen.
Eine beispielhafte herkömmliche Speichervorrichtung mit der Kapazität zum Speichern von 1 Mbit Daten kann ein Zellen-Array mit 1048576 (= 1024 × 1024) Speicherzellen aufweisen. Die 1048576 Speicherzellen können in einem regelmäßigen Array mit 512 Reihen, d. h. 512 Wortleitungen, und 2048 Spalten, d. h. 2048 Bitleitungen, angeordnet sein. Wenn ein Leseverstärker-Bitleitungs-Multiplexerblock, der 1:64 Multiplexen ermöglicht, verwendet wird, dann genügen 32 Leseverstärker zum Auslesen jeder der 1048576 Speicherzellen (32-Bit Datenwörter). Wenn der Leseverstärker-Bitleitungs-Multiplexerblock 1:128 Multiplexen ermöglicht, genügen 16 Leseverstärker (16-Bit Datenwörter).
Typischerweise werden Daten in Datenwörtern aus dem Zellen-Array ausgelesen und in das Zellen-Array geschrieben. Bei der beschriebenen Speichervorrichtung kann ein Datenwort n Bits aufweisen. Daher wird typischerweise zeitgleich auf n Speicherzellen zugegriffen. Diese n Speicherzellen sind im Allgemeinen mit einer gemeinsamen Wortleitung verbunden. Um auf eine solche Gruppe von n Speicherzellen des Zellen-Arrays zuzugreifen, wird eine erste Spannung an eine der p Wortleitungen, d. h. an die Wortleitung, die mit den n Speicherzellen verbunden ist, auf die zugegriffen werden soll, angelegt, und eine zweite Spannung wird an n der n·m Bitleitungen angelegt, d. h. an die n Bitleitungen, die mit den n Speicherzellen verbunden sind, auf die zugegriffen werden soll. Der Leseverstärker-Bitleitungs-Multiplexerblock verbindet dann diese n Bitleitungen mit den n Leseverstärkern. Schließlich liefern die n Leseverstärker n Signale an die n Datenleitungen. Somit kann bei der oben beschriebenen Speichervorrichtung auf alle p·n·m Speicherzellen des Zellen-Arrays zugegriffen werden.
Zum Erleichtern des Verständnisses der Erfindung wird in der folgenden Beschreibung auf das Zugreifen auf einzelne Speicherzellen eines Zellen-Arrays Bezug genommen. In der Praxis wird jedoch im Allgemeinen nicht einzeln auf Speicherzellen zugegriffen. Stattdessen werden Datenwörter aus dem Zellen-Array ausgelesen und in das Zellen-Array geschrieben, d. h. es wird zeitgleich auf n Speicherzellen zugegriffen.
Aufgrund der Struktur von Speicherzellen-Arrays ist eine präzise Stromsteuerung in einer Array-Zelle schwierig. Wenn beispielsweise eine Schreiboperation durchzuführen ist, wird die Stromsteuerung durch parasitäre Widerstände und Kapazitäten, die auf einem ausgewählten Pfad vorhanden sind, zum Beispiel Bitleitungs- und Multiplexer-Kapazitäten und äquivalente Widerstände, verlangsamt, was zu ineffizienter Stromsteuerung in einer Array-Zelle führt.
Wenn die Spannung der Bitleitung einer ausgewählten Array-Zelle zuerst eingestellt wird, ein Strombegrenzer verwendet wird, um den in der Bitleitung fließenden Strom zu begrenzen, und die Wortleitung der ausgewählten Zelle von 0 V auf ihren endgültigen Pegel geschaltet wird, dann erfährt die ausgewählte Zelle für einen bestimmten Zeitraum einen unbegrenzten Strom und die falsche Spannung, weil die Bitleitung und ihre äquivalente Kapazität von ihrem Anfangswert auf den Endwert, der durch die Strombegrenzung begrenzt wird, geladen werden muss.
Wenn die Spannung der Wortleitung einer ausgewählten Array-Zelle zuerst eingestellt wird und dann die Bitleitungsspannung linear von 0 V auf ihren endgültigen Pegel erhöht wird, dann erfährt die ausgewählte Zelle einen Strom, der für einen Zeitraum, welcher die Einstellzeit für diese Operation darstellt, ansteigt. Somit wird während der Einstellzeit der Operation die Array-Zelle mit einem Strom über 0 A, jedoch unter dem Endwert des für Schreiboperationen verwendeten Stroms betrieben, was dazu führt, dass während dieses Zeitraums eine weiche Schreiboperation durchgeführt wird.
Ähnliche Probleme ergeben sich bei Speicherzellen-Arrays, die für jede Array-Zelle drei Verbindungen oder Zugangspunkte haben: Zwei Verbindungen für die oben beschriebene Bitleitung und Wortleitung, und eine zusätzliche Verbindung für eine Sourceleitung. Bei Zellen-Arrays, die Bitleitungen, Sourceleitungen und Wortleitungen haben, müssen alle drei Leitungen einer Array-Zelle ausgewählt werden, um die Array-Zelle auszuwählen.
Für passive Array-Zellen wie zum Beispiel Phasenwechsel-Speicherzellen und resistive Speicherzellen wird zum Beispiel ein Auswahltransistor benötigt, um eine spezifische (passive) Array-Zelle auszuwählen. Der Auswahltransistor, dessen Gate mit einer Wortleitung verbunden ist, verbindet eine Bitleitung und eine Sourceleitung der Array-Zelle. Eine spezifische Array-Zelle wird durch jeweiliges Anlegen einer Spannung an die Bitleitung und die Sourceleitung, die mit der spezifischen Array-Zelle verbunden sind, und durch Auswählen der Wortleitung der Array-Zelle ausgewählt (d. h. Anlegen einer Spannung an das Gate des Auswahltransistors der Array-Zelle), um den Auswahltransistor einzuschalten, der die Bitleitung und die Sourceleitung der Array-Zelle verbindet. Die zusätzliche Verbindung für die Sourceleitung trägt dazu bei, Lecken in dem Zellen-Array zu verhindern.
Demgemäß kann ein erster Zugangspunkt mit einer globalen Bitleitung eines Zellen-Arrays verbunden sein, ein zweiter Zugangspunkt kann mit einer globalen Sourceleitung des Zellen-Arrays verbunden sein, und ein dritter Zugangspunkt kann mit einer Wortleitung des Zellen-Arrays verbunden sein.
Aufgrund der ähnlichen Struktur von Speicherzellen-Arrays, die Bitleitungen, Sourceleitungen und Wortleitungen haben, ergeben sich ähnliche Probleme, wenn eine präzise Stromsteuerung erforderlich ist, wenn zum Beispiel Schreiboperationen in einer Array-Zelle einer solchen Speichervorrichtung durchgeführt werden. Durch parasitäre Widerstände und Kapazitäten, die auf einem ausgewählten Pfad vorhanden sind, zum Beispiel einer Bitleitung, Sourceleitung, und Multiplexer-Kapazitäten und äquivalente Widerstände wird die Stromsteuerung verlangsamt oder wird ein Stromüberschuss erzeugt, was wiederum zu ineffektiver Stromsteuerung in einer solchen Array-Zelle führt.
1 zeigt eine schematische Darstellung einer Array-Zelle und einer Vorrichtung zum Steuern von Strom in der Array-Zelle gemäß einer Ausführungsform der Erfindung.
Die Array-Zelle kann eine Speicherzelle sein, welche Teil eines Speicherzellen-Arrays einer Speichervorrichtung ist. Die Speichervorrichtung kann eine beliebige Art von nicht flüchtiger Speichervorrichtung sein, wie zum Beispiel ein ROM, ein Flash Speicher, ein Phasenwechselspeicher, ein resistiver Speicher, ein magnetoresistiver Speicher, ein ferroelektrischer Speicher, ein Conductive Bridging RAM (CBRAM), etc. und/oder ein flüchtiger Speicher, wie zum Beispiel ein RAM, ein DRAM, ein SRAM, etc.
Die in 1 gezeigte Vorrichtung zum Steuern von Strom in einer Array-Zelle weist eine erste Stromsteuervorrichtung 130, zum Beispiel einen Switch auf, der zum Beispiel als Transistor implementiert werden kann, eine zweite Stromsteuervorrichtung 140, die zum Beispiel als Transistor implementiert werden kann, und einen Transistor 120, insbesondere einen n-Kanal Feldeffekttransistor (n-FET), mit einem ersten Zugangspunkt 121, einem zweiten Zugangspunkt 122 und einem dritten Zugangspunkt 123.
Der erste Zugangspunkt 121 kann ein Drainanschluss des Transistors 120 sein oder kann mit einem Drainanschluss des Transistors 120 verbunden sein. Der zweite Zugangspunkt 122 kann ein Sourceanschluss des Transistors 120 sein oder kann mit einem Sourceanschluss des Transistors 120 verbunden sein. Der dritte Zugangspunkt 123 kann ein Gateanschluss des Transistors 120 sein oder kann mit einem Gateanschluss des Transistors 120 verbunden sein.
Der erste Zugangspunkt 121 ist über die Verbindungen 151a und 151b mit einer Versorgungsspannung, zum Beispiel der Versorgungsspannung einer Bitleitung, insbesondere einer globalen Bitleitung, verbunden, und ist über die Verbindung 151c mit der Array-Zelle oder dem Array-Element 110 verbunden. Der zweite Zugangspunkt 122 ist über die Verbindung 154 mit der ersten Stromsteuervorrichtung 130 und über die Verbindung 156a mit der zweiten Steuervorrichtung 140 verbunden, und ist über die Verbindung 156b mit dem Transistor 120, zum Beispiel mit einer Source des Transistors 120, verbunden. Der dritte Zugangspunkt ist über die Verbindung 157b mit einer Steuerspannung, zum Beispiel einer Auswahlspannung einer Wortleitung, verbunden, und ist über die Verbindung 157a mit dem Transistor 120, insbesondere mit einem Gate des Transistors 120, verbunden.
Der erste Zugangspunkt kann mit einer globalen Bitleitung eines Zellen-Arrays, das die Array-Zelle 110 aufweist, verbunden sein, der zweite Zugangspunkt kann mit einer globalen Sourceleitung des Zellen-Arrays, das die Array-Zelle 110 aufweist, verbunden sein, und der dritte Zugangspunkt 123 kann mit einer Wortleitung des Zellen-Arrays, das die Array-Zelle 110 aufweist, verbunden sein.
Die erste Stromsteuervorrichtung ist des Weiteren über die Verbindungen 151a und 153 mit einer Versorgungsspannung, zum Beispiel der Versorgungsspannung einer Bitleitung, insbesondere einer globalen Bitleitung, verbunden, und ist dazu konfiguriert, über die Verbindung 158 an ihrem Steuereingang ein Steuersignal zu empfangen. Die zweite Stromsteuervorrichtung 140 ist über die Verbindung 155 des Weiteren mit einer Versorgungsspannung, zum Beispiel der Versorgungsspannung einer Sourceleitung, insbesondere einer globalen Sourceleitung, verbunden, und ist dazu konfiguriert, über die Verbindung 159 ein Steuersignal zu empfangen. Die Array-Zelle 110 ist des Weiteren über die Verbindung 152 mit dem Transistor 120, zum Beispiel mit einem Drain des Transistors 120, verbunden.
Die Funktionalität der in 1 gezeigten Vorrichtung zum Steuern eines Stroms in einer Array-Zelle wird nun im Einzelnen beschrieben.
Der erste Zugangspunkt 121, der mit einer globalen Bitleitung verbunden sein kann, wird zum Beispiel auf eine Versorgungsspannung der Bitleitung, VDD, geladen. Der zweite Zugangspunkt 122, der zum Beispiel über die erste Stromsteuervorrichtung 130 mit der globalen Bitleitung verbunden ist, wird durch geeignetes Steuern der ersten Stromsteuervorrichtung 130 über ihren Steuereingang auf eine vorgegebene Spannung geladen. Dann wird an den dritten Zugangspunkt 123 eine Steuerspannung angelegt.
Diese drei Operationen (Anlegen einer Versorgungsspannung VDD an den ersten Zugangspunkt 121, Anlegen der vorgegebenen Spannung an den zweiten Zugangspunkt 122 und Anlegen der Steuerspannung an den dritten Zugangspunkt) können im Wesentlichen zeitgleich durchgeführt werden, vorausgesetzt, dass die drei Operationen so ausgelegt sind, dass sich der n-Kanal Transistor (n-FET) 120 während dieses Anfangsstadiums nicht einschaltet.
Die an den zweiten Zugangspunkt 122 angelegte vorgegebene Spannung kann gleich VDD oder kann kleiner als VDD sein, jedoch größer, als die an den dritten Zugangspunkt 123 angelegte Steuerspannung VG minus der Schwellenspannung Vth des n-FET 120, d. h. eine Spannung größer als VG – Vth, so dass sich der n-FET 120 während dieses Anfangsstadiums nicht einschaltet. Es kann vorteilhaft sein, den zweiten Zugangspunkt 122 auf eine Spannung nahe VG – Vth vorzuladen, um die zum Vorladen des zweiten Zugangspunkts 122 erforderliche Energie zu reduzieren, und um die Zeit zu verringern, die zum Entladen des zweiten Zugangspunkts 122 auf die Spannung VG – Vth, die den Transistor 120 einschaltet, benötigt wird. Dazu kann die Verbindung 153 einen (in 1 nicht dargestellten) zusätzlichen Schalter aufweisen, wobei der zusätzliche Schalter gesteuert werden kann, um die erste Steuervorrichtung von der Versorgungsspannung beispielsweise der Bitleitung zu trennen und die erste Steuervorrichtung mit einer anderen Versorgungsspannung zu verbinden, die die gewünschte vorgegebene Spannung bereitstellt.
Dann wird die erste Stromsteuervorrichtung 130 gesteuert, das Unterbrechen des zweiten Zugangspunkts 122 von der Versorgungsspannung abzuschalten. Im Wesentlichen zur gleichen Zeit wird die zweite Stromsteuervorrichtung 140 gesteuert, den zweiten Zugangspunkt 122 zu entladen, wobei der zweite Zugangspunkt 122 vorteilhaft mit einem konstanten Strom, Iref, entladen wird.
Wenn die Spannung, die immer noch an den zweiten Zugangspunkt 122 angelegt wird, VG – Vth erreicht (d. h. die an den dritten Zugangspunkt 123 angelegte Steuerspannung minus die Schwellenspannung von n-FET 120), schaltet sich n-FET 120 ein und entlädt rasch die Verbindung 152 beispielsweise zwischen seinem Drain und der Array-Zelle 110, bis der Spannungsabfall in der Array-Zelle Rcell·Iref ist, der dann von den Spannungsabfällen der ersten und zweiten Zugangspunkte 121 und 122 unabhängig ist, wobei Rcell der Widerstand der Array-Zelle 110 und Iref der maximale Strom ist, der von der zweiten Stromsteuervorrichtung 140 definiert wird.
Somit steigt aufgrund der plötzlichen Änderung der an die Array-Zelle angelegten Spannung der Strom in der Array-Zelle 110 sehr rasch: Im Gegensatz zu den globalen Bit- und Sourceleitungen, die aufgrund ihrer Bit-/Sourceleitungs- und Multiplexerkapazitäten und äquivalenten Widerstände recht hohe parasitäre Kapazitäten und Widerstände haben, hat die Verbindung 152 zwischen dem Transistor 120 und der Array-Zelle 110 – verglichen mit den Bit- und Sourceleitungen – unbedeutende parasitäre Kapazitäten und Widerstände, weil die Verbindung 152 eine sehr kurze lokale Verbindung ist (d. h. sie verbindet keine verschiedenen Array-Zellen) und keine zusätzlichen Vorrichtungen aufweist. Somit sind schnelle Stromänderungen ohne Stromüberschüsse möglich und die Stromsteuerung wird nicht (oder zumindest nicht wesentlich) aufgrund von parasitären Kapazitäten und Widerständen verlangsamt, und der Strom in der Array-Zelle 110 kann durch die Vorrichtung gemäß einer Ausführungsform der Erfindung, die in 1 gezeigt ist, präzise gesteuert werden.
2 zeigt eine schematische Darstellung einer Array-Zelle und einer Vorrichtung zum Steuern von Strom in der Array-Zelle gemäß einer weiteren Ausführungsform der Erfindung.
Die Array-Zelle kann eine Speicherzelle sein, die Teil eines Speicherzellen-Arrays einer Speichervorrichtung ist. Die Speichervorrichtung kann eine beliebige Art von nicht flüchtiger Speichervorrichtung sein, zum Beispiel ein ROM, ein Flash Speicher, ein Phasenwechselspeicher, ein resistiver Speicher, ein magnetoresistiver Speicher, ein ferroelektrischer Speicher, ein Conductive Bridging RAM (CBRAM), etc., und/oder ein flüchtiger Speicher, zum Beispiel ein RAM, ein DRAM, ein SRAM, etc.
Die in 2 gezeigte Vorrichtung zum Steuern von Strom in einer Array-Zelle ist ähnlich der in 1 gezeigten Vorrichtung, weist jedoch zusätzlich einen ersten Schalter 270 und einen zweiten Schalter 280 auf. Der erste Schalter 270 kann Teil eines Bitleitungs-Multiplexers eines Zellen-Arrays sein, das die Array-Zelle 110 aufweist, und der zweite Schalter 280 kann Teil eines Sourceleitungs-Multiplexers des Zellen-Arrays sein, das die Array-Zelle 110 aufweist.
Die in 2 gezeigte Vorrichtung zum Steuern von Strom in einer Array-Zelle weist eine erste Stromsteuervorrichtung 130 auf, zum Beispiel einen Schalter, der beispielsweise als Transistor implementiert sein kann, eine zweite Stromsteuervorrichtung 240, die zum Beispiel als Transistor implementiert sein kann, einen ersten Schalter 270, der als digitaler Schalter implementiert sein kann, einen zweiten Schalter 280, der als digitaler Schalter implementiert sein kann, und einen Transistor 120, insbesondere einen n-Kanal Feldeffekttransistor (n-FET), der einen ersten Zugangspunkt 121, einen zweiten Zugangspunkt 122 und einen dritten Zugangspunkt 123 hat.
Der erste Zugangspunkt 121 kann ein Drainanschluss des Transistors 120 sein oder kann mit einem Drainanschluss des Transistors 120 verbunden sein. Der zweite Zugangspunkt 122 kann ein Sourceanschluss des Transistors 120 sein oder kann mit einem Sourceanschluss des Transistors 120 verbunden sein. Der dritte Zugangspunkt 123 kann ein Gateanschluss des Transistors 120 sein oder kann mit einem Gateanschluss des Transistors 120 verbunden sein.
Der erste Zugangspunkt 121 ist über den ersten Schalter 270 und die Verbindungen 151a und 151b mit einer Versorgungsspannung, zum Beispiel der Versorgungsspannung einer Bitleitung, insbesondere einer globalen Bitleitung, verbunden und ist über die Verbindung 151c mit der Array-Zelle oder dem Array-Element 110 verbunden. Der zweite Zugangspunkt 122 ist über die Verbindung 154 mit der ersten Stromsteuervorrichtung 130 und über die Verbindung 156a mit der zweiten Steuervorrichtung 240 verbunden und ist über die Verbindung 156b mit dem Transistor 120, zum Beispiel mit einer Source des Transistors 120, verbunden. Der dritte Zugangspunkt ist über die Verbindung 157b mit einer Steuerspannung, wie zum Beispiel einer Auswahlspannung einer Wortleitung, verbunden und ist über die Verbindung 157a mit dem Transistor 120, insbesondere mit einem Gate des Transistors 120, verbunden.
Der erste Zugangspunkt kann mit einer globalen Bitleitung eines Zellen-Arrays, das die Array-Zelle 110 aufweist, verbunden sein, der zweite Zugangspunkt kann mit einer globalen Sourceleitung des Zellen-Arrays, das die Array-Zelle 110 aufweist, verbunden sein, und der dritte Zugangspunkt 123 kann mit einer Wortleitung des Zellen-Arrays, das die Array-Zelle 110 aufweist, verbunden sein.
Die erste Stromsteuervorrichtung 130 ist des Weiteren über die Verbindungen 151a und 153 mit einer Versorgungsspannung, wie zum Beispiel der Versorgungsspannung einer Bitleitung, verbunden und ist dazu konfiguriert, über die Verbindung 158 ein Steuersignal an ihrem Steuereingang zu empfangen. Die zweite Stromsteuervorrichtung 240 ist des Weiteren über den zweiten Schalter 280 und die Verbindungen 155a und 155b mit einer Versorgungsspannung, wie zum Beispiel der Versorgungsspannung einer Sourceleitung, insbesondere einer globalen Sourceleitung, verbunden und ist dazu konfiguriert, über die Verbindung 159 ein Steuersignal zu empfangen. Die Array-Zelle 110 ist des Weiteren über die Verbindung 152 mit dem Transistor 120, zum Beispiel mit einem Drain des Transistors 120, verbunden.
Die Funktionalität der in 2 dargestellten Vorrichtung zum Steuern von Strom in einer Array-Zelle wird nun im Einzelnen beschrieben.
Der erste Schalter 270 wird eingeschaltet, um den ersten Zugangspunkt 121, der zum Beispiel mit einer globalen Bitleitung verbunden ist, zum Beispiel auf eine Versorgungsspannung der Bitleitung, VDD, zu laden. Der zweite Zugangspunkt 122, der zum Beispiel über die erste Stromsteuervorrichtung 130 mit der globalen Bitleitung verbunden ist, wird durch geeignetes Steuern der ersten Stromsteuervorrichtung 130 über ihren Steuereingang auf eine vorgegebene Spannung geladen. Dann wird an den dritten Zugangspunkt 123 eine Steuerspannung angelegt.
Diese drei Operationen (Anlegen einer Versorgungsspannung VDD an den ersten Zugangspunkt 121, Anlegen der vorgegebenen Spannung an den zweiten Zugangspunkt 122 und Anlegen der Steuerspannung an den dritten Zugangspunkt) können im Wesentlichen zeitgleich durchgeführt werden, vorausgesetzt, dass die drei Operationen so ausgelegt sind, dass sich der n-Kanal Transistor (n-FET) 120 während dieses Anfangsstadiums nicht einschaltet.
Die an den zweiten Zugangspunkt 122 angelegte vorgegebene Spannung kann gleich VDD oder kann kleiner als VDD sein, jedoch größer, als die an den dritten Zugangspunkt 123 angelegte Steuerspannung VG minus der Schwellenspannung Vth des n-FET 120, d. h. eine Spannung größer als VG – Vth, so dass sich der n-FET 120 während dieses Anfangsstadiums nicht einschaltet. Es kann vorteilhaft sein, den zweiten Zugangspunkt 122 auf eine Spannung nahe VG – Vth vorzuladen, um die zum Vorladen des zweiten Zugangspunkts 122 erforderliche Energie zu reduzieren, und um die Zeit zu verringern, die zum Entladen des zweiten Zugangspunkts 122 auf die Spannung VG – Vth, die den Transistor 120 einschaltet, benötigt wird. Dazu kann die Verbindung 153 einen (in 2 nicht dargestellten) zusätzlichen Schalter aufweisen, wobei der zusätzliche Schalter gesteuert werden kann, um die erste Steuervorrichtung von der Versorgungsspannung beispielsweise der Bitleitung zu trennen und die erste Steuervorrichtung mit einer anderen Versorgungsspannung zu verbinden, die die gewünschte vorgegebene Spannung bereitstellt.
Dann wird die erste Stromsteuervorrichtung 130 gesteuert, das Unterbrechen des zweiten Zugangspunkts 122 von der Versorgungsspannung abzuschalten. Im Wesentlichen zur gleichen Zeit wird der zweite Schalter 280 eingeschaltet, um den zweiten Zugangspunkt 122 über die zweite Stromsteuervorrichtung 240 zu entladen, wobei die zweite Stromsteuervorrichtung 240 vorteilhaft so gesteuert wird, dass der zweite Zugangspunkt 122 mit einem konstanten Strom, Iref, entladen wird.
Wenn die Spannung, die immer noch an den zweiten Zugangspunkt 122 angelegt wird, VG – Vth erreicht (d. h. die an den dritten Zugangspunkt 123 angelegte Steuerspannung minus die Schwellenspannung von n-FET 120), schaltet sich n-FET 120 ein und entlädt rasch die Verbindung 152 beispielsweise zwischen seinem Drain und der Array-Zelle 110, bis der Spannungsabfall in der Array-Zelle Rcell·Iref ist, der dann von den Spannungsabfällen an den ersten und zweiten Zugangspunkten 121 und 122 unabhängig ist, wobei Rcell der Widerstand der Array-Zelle 110 und Iref der maximale Strom ist, der von der zweiten Stromsteuervorrichtung 240 definiert wird.
Somit steigt aufgrund der plötzlichen Änderung der an die Array-Zelle angelegten Spannung der Strom in der Array-Zelle 110 sehr rasch: Im Gegensatz zu den globalen Bit- und Sourceleitungen, die aufgrund ihrer Bit-/Sourceleitungs- und Multiplexerkapazitäten und äquivalenten Widerstände recht hohe parasitäre Kapazitäten und Widerstände haben, hat die Verbindung 152 zwischen dem Transistor 120 und der Array-Zelle 110 – verglichen mit den Bit- und Sourceleitungen – unbedeutende parasitäre Kapazitäten und Widerstände, weil die Verbindung 152 eine sehr kurze lokale Verbindung ist (d. h. sie verbindet keine verschiedenen Array-Zellen) und keine zusätzlichen Vorrichtungen aufweist. Somit sind schnelle Stromänderungen ohne Stromüberschüsse möglich und die Stromsteuerung wird nicht (oder zumindest nicht wesentlich) aufgrund von parasitären Kapazitäten und Widerständen verlangsamt, und der Strom in der Array-Zelle 110 kann durch die Vorrichtung gemäß einer Ausführungsform der Erfindung, die in 2 gezeigt ist, präzise gesteuert werden.
3 zeigt eine schematische Darstellung eines beispielhaften Verfahrens gemäß einer Ausführungsform der Erfindung, insbesondere eines Verfahrens zum Steuern von Strom in einer Array-Zelle. Das beispielhafte Verfahren umfasst das Anlegen einer Versorgungsspannung an einen ersten Zugangspunkt eines Transistors (Schritt 302), das Vorladen eines zweiten Zugangspunkts des Transistors auf eine vorgegebene Spannung (Schritt 304), das Anlegen einer Steuerspannung an einen dritten Zugangspunkt des Transistors (Schritt 306) und das Entladen des zweiten Zugangspunkts des Transistors, um den Transistor einzuschalten, wodurch ein Stromfluss durch die Array-Zelle, die mit dem Transistor verbunden ist, verursacht wird (Schritt 308). Der Transistor 120 kann ein n-Kanal Feldeffekttransistor (n-FET) sein.
Die an den zweiten Zugangspunkt 122 angelegte vorgegebene Spannung kann gleich der Versorgungsspannung (VDD) oder kann kleiner als VDD sein, jedoch größer, als die an den n-Kanal Transistor 120 angelegte Steuerspannung (VG) minus der Schwellenspannung (Vth) des Transistors 120, d. h. eine Spannung größer als VG – Vth, so dass sich der Transistor 120 während dieses Anfangsstadiums nicht einschaltet. Es kann vorteilhaft sein, den zweiten Zugangspunkt 122 auf eine Spannung nahe VG – Vth vorzuladen, um die zum Vorladen des zweiten Zugangspunkts 122 erforderliche Energie zu reduzieren, und um die Zeit zu verringern, die zum Entladen des zweiten Zugangspunkts 122 auf die Spannung VG – Vth, die den Transistor 120 einschaltet, benötigt wird.
Die Schritte 302, 304 und 306 können im Wesentlichen zeitgleich durchgeführt werden, vorausgesetzt, dass die drei Operationen so ausgelegt sind, dass sich der n-Kanal Transistor (n-FET) 120 während dieses Anfangsstadiums nicht einschaltet. Die Schritte 302, 304 und 306 können jedoch auch nacheinander durchgeführt werden. In Schritt 308 wird der n-Kanal Transistor 120 durch Entladen des zweiten Zugangspunkts des Transistors eingeschaltet. Der n-Kanal Transistor 20 entlädt dann rasch die Verbindung 152 beispielsweise zwischen seinem Drain und der Array-Zelle 110, was verursacht, dass Strom durch die Array-Zelle fließt. Der Spannungsabfall in der Array-Zelle erreicht sehr schnell Rcell·Iref, der dann von den Spannungsabfällen an den ersten und zweiten Zugangspunkten 121 und 122 unabhängig ist, wobei Rcell der Widerstand der Array-Zelle 110 und Iref der maximale Strom ist, der von der zweiten Stromsteuervorrichtung 140 definiert wird.
Das Einschalten des Transistors 120 verursacht einen sehr schnellen Anstieg des Stroms in der Array-Zelle 110, weil die Verbindung 152 zwischen dem Transistor 120 und der Array-Zelle 110 eine sehr kurze lokale Verbindung ist (d. h. sie verbindet keine verschiedenen Array-Zellen) und keine zusätzlichen Vorrichtungen aufweist. Somit sind schnelle Stromänderungen ohne Stromüberschüsse möglich und die Stromsteuerung wird nicht (oder zumindest nicht wesentlich) aufgrund von parasitären Kapazitäten und Widerständen verlangsamt, und der Strom in der Array-Zelle 110 kann unter Verwendung des Verfahrens gemäß einer Ausführungsform der Erfindung, die in 3 gezeigt ist, präzise gesteuert werden.
4 zeigt eine schematische Darstellung einer Array-Zelle und einer Vorrichtung zum Steuern von Strom in der Array-Zelle gemäß einer weiteren Ausführungsform der Erfindung.
Die Array-Zelle kann eine Speicherzelle sein, die Teil eines Speicherzellen-Arrays einer Speichervorrichtung ist. Die Speichervorrichtung kann eine beliebige Art von nicht flüchtiger Speichervorrichtung sein, wie zum Beispiel ein ROM, ein Flash Speicher, ein Phasenwechselspeicher, ein resistiver Speicher, ein magnetoresistiver Speicher, ein ferroelektrischer Speicher, ein Conductive Bridging RAM (CBRAM), etc. und/oder ein flüchtiger Speicher, wie zum Beispiel ein RAM, ein DRAM, ein SRAM, etc.
Die in 4 gezeigte Vorrichtung zum Speichern von Strom in einer Array-Zelle weist eine Stromsteuervorrichtung 440 auf, die zum Beispiel als Transistor implementiert sein kann, und einen Transistor 120, insbesondere einen n-Kanal Feldeffekttransistor (n-Kanal FET), der einen ersten Zugangspunkt 121, einen zweiten Zugangspunkt 122 und einen dritten Zugangspunkt 123 hat.
Der erste Zugangspunkt 121 kann ein Drainanschluss des Transistors 120 sein oder kann mit einem Drainanschluss des Transistors 120 verbunden sein. Der zweite Zugangspunkt 122 kann ein Sourceanschluss des Transistors 120 sein oder kann mit einem Sourceanschluss des Transistors 120 verbunden sein. Der dritte Zugangspunkt 123 kann ein Gateanschluss des Transistors 120 sein oder kann mit einem Gateanschluss des Transistors 120 verbunden sein.
Der erste Zugangspunkt 121 ist über die Verbindung 451a mit einer Versorgungsspannung, zum Beispiel der Versorgungsspannung einer Bitleitung, insbesondere einer globalen Bitleitung, verbunden, und ist über die Verbindung 451b mit der Array-Zelle oder dem Array-Element 110 verbunden. Der zweite Zugangspunkt 122 ist über die Verbindung 156a mit der Stromsteuervorrichtung 440 und über die Verbindung 156b mit dem Transistor 120, zum Beispiel mit einer Source des Transistors 120, verbunden. Der dritte Zugangspunkt ist über die Verbindung 157b mit einer Steuerspannung, zum Beispiel einer Auswahlspannung einer Wortleitung, verbunden, und ist über die Verbindung 157a mit dem Transistor 120, insbesondere mit einem Gate des Transistors 120, verbunden.
Der erste Zugangspunkt kann mit einer globalen Bitleitung eines Zellen-Arrays, das die Array-Zelle 110 aufweist, verbunden sein, der zweite Zugangspunkt kann mit einer globalen Sourceleitung des Zellen-Arrays, das die Array-Zelle 110 aufweist, verbunden sein, und der dritte Zugangspunkt 123 kann mit einer Wortleitung des Zellen-Arrays, das die Array-Zelle 110 aufweist, verbunden sein.
Die Stromsteuervorrichtung 440 ist des Weiteren über die Verbindung 155 mit einer Versorgungsspannung, zum Beispiel der Versorgungsspannung einer Sourceleitung, insbesondere einer globalen Sourceleitung, verbunden, und ist dazu konfiguriert, über die Verbindung 159 ein Steuersignal zu empfangen. Die Array-Zelle 110 ist des Weiteren über die Verbindung 152 mit dem Transistor 120, zum Beispiel mit einem Drain des Transistors 120, verbunden.
Die Funktionalität der in 4 gezeigten Vorrichtung zum Steuern eines Stroms in einer Array-Zelle wird nun im Einzelnen beschrieben.
Der erste Zugangspunkt 121, der mit einer globalen Bitleitung verbunden sein kann, wird zum Beispiel auf eine Versorgungsspannung der Bitleitung, VDD, geladen. Der zweite Zugangspunkt 122, der zum Beispiel über die Stromsteuervorrichtung 440 mit der globalen Sourceleitung verbunden ist, wird durch geeignetes Steuern der Stromsteuervorrichtung 440 über ihren Steuereingang auf eine vorgegebene Spannung geladen. Dann wird an den dritten Zugangspunkt 123 eine Steuerspannung angelegt.
Diese drei Operationen (Anlegen einer Versorgungsspannung VDD an den ersten Zugangspunkt 121, Anlegen der vorgegebenen Spannung an den zweiten Zugangspunkt 122 und Anlegen der Steuerspannung an den dritten Zugangspunkt) können im Wesentlichen zeitgleich durchgeführt werden, vorausgesetzt, dass die drei Operationen so ausgelegt sind, dass sich der n-Kanal Transistor (n-FET) 120 während dieses Anfangsstadiums nicht einschaltet.
Die an den zweiten Zugangspunkt 122 angelegte vorgegebene Spannung ist eine Spannung, die größer ist, als die an den dritten Zugangspunkt 123 angelegte Steuerspannung VG minus der Schwellenspannung Vth des n-FET 120, d. h. eine Spannung größer als VG – Vth, so dass sich der n-FET 120 während dieses Anfangsstadiums nicht einschaltet. Es kann vorteilhaft sein, den zweiten Zugangspunkt 122 auf eine Spannung nahe VG – Vth vorzuladen, um die zum Vorladen des zweiten Zugangspunkts 122 erforderliche Energie zu reduzieren, und um die Zeit zu verringern, die zum Entladen des zweiten Zugangspunkts 122 auf die Spannung VG – Vth, die den Transistor 120 einschaltet, benötigt wird.
Zum Vorladen des zweiten Zugangspunkts 122 auf die vorgegebene Spannung kann die Verbindung 155 einen (in 4 nicht dargestellten) zusätzlichen Schalter aufweisen, wobei der zusätzliche Schalter gesteuert werden kann, um die Stromsteuervorrichtung 440 von der Versorgungsspannung beispielsweise der Sourceleitung zu trennen und die Stromsteuervorrichtung 440 mit einer anderen Versorgungsspannung zu verbinden, die die gewünschte vorgegebene Spannung bereitstellt. Bei der in 4 gezeigten Ausführungsform kann der zusätzliche Schalter jedoch in der globalen Sourceleitung enthalten sein, mit der die Verbindung 155 verbunden ist, so dass nur ein zusätzlicher Schalter für eine globale Sourceleitung benötigt wird. Somit ist bei der in 4 gezeigten Ausführungsform die über die Verbindung 155 zugeführte Spannung variabel: Im Anfangsstadium, wenn der zweite Zugangspunkt 122 vorgeladen wird, wird die vorgegebene Spannung über die Verbindung 155 zugeführt, und dann, wenn der zweite Zugangspunkt 122 entladen wird, wird die Versorgungsspannung der (globalen) Sourceleitung über die Verbindung 155 zugeführt.
Demgemäß wird nach dem Vorladen des zweiten Zugangspunkts 122 die Stromsteuervorrichtung 440 gesteuert, den zweiten Zugangspunkt 122 zu entladen, indem der zweite Zugangspunkt 122 mit der weiteren Stromquelle (z. B. der Versorgungsspannung der globalen Sourceleitung) verbunden wird, wobei der zweite Zugangspunkt 122 vorteilhaft mit einem konstanten Strom, Iref, entladen wird.
Wenn die Spannung, die immer noch an den zweiten Zugangspunkt 122 angelegt wird, VG – Vth erreicht (d. h. die an den dritten Zugangspunkt 123 angelegte Steuerspannung minus die Schwellenspannung von n-FET 120), schaltet sich n-FET 120 an und entlädt rasch die Verbindung 152 beispielsweise zwischen seinem Drain und der Array-Zelle 110, bis der Spannungsabfall in der Array-Zelle Rcell·Iref ist, der dann von den Spannungsabfällen an den ersten und zweiten Zugangspunkten 121 und 122 unabhängig ist, wobei Rcell der Widerstand der Array-Zelle 110 und Iref der maximale Strom ist, der von der Stromsteuervorrichtung 440 definiert wird.
Somit steigt aufgrund der plötzlichen Änderung der an die Array-Zelle angelegten Spannung der Strom in der Array-Zelle 110 sehr rasch: Im Gegensatz zu den globalen Bit- und Sourceleitungen, die aufgrund ihrer Bit-/Sourceleitungs- und Multiplexerkapazitäten und äquivalenten Widerstände recht hohe parasitäre Kapazitäten und Widerstände haben, hat die Verbindung 152 zwischen dem Transistor 120 und der Array-Zelle 110 – verglichen mit den Bit- und Sourceleitungen – unbedeutende parasitäre Kapazitäten und Widerstände, weil die Verbindung 152 eine sehr kurze lokale Verbindung ist (d. h. sie verbindet keine verschiedenen Array-Zellen) und keine zusätzlichen Vorrichtungen aufweist. Somit sind schnelle Stromänderungen ohne Stromüberschüsse möglich und die Stromsteuerung wird nicht (oder zumindest nicht wesentlich) aufgrund von parasitären Kapazitäten und Widerständen verlangsamt, und der Strom in der Array-Zelle 110 kann durch die Vorrichtung gemäß einer Ausführungsform der Erfindung, die in 4 gezeigt ist, präzise gesteuert werden.
Obwohl vorliegend spezifische Ausführungsformen gezeigt und beschrieben worden sind, ist es für den Durchschnittsfachmann selbstverständlich, dass eine Vielzahl anderer und/oder äquivalenter Implementierungen anstelle der gezeigten und beschriebenen spezifischen Ausführungsformen verwendet werden können, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Es ist beabsichtigt, dass die vorliegende Erfindung sämtliche Anpassungen oder Varianten der vorliegend erläuterten Ausführungsformen umfasst. Es ist daher beabsichtigt, dass die vorliegende Erfindung nur durch die Ansprüche und deren Äquivalente beschränkt wird.

Claims

Verfahren zum Steuern von Strom in einer Array-Zelle, wobei das Verfahren umfasst: Anlegen einer Versorgungsspannung an einen ersten Zugangspunkt eines Transistors; Vorladen eines zweiten Zugangspunkts des Transistors auf eine vorgegebene Spannung; Anlegen einer Steuerspannung an einen dritten Zugangspunkt des Transistors; und Entladen des zweiten Zugangspunkts des Transistors, um den Transistor einzuschalten, wodurch ein Stromfluss durch die Array-Zelle, die mit dem Transistor verbunden ist, verursacht wird.
Verfahren nach Anspruch 1, wobei eine Stromsteuervorrichtung den zweiten Zugangspunkt des Transistors durch Verbinden des zweiten Zugangspunkts des Transistors mit einer vorgegebenen Spannung vorlädt und den zweiten Zugangspunkt des Transistors durch Verbinden des zweiten Zugangspunkts des Transistors mit einer weiteren Versorgungsspannung entlädt.
Verfahren nach Anspruch 1, wobei das Vorladen des zweiten Zugangspunkts des Transistors mittels einer ersten Stromsteuervorrichtung durchgeführt wird, die den zweiten Zugangspunkt des Transistors mit der Versorgungsspannung verbindet, den Strom so steuert, dass der zweite Zugangspunkt des Transistors auf eine vorgegebene Spannung geladen wird, und den zweiten Zugangspunkt des Transistors von der Versorgungsspannung trennt, bevor der zweite Zugangspunkt des Transistors mittels einer zweiten Stromsteuervorrichtung entladen wird.
Verfahren nach Anspruch 1, wobei der zweite Zugangspunkt des Transistors mit einem konstanten Strom entladen wird.
Verfahren nach Anspruch 1, wobei die Versorgungsspannung eine Versorgungsspannung einer Bitleitung ist, die mit der Array-Zelle verbunden ist.
Verfahren nach Anspruch 1, wobei die Steuerspannung eine Auswahlspannung einer Wortleitung ist, die mit der Array-Zelle verbunden ist.
Verfahren nach Anspruch 1, wobei die Schritte des Verbindens eines ersten Zugangspunkts eines Transistors mit einer Versorgungsspannung, des Vorladens des zweiten Zugangspunkts des Transistors und des Anlegens der Steuerspannung an den dritten Zugangspunkt des Transistors im Wesentlichen zeitgleich durchgeführt werden.
Vorrichtung zum Steuern von Strom in einer Array-Zelle, wobei die Vorrichtung aufweist: einen Transistor, der einen ersten Zugangspunkt, einen zweiten Zugangspunkt und einen dritten Zugangspunkt hat und dazu konfiguriert ist, eine Versorgungsspannung über den ersten Zugangspunkt und eine Steuerspannung über den dritten Zugangspunkt zu empfangen; eine erste Stromsteuervorrichtung, die dazu konfiguriert ist, den zweiten Zugangspunkt des Transistors auf eine vorgegebene Spannung vorzuladen; und eine zweite Stromsteuervorrichtung, die dazu konfiguriert ist, den zweiten Zugangspunkt des Transistors, der die Steuerspannung über den dritten Zugangspunkt empfängt, zu entladen, wodurch der Transistor eingeschaltet wird, was einen Stromfluss durch die Array-Zelle, die mit dem Transistor verbunden ist, verursacht.
Vorrichtung nach Anspruch 8, wobei die erste Stromsteuervorrichtung dazu konfiguriert ist, den zweiten Zugangspunkt des Transistors durch Verbinden des zweiten Zugangspunkts des Transistors mit der Versorgungsspannung vorzuladen, den Strom so zu steuern, dass der zweite Zugangspunkt des Transistors auf eine vorgegebene Spannung geladen wird, und den zweiten Zugangspunkt des Transistors von der Versorgungsspannung zu trennen, bevor der zweite Zugangspunkt des Transistors durch die zweite Stromsteuervorrichtung entladen wird.
Vorrichtung nach Anspruch 8, wobei die zweite Stromsteuervorrichtung dazu konfiguriert ist, den zweiten Zugangspunkt des Transistors mit einem konstanten Strom zu entladen.
Vorrichtung nach Anspruch 8, wobei der Transistor ein n-Kanal Feldeffekttransistor ist.
Vorrichtung nach Anspruch 11, wobei die vorgegebene Spannung gleich der oder kleiner als die Versorgungsspannung und größer als eine Spannung ist, die erhalten wird durch Subtrahieren einer Schwellenspannung des n-Kanal Feldeffekttransistors von der Steuerspannung, die an den dritten Zugangspunkt des Transistors angelegt wird.
Vorrichtung nach Anspruch 8, wobei die Versorgungsspannung eine Versorgungsspannung einer Bitleitung ist, die mit der Array-Zelle verbunden ist.
Vorrichtung nach Anspruch 8, wobei die Steuerspannung eine Auswahlspannung einer Wortleitung ist, die mit der Arrayzelle verbunden ist.
Vorrichtung nach Anspruch 8, wobei die Array-Zelle eine Speicherarray-Zelle ist.
Vorrichtung zum Steuern von Strom in einer Array-Zelle, wobei die Vorrichtung aufweist: Mittel zum Anlegen einer Versorgungsspannung an einen ersten Zugangspunkt eines Transistors; Mittel zum Vorladen eines zweiten Zugangspunkts des Transistors auf eine vorgegebene Spannung; Mittel zum Anlegen einer Steuerspannung an einen dritten Zugangspunkt des Transistors; und Mittel zum Entladen des zweiten Zugangspunkts des Transistors, um den Transistor einzuschalten, wodurch ein Stromfluss durch die Array-Zelle, die mit dem Transistor verbunden ist, verursacht wird.
Vorrichtung nach Anspruch 16, wobei die Mittel zum Vorladen und die Mittel zum Entladen in einer Stromsteuervorrichtung enthalten sind, die dazu konfiguriert ist, den zweiten Zugangspunkt des Transistors durch Verbinden des zweiten Zugangspunkts des Transistors mit einer vorgegebenen Spannung vorzuladen und den zweiten Zugangspunkt des Transistors durch Verbinden des zweiten Zugangspunkts des Transistors mit einer weiteren Versorgungsspannung zu entladen.
Vorrichtung nach Anspruch 16, wobei die Mittel zum Vorladen des zweiten Zugangspunkts des Transistors dazu konfiguriert sind, den zweiten Zugangspunkt des Transistors mit der Versorgungsspannung zu verbinden, den Strom so zu steuern, dass der zweite Zugangspunkt des Transistors auf eine vorgegebene Spannung geladen wird, und den zweiten Zugangspunkt des Transistors von der Versorgungsspannung zu trennen, bevor der zweite Zugangspunkt des Transistors durch die Mittel zum Entladen des zweiten Zugangspunkts des Transistors entladen wird.