JP2016201165A - アレイセルにおける電流を制御する方法および装置 - Google Patents

Abstract

【課題】本発明は、一般的には電流を制御する方法および装置に関しており、より具体的には、アレイセルにおける電流を制御する方法および装置に関する。【解決手段】本発明の一実施形態によれば、アレイセルにおける電流を制御する方法が提供される。この方法には、トランジスタの第１アクセスポイントに給電電圧を加えるステップと、このトランジスタの第２アクセスポイントをあらかじめ設定した電圧にプレチャージするステップと、このトランジスタの第３アクセスポイントに制御電圧を加えるステップと、このトランジスタの第２アクセスポイントを放電させてこのトランジスタをオンし、このトランジスタのオンにより、このトランジスタに接続されたアレイセルを通って電流を流すようにするステップとが含まれている。【選択図】図１

Description

本発明は、一般的には電流を制御する方法および装置に関しており、より具体的にはアレイセルにおける電流を制御する方法および装置に関する。

多くのメモリアレイ構成では、検知中に電流を強制に加えて電圧を読み出す、また可能な限りに迅速にアレイセルの状態を変化させるために、大きな電流を強制に加える動作が必要である。

しかしながらこれらの動作は、選択したパス上に存在する寄生抵抗および容量により、電流制御が減速されるため、精度を欠くことが多い。

メモリデバイスは一般的に、アレイに配置されかつデータを格納するように構成された複数のメモリセルを有する。これらのメモリセルは、行および列からなる通常のアレイに配置される。メモリアレイはさらに、複数のワード線および複数のビット線を有する。各ワード線は、複数のメモリセルからなる１つの行に接続できるのに対し、各ビット線は、複数のメモリセルからなる１つの列に接続できる。例えば、１つのセルアレイに複数のメモリセルからなるｎ×ｍ個の列が含まれる場合、このメモリデバイスにはｎ×ｍ個のビット線が含まれる。これと同様にセルアレイに複数のメモリセルからなるｐ個の行が含まれる場合、このメモリデバイスにはｐ個のワード線が含まれる。この場合に複数のメモリセルからなるｎ×ｍ個の列と、複数のメモリセルからなるｐ個の行とを含むこのセルアレイは、すべて合わせるとｐ×ｎ×ｍ個のメモリセルを有する。上記の複数のワード線およびビット線は、読み出し、消去およびプログラミングのために複数のメモリセルにアクセスするために使用される。一般的には特定のメモリセルに接続されたワード線およびビット線に特定の電圧を加えることによって特定のメモリセルが読み出され、消去され、またはプログラムされる。

１つのメモリデバイスにはさらに、複数のセンスアンプが含まれ得る。これらのセンスアンプは、小さな電圧振幅を識別可能な論理レベルに増幅することによってビット線の論理レベルを検知するために使用される。したがってこれらのセンスアンプは、メモリセルを読み出すための手段なのである。

１つのメモリデバイスは、１つのセンスアンプ・ビット線マルチプレクサブロックを有することができ、このブロックは、複数のセンスアンプと、セルアレイにおいて複数のメモリセルからなる複数の列に接続されている複数のビット線とを接続する。このセンスアンプ・ビット線マルチプレクサブロックは、複数のメモリセルからなる所定の個数の列を動作させるのに必要なセンスアンプの個数を低減するために使用される。上記のようにセルアレイに複数のメモリセルからなるｎ×ｍ個の列、すなわちｎ×ｍ個のビット線が含まれ、１対ｍの多重化を可能にする１つのセンスアンプ・ビット線マルチプレクサブロックが使用される場合、ｎ×ｍ個のビット線を操作するためには、ｎ個のセンスアンプで十分間に合う。ｎ個のセンスアンプのそれぞれは、１つのデータラインに接続することが可能である。したがってこのメモリデバイスにはｎ個のデータラインが含まれ得る。

１Ｍビットのデータを格納する容量を備えた例示的な慣用のメモリデバイスは、１０４８５７６（＝１０２４×１０２４）個のメモリセルを含む１つのセルアレイを有し得る。これらの１０４８５７６個のメモリセルは、５１２個の行、すなわち５１２個のワード線と、２０４８個の列、すなわち２０４８個のビット線とを含む通常の１つのアレイに配置することができる。１対６４の多重化を可能にする１つのセンスアンプ・ビット線マルチプレクサブロックが使用される場合、１０４８５７６個のメモリセルのそれぞれを読み出すのに３２個のセンスアンプ（３２ビットデータワード）で十分である。センスアンプ・ビット線マルチプレクサブロックによって１対１２８の多重化が可能になる場合、１６個のセンスアンプ（１６ビットデータワード）で十分である。

メモリセルアレイの構造に起因して、１つのアレイセルにおける正確な電流制御は困難である。例えば、書き込み動作を実行しようとする場合、ビット線のような選択したパス上に存在する寄生的な抵抗および容量ならびにマルチプレクサの容量および等価抵抗によって電流制御が減速され、これによってアレイセルにおける電流制御が機能しなくなってしまうのである。

これらの理由または別の複数の理由により、アレイセルにおける電流を制御する改善された方法および／または装置が必要である。

本発明の一様相によれば、アレイセルにおける電流を制御する方法が提供される。この方法には、トランジスタの第１アクセスポイントに給電電圧を加えるステップと、あらかじめ設定した電圧にこのトランジスタの第２アクセスポイントをプレチャージするステップと、このトランジスタの第３アクセスポイントに制御電圧を加えるステップと、このトランジスタの第２アクセスポイントを放電させてこのトランジスタをオンに切り換え、これによってこのトランジスタに接続されたアレイセルを通って電流を流すようにするステップとが含まれている。

本発明の別の一様相によれば、アレイセルにおける電流を制御する装置が提供される。この装置は、第１アクセスポイント、第２アクセスポイントおよび第３アクセスポイントを有し、かつ、第１アクセスポイントを介して給電電圧を受け取り、第３アクセスポイントを介して制御電圧を受け取るように構成されているトランジスタと、あらかじめ設定した電圧にこのトランジスタの第２アクセスポイントをプレチャージするように構成された第１電流制御装置と、第３アクセスポイントを介して制御電圧を受け取って、このトランジスタの第２アクセスポイントを放電させ、これによってトランジスタをオンに切り換え、これによってこのトランジスタに接続されたアレイセルを通って電流を流すように構成された第２電流制御装置とを有する。

添付の図面は、本発明をさらに理解するために含まれているものであり、またこの明細書に組み込まれてこの明細書の一部をなすものである。これらの図面は、本発明の複数の実施形態を示しており、かつ、明細書と共に本発明の基本原理を説明するものである。本発明の別の複数の実施形態および本発明が目指した利点の多くは、以下の詳細な説明を参照することによってこれらが理解されれば、その良さを容易に評価することができよう。

本発明の一実施形態によるアレイセルおよびこのアレイセルにおける電流を制御する装置の概略図である。 本発明の別の一実施形態によるアレイセルおよびこのアレイセルにおける電流を制御する装置の概略図である。 本発明の一実施形態にしたがってアレイセルにおける電流を制御する方法の概略図である。 本発明の別の一実施形態によるアレイセルおよびこのアレイセルにおける電流を制御する装置の概略図である。

以下の詳細な説明では、添付の複数の図面を参照する。これらの図面は、詳細な説明の一部をなすものであり、本発明を実施することができる特定の複数の実施形態を説明するために示されたものである。別の複数の実施形態を利用することができ、また本発明の範囲を逸脱することなく、構造上の変更またはその他の変更を行えることは明らかである。したがって以下の詳細な説明は、制限な意味で捉えてはならないのであり、本発明の範囲は、添付の特許請求の範囲によって定められる。

多くのメモリアレイ構成では、検知中に電流を強制に加えて電圧を読み出す、または可能な限りに迅速にアレイセルの状態を変化させるために、大きな電流を強制に加える動作が必要である。

しかしながらこれらの動作は、ビット線のような選択したパス上に存在する寄生的な抵抗および容量ならびにマルチプレクサの容量および等価抵抗によって電流制御が減速されるため、精度を欠くことが多く、これによって１つのアレイセルにおける電流制御が機能しなくなってしまう。

メモリデバイスは一般的に、アレイに配置されかつデータを格納するように構成された複数のメモリセルを有する。これらのメモリセルは、行および列からなる通常のアレイに配置される。メモリアレイはさらに、複数のワード線および複数のビット線を有する。各ワード線は、複数のメモリセルからなる１つの行に接続できるのに対し、各ビット線は、複数のメモリセルからなる１つの列に接続できる。例えば、１つのセルアレイに複数のメモリセルからなるｎ×ｍ個の列が含まれる場合、このメモリデバイスにはｎ×ｍ個のビット線が含まれる。これと同様にセルアレイに複数のメモリセルからなるｐ個の行が含まれる場合、このメモリデバイスにはｐ個のワード線が含まれる。この場合に複数のメモリセルからなるｎ×ｍ個の列と、複数のメモリセルからなるｐ個の行とを含むこのセルアレイは、すべて合わせるとｐ×ｎ×ｍ個のメモリセルを有する。上記の複数のワード線およびビット線は、読み出し、消去およびプログラミングのために複数のメモリセルにアクセスするために使用される。一般的には特定のメモリセルに接続されたワード線およびビット線に特定の電圧を加えることによって特定のメモリセルが読み出され、消去され、またはプログラムされる。

１つのメモリデバイスにはさらに、複数のセンスアンプが含まれる。これらのセンスアンプは、小さな電圧振幅を識別可能な論理レベルに増幅することによってビット線の論理レベルを検知するために使用される。したがってこれらのセンスアンプは、メモリセルを読み出すための手段なのである。

１つのメモリデバイスは、１つのセンスアンプ・ビット線マルチプレクサブロックを有することができ、このブロックは、複数のセンスアンプと、セルアレイにおいて複数のメモリセルからなる複数の列に接続されている複数のビット線とを接続する。このセンスアンプ・ビット線マルチプレクサブロックは、複数のメモリセルからなる所定の個数の列を動作させるのに必要なセンスアンプの個数を低減するために使用される。上記のようにセルアレイに複数のメモリセルからなるｎ×ｍ個の列、すなわちｎ×ｍ個のビット線が含まれ、１対ｍの多重化を可能にする１つのセンスアンプ・ビット線マルチプレクサブロックが使用される場合、ｎ×ｍ個のビット線を操作するためには、ｎ個のセンスアンプで十分間に合う。ｎ個のセンスアンプのそれぞれは、１つのデータラインに接続することが可能である。したがってこのメモリデバイスにはｎ個のデータラインが含まれ得る。

１Ｍビットのデータを格納する容量を備えた例示的な慣用のメモリデバイスは、１０４８５７６（＝１０２４×１０２４）個のメモリセルを含む１つのセルアレイを有し得る。これらの１０４８５７６個のメモリセルは、５１２個の行、すなわち５１２個のワード線と、２０４８個の列、すなわち２０４８個のビット線とを含む通常の１つのアレイに配置することができる。１対６４の多重化を可能にする１つのセンスアンプ・ビット線マルチプレクサブロックが使用される場合、１０４８５７６個のメモリセルのそれぞれを読み出すのに３２個のセンスアンプ（３２ビットデータワード）で十分である。センスアンプ・ビット線マルチプレクサブロックによって１対１２８の多重化が可能になる場合、１６個のセンスアンプ（１６ビットデータワード）で十分である。

一般的にデータは、複数のデータワードでセルアレイから読み出されるかまたはこれに書き込まれる。ここで説明しているメモリデバイスでは１データワードにｎ個のビットが含まれ得る。したがって一般的にはｎ個のメモリセルが同時にアクセスされる。これらのｎ個のメモリセルは一般的に共通の１つのワード線に接続されている。このセルアレイのｎ個のメモリセルからなるこのようなグループにアクセスするため、ｐ個のワード線のうちの１つに、すなわちアクセスしようとするｎ個のメモリセルに接続されたワード線に第１電圧が加えられ、ｎ×ｍ個のビット線のうちのｎ個に、すなわちアクセスしようとするｎ個のメモリセルに接続されたｎ個のビット線に第２電圧が加えられる。センスアンプ・ビット線マルチプレクサブロックはこの場合、これらのｎ個のビット線をｎ個のセンスアンプに接続する。最終的にこれらのｎ個のセンスアンプは、ｎ個の信号を上記のｎ個のデータラインに供給する。したがって上記のメモリデバイスにおいて、このセルアレイのｐ×ｎ×ｍ個のすべてのメモリセルにアクセスすることができる。

本発明の理解を容易にするため、以下の説明では１つのセルアレイの単一のメモリセルにアクセスすることについて述べる。しかしながら実際には、メモリセルに個別にアクセスが行われることは一般的にない。その代わりにデータワードがセルアレイから読み出されるかまたはセルアレイに書き込まれ、すなわちｎ個のメモリセルが同時にアクセスされる。

メモリセルアレイの構造に起因して、１つのアレイセルにおける正確な電流制御は困難である。例えば、書き込み動作を実行しようとする場合、ビット線のような選択したパス上に存在する寄生的な抵抗および容量ならびにマルチプレクサの容量および等価抵抗によって電流制御が減速され、これによって１つのアレイセルにおける電流制御が機能しなくなってしまうのである。

選択したアレイセルのビット線の電圧が最初に設定され、ビット線に流れる電流を制限するために電流制限器が使用され、選択されたセルのワード線が０Ｖからその最終的なレベルに切り換わる場合、選択されたこのセルには、所定の時間の間、制限されていない電流および誤った電圧が現れる。なぜならば上記の電流制限によって制約されて、ビット線およびその等価な容量をその初期値から最終値まで充電しなければならないからである。

選択したアレイセルのワード線の電圧が最初に設定され、つぎにビット線電圧が０Ｖからその最終レベルまで線形に増大する場合、選択したこのセルでは、この動作に対する整定時間である期間の間、電流が増大する。したがってこの動作の整定時間の間、アレイセルは、０Ａよりも大きな電流ではあるが、書き込み動作に使用される電流の最終値よりも小さい電流で動作し、これによってこの期間の間、ソフト書き込み動作が実行されることになる。

同様の問題は、アレイセル毎に３つの接続部またはアクセスポイントを有するメモリセルアレイにおいて発生する。すなわち、上で説明したビット線およびワード線用の２つの接続部ならびにソース線用の付加的な１つの接続部用の３つの接続部を有するメモリセルアレイにおいて発生する。ビット線、ソース線およびワード線を有するセルアレイでは、アレイセルを選択するため、このアレイセルの３つのすべてのラインを選択しなければならない。

例えば相変化メモリセルおよび抵抗変化型メモリセルのようなパッシブアレイセルに対しては、特定の（パッシブ）アレイセルを選択するためにセレクタトランジスタが必要である。ゲートがワード線に接続されているセレクタトランジスタは、アレイセルのソース線とビット線とを接続する。特定のアレイセルは、それぞれこの特性のアレイセルに接続されているビット線およびソース線にそれぞれ電圧を加え、かつ、このアレイセルのワード線を選択して（すなわちこのアレイセルのセレクタトランジスタのゲートに電圧を加えて）、このアレイセルのソース線とビット線とを接続するセレクタトランジスタをオンに切り換えることにより、選択される。ソース線用の上記の付加的な接続部は、セルアレイ内の漏れを回避するのに役立つ。

これに相応して第１アクセスポイントは、セルアレイのグローバルビット線に接続することができ、第２アクセスポイントは、このセルアレイのグローバルソース線に接続することができ、第３アクセスポイントは、このセルアレイのワード線に接続することができる。

ビット線、ソース線およびワード線を有するメモリセルアレイの類似の構造に起因して、例えばこのようなメモリデバイスの１つのアレイセルに複数の書き込み動作を実行する場合、正確な電流制御が必要なときには類似の問題が発生する。ビット線、ソース線のような選択されたパス上に存在する寄生的な抵抗および容量ならびにマルチプレクサの容量および等価抵抗によって電流制御が減速されるかまたは電流のオーバシュートが形成され、このこともこのようなアレイセルにおいて機能しない電流制御に結び付く。

図１には、本発明の一実施形態によるアレイセルおよびこのアレイセルにおける電流を制御する装置の概略図が示されている。

このアレイセルは、メモリデバイスのメモリセルアレイの一部であるメモリセルであってよい。このメモリデバイスは、例えば、ＲＯＭ、フラッシュメモリ、相変化メモリ、抵抗変化型メモリ、磁気抵抗メモリ、強誘電体メモリ、導電性ブリッジＲＡＭ（ＣＢＲＡＭ）などの不揮発性メモリデバイス、および／または、例えばＲＡＭ、ＤＲＡＭ、ＳＲＡＭなどの揮発性メモリの任意のタイプであってよい。

図１に示した、アレイセルにおける電流を制御する装置には、例えば、トランジスタとして実現可能なスイッチのような第１電流制御装置１３０と、例えばトランジスタとして実現可能な第２電流制御装置１４０と、トランジスタ１２０、特に第１アクセスポイント１２１、第２アクセスポイント１２２および第３アクセスポイント１２３を有するｎチャネル電界効果トランジスタ（ｎ−ＦＥＴ）１２０とが含まれている。

第１アクセスポイント１２１は、トランジスタ１２０のドレイン端子とするかまたはトランジスタ１２０のドレイン端子に接続することが可能である。第２アクセスポイント１２２は、トランジスタ１２０のソース端子とするかまたはトランジスタ１２０のソース端子に接続することが可能である。第３アクセスポイント１２３は、トランジスタ１２０のゲート端子とするかまたはトランジスタ１２０のゲート端子に接続することが可能である。

第１アクセスポイント１２１は、接続部１５１ａおよび１５１ｂを介して、ビット線、特にグローバルビット線の給電電圧のような給電電圧に接続され、また接続部１５１ｃを介してアレイセルまたはアレイ素子１１０に接続されている。第２アクセスポイント１２２は、接続部１５４を介して第１電流制御装置１３０に、また接続部１５６ａを介して第２電流制御装置１４０に接続されており、また接続部１５６ｂを介して、トランジスタ１２０に、例えばトランジスタ１２０のソースに接続されている。第３アクセスポイントは、接続部１５７ｂを介して、ワード線の選択電圧のような制御電圧に接続されており、接続部１５７ａを介してトランジスタ１２０、特にトランジスタ１２０のゲートに接続されている。

第１アクセスポイント１２１は、アレイセル１１０を有するセルアレイのグローバルビット線に接続可能であり、第２アクセスポイント１２２は、アレイセル１１０を有するセルアレイのグローバルソース線に接続可能であり、第３アクセスポイント１２３は、アレイセル１１０を有するセルアレイのワード線に接続可能である。

第１電流制御装置１３０は、接続部１５１ａおよび１５３を介して、ビット線、特にグローバルビット線の給電電圧のような給電電圧にさらに接続されており、かつ、接続部１５８を介してその制御入力部において制御信号を受信するように構成されている。第２電流制御装置１４０は、接続部１５５を介してソース線、特にグローバルソース線の給電電圧のような給電電圧にさらに接続されており、かつ、接続部１５９を介して制御信号を受信するように構成されている。アレイセル１１０は、接続部１５２を介してさらにトランジスタ１２０、例えばトランジスタ１２０のドレインに接続されている。

以下では図１に示したアレイセルにおける電流を制御する装置の機能を詳細に説明する。

グローバルビット線に接続可能な第１アクセスポイント１２１は、例えばビット線の給電電圧、ＶＤＤに充電される。第１電流制御装置１３０を介して例えばグローバルビット線に接続される第２アクセスポイント１２２は、制御入力側を介して第１電流制御装置１３０を適切に制御することにより、あらかじめ設定した電圧に充電される。つぎに制御電圧が、第３アクセスポイント１２３に加えられる。

これらの３つの動作（第１アクセスポイント１２１への給電電圧ＶＤＤの印加、第２アクセスポイント１２２へのあらかじめ設定した電圧の印加、および第３アクセスポイントへの制御電圧の印加）は、ｎチャネルトランジスタ（ｎ−ＦＥＴ）１２０がこの初期段階中にオンに切り換わらないようにこれらの３つの動作が設計されているのであれば、実質的に同時に行うことができる。

第２アクセスポイント１２２に加えられる上記のあらかじめ設定された電圧は、ＶＤＤに等しいかまたはＶＤＤよりも低くすることが可能であるが、第３アクセスポイント１２３に印加される制御電圧ＶＧからｎ−ＦＥＴ１２０の閾値電圧Ｖｔｈを減じた電圧よりも高い、すなわち、ＶＧ−Ｖｔｈよりも高い電圧であるため、ｎ−ＦＥＴ１２０は、この初期段階中にオンに切り換わらない。第２アクセスポイント１２２をプレチャージするために必要な電力を低減し、かつ、トランジスタ１２０をオンに切り換える電圧ＶＧ−Ｖｔｈに第２アクセスポイント１２２を放電させるために必要な時間を短くするため、第２アクセスポイント１２２をＶＧ−Ｖｔｈに近い電圧にプレチャージすることは有利になり得る。このために（図１に示していない）付加的なスイッチを、接続部１５３に含めることができ、ここでこの付加的なスイッチは、例えばビット線の給電電圧から第１制御装置を切り離して、この第１制御装置が、所望のあらかじめ設定した電圧を供給する別の給電電圧に接続されるように、制御され得る。

この場合に第１電流制御装置１３０はオフに切り換わるように制御され、給電電圧から第２アクセスポイント１２２が切り離される。実質的に同時に第２電流制御装置１４０が制御されて第２アクセスポイント１２２が放電される。この際に第２アクセスポイント１２２は有利には一定の電流Ｉｒｅｆで放電される。

第２アクセスポイント１２２に引き続いて加えられている電圧が、ＶＧ−Ｖｔｈ（すなわち第３アクセスポイント１２３に加えられている制御電圧からｎ−ＦＥＴ１２０の閾値電圧を減じた電圧）に達すると、ｎ−ＦＥＴ１２０は、オンに切り換わり、このアレイセルにおける電圧降下がＲｃｅｌｌ×Ｉｒｅｆになるまで、その例えばドレインと、アレイセル１１０と、の間の接続部１５２を迅速に放電させる。このときこの電圧は、第１および第２アクセスポイント１２１および１２２における電圧降下には依存しない。ここでＲｃｅｌｌは、アレイセル１１０の抵抗であり、Ｉｒｅｆは、第２電流制御装置１４０によって設定される最大電流である。

したがってこのアレイセル１１０に加わる電圧の急激な変化により、アレイセル１１０における電流は極めて迅速に増大する。ビット／ソース線およびマルチプレクサの容量および等価抵抗に起因してかなり高い寄生的な容量および抵抗を有するグローバルビットおよびソース線とは異なり、トランジスタ１２０とアレイセル１１０との間の接続部１５２は、（ビットおよびソース線と比べて）小さな寄生的な容量および抵抗を有する。それは接続部１５２が極めて短い局所的な接続部（すなわちこの接続部は、異なる複数のアレイセルを接続していない）であり、かつ、付加的なデバイスを有してもいないからである。したがって電流のオーバシュートのない迅速な電流変化が実現可能であり、電流制御は、寄生的な容量および抵抗によって減速されず（または少なくとも大きくは減速されず）、アレイセル１１０における電流は、図１に示した本発明の一実施形態による装置によって正確に制御することができる。

図２には、本発明の別の一実施形態によるアレイセルおよびこのアレイセルにおける電流を制御する装置の概略図が示されている。

このアレイセルは、メモリデバイスのメモリセルアレイの一部であるメモリセルであってよい。このメモリデバイスは、例えば、ＲＯＭ、フラッシュメモリ、相変化メモリ、抵抗変化型メモリ、磁気抵抗メモリ、強誘電体メモリ、導電性ブリッジＲＡＭ（ＣＢＲＡＭ）などの不揮発性メモリデバイス、および／または、例えばＲＡＭ、ＤＲＡＭ、ＳＲＡＭなどの揮発性メモリの任意のタイプであってよい。

図２に示したアレイセルにおける電流を制御する装置は、図１に示した装置と同様であるが、第１スイッチ２７０および第２スイッチ２８０を付加的に有する。第１スイッチ２７０は、アレイセル１１０を有するセルアレイのビット線マルチプレクサの一部であってよく、第２スイッチ２８０は、アレイセル１１０を有するセルアレイのソース線マルチプレクサの一部であってよい。

図２に示した、アレイセルにおける電流を制御する装置には、例えば、トランジスタとして実現可能なスイッチのような第１電流制御装置１３０と、例えばトランジスタとして実現可能な第２電流制御装置２４０と、デジタルスイッチとして実現可能な第１スイッチ２７０と、デジタルスイッチとして実現可能な第２スイッチ２８０と、トランジスタ１２０、特に第１アクセスポイント１２１、第２アクセスポイント１２２および第３アクセスポイント１２３を有するｎチャネル電界効果トランジスタ（ｎ−ＦＥＴ）とが含まれている。

第１アクセスポイント１２１は、トランジスタ１２０のドレイン端子とするかまたはトランジスタ１２０のドレイン端子に接続することが可能である。第２アクセスポイント１２２は、トランジスタ１２０のソース端子とするかまたはトランジスタ１２０のソース端子に接続することが可能である。第３アクセスポイント１２３は、トランジスタ１２０のゲート端子とするかまたはトランジスタ１２０のゲート端子に接続することが可能である。

第１アクセスポイント１２１は、第１スイッチ２７０および接続部１５１ａおよび１５１ｂを介して、ビット線、特にグローバルビット線の給電電圧のような給電電圧に接続されており、また接続部１５１ｃを介してアレイセルまたはアレイ素子１１０に接続されている。第２アクセスポイント１２２は、接続部１５４を介して第１電流制御装置１３０に、また接続部１５６ａを介して第２電流制御装置２４０に接続されており、また接続部１５６ｂを介して、トランジスタ１２０、例えばトランジスタ１２０のソースに接続されている。第３アクセスポイントは、接続部１５７ｂを介して、ワード線の選択電圧のような制御電圧に接続されており、接続部１５７ａを介してトランジスタ１２０、特にトランジスタ１２０のゲートに接続されている。

第１アクセスポイント１２１は、アレイセル１１０を有するセルアレイのグローバルビット線に接続可能であり、第２アクセスポイント１２２は、アレイセル１１０を有するセルアレイのグローバルソース線に接続可能であり、第３アクセスポイント１２３は、アレイセル１１０を有するセルアレイのワード線に接続可能である。

第１電流制御装置１３０は、接続部１５１ａおよび１５３を介してビット線、特にグローバルビット線の給電電圧のような給電電圧にさらに接続されており、かつ、接続部１５８を介し、その制御入力部において制御信号を受信するように構成されている。第２電流制御装置２４０は、第２スイッチ２８０ならびに接続部１５５ａおよび１５５ｂを介してソース線、特にグローバルソース線の給電電圧のような給電電圧にさらに接続されており、かつ、接続部１５９を介して制御信号を受信するように構成されている。アレイセル１１０は、接続部１５２を介してさらにトランジスタ１２０、例えばトランジスタ１２０のドレインに接続されている。

以下では図２に示したアレイセルにおける電流を制御する装置の機能を詳細に説明する。

第１スイッチ２７０は、第１アクセスポイント１２１を充電するためにオンに切り換えられ、この第１アクセスポイント１２１は、例えばグローバルビット線に接続されて、例えばビット線の給電電圧ＶＤＤを給電する。第１電流制御装置１３０を介して例えばグローバルビット線に接続される第２アクセスポイント１２２は、第１電流制御装置１３０の制御入力側を介してこの第１電流制御装置１３０を適切に制御することにより、あらかじめ設定した電圧に充電される。つぎに制御電圧が、第３アクセスポイント１２３に加えられる。

これらの３つの動作（第１アクセスポイント１２１への給電電圧ＶＤＤの印加、第２アクセスポイント１２２へのあらかじめ設定した電圧の印加、および第３アクセスポイントへの制御電圧の印加）は、ｎチャネルトランジスタ（ｎ−ＦＥＴ）１２０が、この初期段階中にオンに切り換わらないようにこれらの３つの動作が設計されているのであれば、実質的に同時に行うことができる。

第２アクセスポイント１２２に加えられる上記のあらかじめ設定された電圧は、ＶＤＤに等しいかまたはＶＤＤよりも低くすることが可能であるが、第３アクセスポイント１２３に加えられる制御電圧ＶＧからｎ−ＦＥＴ１２０の閾値電圧Ｖｔｈを減じた電圧よりも高い、すなわちＶＧ−Ｖｔｈよりも高い電圧であるため、ｎ−ＦＥＴ１２０は、この初期段階中にオンに切り換わらない。第２アクセスポイント１２２をプレチャージするために必要な電力を低減し、かつ、トランジスタ１２０をオンに切り換える電圧ＶＧ−Ｖｔｈに第２アクセスポイント１２２を放電するために必要な時間を短くするため、第２アクセスポイント１２２をＶＧ−Ｖｔｈに近い電圧にプレチャージすることは有利になり得る。このために（図２に示していない）付加的なスイッチを、接続部１５３に含めることができ、ここでこの付加的なスイッチは、例えばビット線の給電電圧から第１制御装置を切り離して、この第１制御装置が、所望のあらかじめ設定した電圧を供給する別の給電電圧に接続されるように、制御され得る。

この場合に第１電流制御装置１３０はオフに切り換わるように制御され、給電電圧から第２アクセスポイント１２２が切り離される。実質的に同時に第２スイッチ２８０がオンに切り換えられて、第２電流制御装置２４０を介して第２アクセスポイント１２２が放電され、この際に第２電流制御装置２４０は有利には、第２アクセスポイント１２２が一定の電流Ｉｒｅｆで放電されるように制御される。

第２アクセスポイント１２２に引き続いて加えられている電圧が、ＶＧ−Ｖｔｈ（すなわち第３アクセスポイント１２３に加えられている制御電圧からｎ−ＦＥＴ１２０の閾値電圧を減じた電圧）に達すると、ｎ−ＦＥＴ１２０は、オンに切り換わり、このアレイセルにおける電圧降下がＲｃｅｌｌ×Ｉｒｅｆになるまで、その例えばドレインと、アレイセル１１０との間の接続部１５２を迅速に放電する。このときこの電圧は、第１および第２アクセスポイント１２１および１２２における電圧降下には依存しない。ここでＲｃｅｌｌは、アレイセル１１０の抵抗であり、Ｉｒｅｆは、第２電流制御装置２４０によって定められる最大電流である。

したがってアレイセルに加わる電圧の急激な変化により、アレイセル１１０における電流は極めて迅速に増大する。ビット／ソース線およびマルチプレクサの容量および等価抵抗に起因してかなり高い寄生的な容量および抵抗を有するグローバルビットおよびソース線とは異なり、トランジスタ１２０とアレイセル１１０との間の接続部１５２は、（ビットおよびソース線と比べて）小さな寄生的な容量および抵抗を有する。それは接続部１５２が極めて短い局所的な接続部（すなわちこの接続部は、異なる複数のアレイセルを接続していない）であり、かつ、付加的なデバイスを有してもいないからである。したがって電流のオーバシュートのない迅速な電流変化が実現可能であり、電流制御は、寄生的な容量および抵抗によって減速されず（または少なくとも大きくは減速されず）、アレイセル１１０における電流は、図２に示した本発明の一実施形態による装置によって正確に制御することができる。

図３には、本発明の一実施形態による例示的な方法、特にアレイセルにおける電流を制御する方法が略示されている。この例示的な方法は、トランジスタの第１アクセスポイントに給電電圧を加えるステップ（ステップ３０２）と、あらかじめ設定した電圧にこのトランジスタの第２アクセスポイントをプレチャージするステップ（ステップ３０４）と、このトランジスタの第３アクセスポイントに制御電圧を加えるステップ（ステップ３０６）と、このトランジスタの第２アクセスポイントを放電させてこのトランジスタをオンに切り換えて、このトランジスタに接続されているアレイセルを通して電流を流すようにするステップ（ステップ３０８）とを有する。トランジスタ１２０は、ｎチャネル電界効果トランジスタ（ｎ−ＦＥＴ）であってよい。

第２アクセスポイント１２２に加えられる上記のあらかじめ設定された電圧は、給電電圧（ＶＤＤ）に等しいかまたはＶＤＤよりも低くすることが可能であるが、ｎチャネルトランジスタ１２０に加えられる制御電圧（ＶＧ）からトランジスタ１２０の閾値電圧（Ｖｔｈ）を減じた電圧よりも高い、すなわちＶＧ−Ｖｔｈよりも高い電圧であるため、トランジスタ１２０は、この初期段階中にオンに切り換わらない。第２アクセスポイント１２２をプレチャージするために必要な電力を低減し、かつ、トランジスタ１２０をオンに切り換える電圧ＶＧ−Ｖｔｈに第２アクセスポイント１２２を放電させるために必要な時間を短くするため、第２アクセスポイント１２２をＶＧ−Ｖｔｈに近い電圧にプレチャージすることは有利になり得る。

ステップ３０２、３０４および３０６は、ｎチャネルトランジスタ（ｎ−ＦＥＴ）１２０がこの初期段階中にオンに切り換わらないようにこれらの３つの動作が設計されているのであれば、実質的に同時に実行することができる。しかしながらステップ３０２、３０４および３０６は順次に実行することも可能である。つぎのステップ３０８では、トランジスタの第２アクセスポイントを放電させることによって、ｎチャネルトランジスタ１２０をオンに切り換える。このとき、ｎチャネルトランジスタ１２０は、例えばそのドレインとアレイセル１１０との間の接続部１５２を迅速に放電させて、このアレイセルを通して電流を流すようにする。このアレイセルにおける電圧降下は、Ｒｃｅｌｌ×Ｉｒｅｆに極めて迅速に到達し、この場合にこの電圧は、第１および第２アクセスポイント１２１および１２２における電圧降下には依存しない。ここでＲｃｅｌｌはアレイセル１１０の抵抗であり、Ｉｒｅｆは第２電流制御装置１４０によって定められる最大電流である。

トランジスタ１２０をオンに切り換えることにより、アレイセル１１０における電流は極めて迅速に増大する。なぜならば、トランジスタ１２０とアレイセル１１０との間の接続部１５２は極めて短い局所的な接続部であり（すなわち異なる複数のアレイセルを接続していない）、かつ、付加的な装置を含んでいないからである。したがって電流のオーバシュートのない迅速な電流変化が実現可能であり、電流制御は、寄生的な容量および抵抗によって減速されず（または少なくとも大きくは減速されず）、アレイセル１１０における電流は、図３に示した本発明の一実施形態による方法を使用して正確に制御することができる。

図４には、本発明の別の一実施形態にしたがい、アレイセルおよびこのアレイセルにおける電流を制御する装置の概略図が示されている。

このアレイセルは、メモリデバイスのメモリセルアレイの一部であるメモリセルであってよい。このメモリデバイスは、例えば、ＲＯＭ、フラッシュメモリ、相変化メモリ、抵抗変化型メモリ、磁気抵抗メモリ、強誘電体メモリ、導電性ブリッジＲＡＭ（ＣＢＲＡＭ）などの不揮発性メモリデバイス、および／または、例えばＲＡＭ、ＤＲＡＭ、ＳＲＡＭなどの揮発性メモリの任意のタイプであってよい。

図４に示した、アレイセルにおける電流を制御する装置には、例えば、トランジスタとして実現可能な電流制御装置４４０と、トランジスタ１２０、特に第１アクセスポイント１２１、第２アクセスポイント１２２および第３アクセスポイント１２３を有するｎチャネル電界効果トランジスタ（ｎ−ＦＥＴ）とが含まれている。

第１アクセスポイント１２１は、トランジスタ１２０のドレイン端子とするかまたはトランジスタ１２０のドレイン端子に接続することが可能である。第２アクセスポイント１２２は、トランジスタ１２０のソース端子とするかまたはトランジスタ１２０のソース端子に接続することが可能である。第３アクセスポイント１２３は、トランジスタ１２０のゲート端子とするかまたはトランジスタ１２０のゲート端子に接続することが可能である。

第１アクセスポイント１２１は、接続部４５１ａを介して、ビット線、特にグローバルビット線の給電電圧のような給電電圧に接続され、かつ、接続部４５１ｂを介してアレイセルまたはアレイ素子１１０に接続されている。第２アクセスポイント１２２は、接続部１５６ａを介して電流制御装置４４０に接続されており、かつ、接続部１５６ｂを介して、トランジスタ１２０に、例えばトランジスタ１２０のソースに接続されている。第３アクセスポイント１２３は、接続部１５７ｂを介して、ワード線の選択電圧のような制御電圧に接続されており、かつ、接続部１５７ａを介してトランジスタ１２０、特にトランジスタ１２０のゲートに接続されている。

第１アクセスポイント１２１は、アレイセル１１０を有するセルアレイのグローバルビット線に接続可能であり、第２アクセスポイント１２２は、アレイセル１１０を有するセルアレイのグローバルソース線に接続可能であり、第３アクセスポイント１２３は、アレイセル１１０を有するセルアレイのワード線に接続可能である。

電流制御装置４４０は、接続部１５５を介してソース線、特にグローバルソース線の給電電圧のような給電電圧にさらに接続されており、かつ、接続部１５９を介して制御信号を受信するように構成されている。アレイセル１１０は、接続部１５２を介してトランジスタ１２０、例えばトランジスタ１２０のドレインにさらに接続されている。

以下では図４に示したアレイセルにおける電流を制御する装置の機能を詳細に説明する。

グローバルビット線に接続可能な第１アクセスポイント１２１は、例えばビット線の給電電圧、ＶＤＤに充電される。電流制御装置４４０を介して、例えばグローバルソース線に接続される第２アクセスポイント１２２は、その制御入力側を介して電流制御装置４４０を適切に制御することにより、あらかじめ設定した電圧に充電される。つぎに制御電圧が、第３アクセスポイント１２３に加えられる。

これらの３つの動作（第１アクセスポイント１２１への給電電圧ＶＤＤの印加、第２アクセスポイント１２２へのあらかじめ設定した電圧の印加、および第３アクセスポイントへの制御電圧の印加）は、ｎチャネルトランジスタ（ｎ−ＦＥＴ）１２０がこの初期段階中にオンに切り換わらないようにこれらの３つの動作が設計されているのであれば、実質的に同時に行うことができる。

第２アクセスポイント１２２に加えられる上記のあらかじめ設定された電圧は、第３アクセスポイント１２３に加えられる制御電圧ＶＧからｎ−ＦＥＴ１２０の閾値電圧Ｖｔｈを減じた電圧よりも高い電圧、すなわちＶＧ−Ｖｔｈよりも高い電圧であるため、ｎ−ＦＥＴ１２０は、この初期段階中にオンに切り換わらない。第２アクセスポイント１２２をプレチャージするために必要な電力を低減し、かつ、トランジスタ１２０をオンに切り換える電圧ＶＧ−Ｖｔｈに第２アクセスポイント１２２を放電させるために必要な時間を短くするため、第２アクセスポイント１２２をＶＧ−Ｖｔｈに近い電圧にプレチャージすることは有利になり得る。

第２アクセスポイント１２２を上記のあらかじめ設定した電圧にプレチャージするため、（図４に示していない）付加的なスイッチを、接続部１５５に含めることができ、ここでこの付加的なスイッチは、例えばソース線の給電電圧から電流制御装置４４０を切り離し、電流制御装置４４０を、所望のあらかじめ設定した電圧を供給する別の給電電圧に接続するように制御され得る。しかしながら図４に示した実施形態では、接続部１５５が接続されるグローバルソース線に付加的なスイッチを含めさせて、１つのグローバルソース線にただ１つの付加的なスイッチが必要であるようにすることが可能である。したがって接続部１５５を介して供給される電圧は、図４に示した実施形態において可変である。第２アクセスポイント１２２がプレチャージされる初期フェーズにおいて、上記のあらかじめ設定した電圧は接続部１５５を介して供給され、つぎに第２アクセスポイント１２２が放電される場合に、（グローバル）ソース線の給電電圧が、接続部１５５を介して供給される。

したがって第２アクセスポイント１２２をプレチャージし終えると、電流制御装置４４０は、第２アクセスポイント１２２を別の電圧源（例えばグローバルソース線の給電電圧）に接続することによって第２アクセスポイント１２２を放電させるように制御される。ここで第２アクセスポイント１２２は有利には、定電流Ｉｒｅｆによって放電される。

第２アクセスポイント１２２に引き続いて加えられている電圧がＶＧ−Ｖｔｈ（すなわち第３アクセスポイント１２３に加えられている制御電圧からｎ−ＦＥＴ１２０の閾値電圧を減じた電圧）に達している場合、ｎ−ＦＥＴ１２０は、オンに切り換わり、このアレイセルにおける電圧降下がＲｃｅｌｌ×Ｉｒｅｆになるまで、その例えばドレインと、アレイセル１１０との間の接続部１５２を迅速に放電させる。このときこの電圧は、第１および第２アクセスポイント１２１および１２２における電圧降下に依存しない。ここでＲｃｅｌｌは、アレイセル１１０の抵抗であり、Ｉｒｅｆは、電流制御装置４４０によって設定される最大電流である。

したがってこのアレイセルに加わる電圧の急激な変化により、アレイセル１１０における電流は極めて迅速に増大する。ビット／ソース線およびマルチプレクサの容量および等価抵抗に起因してかなり高い寄生的な容量および抵抗を有するグローバルビットおよびソース線とは異なり、トランジスタ１２０とアレイセル１１０との間の接続部１５２は、（ビットおよびソース線と比べて）小さな寄生的な容量および抵抗を有する。それは接続部１５２が極めて短い局所的な接続部（すなわちこの接続部は、異なる複数のアレイセルを接続していない）であり、かつ、付加的なデバイスも有していないからである。したがって電流のオーバシュートのない迅速な電流変化が実現可能であり、電流制御は、寄生的な容量および抵抗によって減速されず（または少なくとも大きくは減速されず）、アレイセル１１０における電流は、図４に示した本発明の一実施形態による装置によって正確に制御することができる。

ここでは特定の複数の実施形態を図示して説明して来たが、本発明の範囲を逸脱することなく、ここに示しかつ説明した特定の複数の実施形態をさまざまな択一的および／または等価な実現で置き換えられることが当業者には理解できよう。本発明は、ここで説明した複数の特定の実施形態の任意の適合化または変化形態をカバーすることを意図している。したがって本発明は、特許請求の範囲およびその等価なものだけによって限定されることを意図するものである。

Claims (18)

1. アレイセルにおける電流を制御する方法において、
   トランジスタの第１アクセスポイントに給電電圧を加えるステップと、
   あらかじめ設定した電圧に前記トランジスタの第２アクセスポイントをプレチャージするステップと、
   前記トランジスタの第３アクセスポイントに制御電圧を加えるステップと、
   前記トランジスタの前記第２アクセスポイントを放電させて前記トランジスタをオンに切り換え、これによって前記トランジスタに接続されている前記アレイセルを通って電流を流すようにするステップと、
   を有する方法。
2. 電流制御装置により、前記トランジスタの前記第２アクセスポイントを、あらかじめ設定された電圧に接続することによって前記第２アクセスポイントをプレチャージし、前記トランジスタの前記第２アクセスポイントを別の給電電圧に接続することによって前記第２アクセスポイントを放電させる、
   請求項１に記載の方法。
3. 前記トランジスタの前記第２アクセスポイントのプレチャージは、第１電流制御装置によって実行され、
   前記第１電流制御装置は、前記トランジスタの前記第２アクセスポイントを前記給電電圧に接続し、電流を制御し、これによって前記トランジスタの前記第２アクセスポイントが、あらかじめ設定された電圧に充電されるようにし、前記トランジスタの前記第２アクセスポイントが、第２電流制御装置によって放電される前に、前記給電電圧から前記トランジスタの前記第２アクセスポイントが切り離されるようにする、
   請求項１に記載の方法。
4. 前記トランジスタの前記第２アクセスポイントは、定電流によって放電される、
   請求項１に記載の方法。
5. 前記給電電圧は、前記アレイセルに接続されているビット線の給電電圧である、
   請求項１に記載の方法。
6. 前記制御電圧は、前記アレイセルに接続されているワード線の選択電圧である、
   請求項１に記載の方法。
7. トランジスタの第１アクセスポイントを給電電圧に接続する前記ステップと、
   前記トランジスタの前記第２アクセスポイントをプレチャージする前記ステップと、
   前記トランジスタの前記第３アクセスポイントに前記制御電圧を加える前記ステップと、
   を実質的に同時に実行する、
   請求項１に記載の方法。
8. アレイセルにおける電流を制御する装置であって、前記装置は、
   第１アクセスポイント、第２アクセスポイントおよび第３アクセスポイントを有しており、かつ、前記第１アクセスポイントを介して給電電圧を受け取り、前記第３アクセスポイントを介して制御電圧を受け取るように構成されているトランジスタと、
   あらかじめ設定された電圧に前記トランジスタの前記第２アクセスポイントをプレチャージするように構成された第１電流制御装置と、
   前記第３アクセスポイントを介して前記制御電圧を受け取って、前記トランジスタの前記第２アクセスポイントを放電させ、これによって前記トランジスタをオンに切り換えて、前記トランジスタに接続されている前記アレイセルを通って電流を流すように構成された第２電流制御装置と、
   を有する装置。
9. 前記第１電流制御装置は、
   前記トランジスタの前記第２アクセスポイントを前記給電電圧に接続することによって前記トランジスタの前記第２アクセスポイントを、あらかじめ設定された電圧にプレチャージし、
   前記トランジスタの前記第２アクセスポイントが、あらかじめ設定された電圧に充電されるように電流を制御し、
   前記トランジスタの前記第２アクセスポイントが前記第２電流制御装置によって放電される前に、前記給電電圧から前記トランジスタの前記第２アクセスポイントが切り離される、
   ように構成されている、
   請求項８に記載の装置。
10. 前記第２電流制御装置は、前記トランジスタの前記第２アクセスポイントを定電流によって放電するように構成されている、
    請求項８に記載の装置。
11. 前記トランジスタは、ｎチャネル電界効果トランジスタである、
    請求項８に記載の装置。
12. 前記あらかじめ設定した電圧は、前記給電電圧以下であり、かつ、前記トランジスタの前記第３アクセスポイントに加えられる前記制御電圧から前記ｎチャネル電界効果トランジスタの閾値電圧を減算することによって得られる電圧よりも高い、
    請求項１１に記載の装置。
13. 前記給電電圧は、前記アレイセルに接続されたビット線の給電電圧である、
    請求項８に記載の装置。
14. 前記制御電圧は、前記アレイセルに接続されたワード線の選択電圧である、
    請求項８に記載の装置。
15. 前記アレイセルは、メモリアレイセルである、
    請求項８に記載の装置。
16. アレイセルにおける電流を制御する装置であって、前記装置は、
    トランジスタの第１アクセスポイントに給電電圧を加える手段と、
    前記トランジスタの第２アクセスポイントをプレチャージする手段と、
    前記トランジスタの第３アクセスポイントに制御電圧を加える手段と、
    前記トランジスタの前記第２アクセスポイントを放電させて、前記トランジスタをオンに切り換え、前記オンの切り換えによって前記トランジスタに接続されている前記アレイセルを通って電流を流すようにする手段と、
    を有する装置。
17. 前記プレチャージのための手段および前記放電のための手段は、電流制御装置に含まれており、
    前記電流制御装置は、前記トランジスタの前記第２アクセスポイントを、あらかじめ設定した電圧に接続することによって前記トランジスタの前記第２アクセスポイントをプレチャージし、前記トランジスタの前記第２アクセスポイントを別の給電電圧に接続することによって前記トランジスタの前記第２アクセスポイントを放電する、ように構成されている、
    請求項１６に記載の装置。
18. 前記トランジスタの前記第２アクセスポイントをプレチャージする前記手段は、前記トランジスタの前記第２アクセスポイントを前記給電電圧に接続し、電流を制御して、前記トランジスタの前記第２アクセスポイントが、あらかじめ設定された電圧に充電され、前記トランジスタの前記第２アクセスポイントを放電する前記手段によって、前記トランジスタの前記第２アクセスポイントが放電される前に、前記トランジスタの前記第２アクセスポイントが前記給電電圧から切り離される、ように構成されている、
    請求項１６に記載の装置。

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