KR950024431A - 스태틱 램(sram)의 어드레스 입력회로 - Google Patents

스태틱 램(sram)의 어드레스 입력회로 Download PDF

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Abstract

어드레스 입력후 내부에서 발생되는 내부 클럭신호에 동기하여 소정 사이클동한 외부 어드레스 입력을 차단시키도록 한SRAM의 어드레스 입력회로에 관한 것으로, 인가된 어드레스 신호로부터 내부어드레스를 생성하는 어드레스 입력버퍼와, 입력버퍼의 신호를 받아 내부클럭펄스를 생성하는 어드레스 천이 검출기인 ATD(Adress Transition Detector)와, 상기 입력버퍼와 ATD 입력간에 설치된 신호전송제어 수단과, 상기 ATD로부터 출력된 펄스의 발현싯점부터 소정의 동작 사이클종료시점까지 상기 상기 신호전송제어 수단의 입력을 차단시키는 제어신호를 생성하는 제어신호 발생 수단으로 구성되며, 상기 신호전송제어 수단은 전송게이트이며 펄스 폭확장회로는 지연수단을 사용하여 구성된다.

Description

스태틱 램(SRAM)의 어드레스 입력회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 SRAM의 어드레스 입력회로의 구성을 나타낸 회로이다.

Claims (5)

  1. 인가된 어드레스 신호로부터 내부어드레스를 생성하는 어드레스 입력 버퍼와, 입력버퍼의 신호를 받아 내부클럭펄스를 생성하는 어드레스 천이 검출기인 ATD(Adress Transition Detector)와, 상기 입력버퍼와 ATD입력간에 설치된 신호전송제어 수단과, 상기 ATD로부터 출력된 펄스의 발현싯점부터 소정의 동작 사이클종료시점까지 상기 상기 신호전송제어 수단의 입력을 차단시키는 제어신호를 생성하는 제어신호 발생 수단으로 구성된 것을 특징으로 하는 SRAM의 어드레스 입력회로.
  2. 제1항에 있어서, 제어 신호 발생수단은 내부 클럭펄스 발현시점부터 생성되어 리드 또는 라이트동작 사이클종료될 때까지 유지되는 제어신호를 상기 신호전송제어 수단에 인가되어 어드레스 입력을 차단시키도록 펄스 폭 확장수단으로 구성됨을 특징으로 하는 SRAM의 어드레스 입력회로.
  3. 제2항에 있어서, 상기 펄스 폭 확장수단은 클럭펄스 신호와 이 신호를 지연수단으로 지연시킨 신호를 입력으로 하는 NOR게이트와, NOR게이트의 출력과 이 게이트의 출력을 또다른 지연수단으로 지연시킨 신호를 입력으로, 하는 NAND게이트로 구성되며, 상기 지연수단의 지연은 리드 사이클이 종료되는 시점에서 상기 AND게이트의 출력이 반전되도록 정해지는 것을 특징으로 하는 SRAM의 어드레스 입력회로.
  4. 제3항에 있어서, 상기 지연수단은 종속연결된 지연수단으로 구성되고 각각의 출력은 각각의 NOR또는 NAND 게이트에 입력되는 것을 특징으로 하는 SRAM의 어드레스 입력회로.
  5. 제1항에 있어서, 상기 신호 전송 제어 수단은 상기 제어수단의 제어신호에 의해 제어되는 신호 전송게이트로 구성되는 것을 특징으로 하는 SRAM 의 어드레스 입력회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100463606B1 (ko) * 2002-01-29 2004-12-29 주식회사 하이닉스반도체 강유전체 메모리의 구동 장치 및 방법
KR100499627B1 (ko) * 2001-12-28 2005-07-07 주식회사 하이닉스반도체 어드레스 버퍼
KR100502658B1 (ko) * 1998-12-22 2005-10-19 주식회사 하이닉스반도체 반도체 메모리 소자의 기준전압 발생기_
KR100665841B1 (ko) * 2004-12-14 2007-01-09 삼성전자주식회사 강유전체 메모리장치의 구동회로

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