KR100499627B1 - 어드레스 버퍼 - Google Patents

Abstract

본 발명은 어드레스 버퍼에 관한 것으로서, 특히, 어드레스 스트로브 신호가 엑티브 되는 시점에서 차동증폭부에 입력되는 외부 어드레스의 입력을 차단하여 동작 속도를 향상시킬 수 있도록 하는 어드레스 버퍼에 관한 것이다. 이를 위해, 본 발명은 스위칭 수단을 이용하여 어드레스 스트로브가 엑티브 되는 순간에 크로스 커플형 차동 증폭기에 입력되는 어드레스를 차단함으로써 어드레스 버퍼의 출력이 지연되는 현상을 미연에 방지할 수 있도록 하여 어드레스 버퍼의 오동작의 가능성을 제거하는 동시에 스피드 개선의 효과를 제공한다.

Description

어드레스 버퍼{Address buffer}

본 발명은 어드레스 버퍼에 관한 것으로, 특히, 어드레스 스트로브 신호가 엑티브 되는 시점에서 차동증폭부에 입력되는 외부 어드레스의 입력을 차단하여 오동작의 발생을 미연에 방지함과 동시에 동작 속도를 향상시킬 수 있도록 하는 어드레스 버퍼에 관한 것이다.

최근 슈도우(Pseudo) SRAM의 동향은 저전력화와 더불어 스피드 개선이 절실히 요구되고 있는 실정이다. 특히, 슈도우 SRAM은 클럭과 무관한 비동기식으로 외부 어드레스 입력과 그 어드레스를 캐치하는 어드레스 스트로브간의 타이밍이 랜덤하게 결정된다. 이 때문에 종래의 어드레스 버퍼 구조를 그대로 사용할 경우 어드레스 스트로브가 엑티브 되는 순간 어드레스가 입력되면 버퍼 출력에 지연이 발생하여 오동작을 일으킬 수 있고, 이를 해결하기 위해서는 불가피하게 발생하는 스피드 손해를 감수해야만 하는 문제점이 있다.

도 1은 종래의 슈도우 SRAM에 사용되는 어드레스 버퍼의 회로도를 나타낸다.

종래의 어드레스 버퍼는, 버퍼 인에이블 신호 buf_en의 인에이블시 입력 어드레스 in를 입력받기 위한 입력부(1)와, 어드레스 스트로브 신호 add_stb의 인에이블시 입력부(1)로부터 인가되는 어드레스를 증폭하여 출력하는 차동 증폭부(2)와, 차동증폭부(2)의 출력을 래치하여 출력하는 래치부(3)로 구성된다.

여기서, 입력부(1)는 버퍼 인에이블 신호 buf_en를 반전하는 인버터 IV1과, 전원전압단과 PMOS트랜지스터 P1 사이에 연결되어 게이트를 통해 인버터 IV1의 출력이 인가되는 PMOS트랜지스터 P2와, PMOS트랜지스터 P2와 접지전압단 사이에 연결되어 공통 게이트를 통해 입력 어드레스 in가 인가되는 PMOS트랜지스터 P1 및 NMOS트랜지스터 N1를 구비한다. 또한, NMOS트랜지스터 N2는 PMOS트랜지스터 P1 및 NMOS트랜지스터 N2의 공통 드레인 단자와 접지전압단 사이에 연결되어 게이트를 통해 인버터 IV1의 출력이 인가되며, 인버터 IV2는 PMOS트랜지스터 P1 및 NMOS트랜지스터 N2의 공통 드레인 단자의 출력을 반전하여 출력한다.

그리고, 차동 증폭부(2)는 PMOS트랜지스터 P3~P7, NMOS트랜지스터 N3~N7 및 인버터 IV3으로 구성되어 어드레스 스트로브 신호 add_stb의 인에이블시 입력부(1)로부터 인가되는 어드레스 addi 및 addib를 차동 증폭하여 출력신호 lat,latb를 출력한다.

래치부(3)는 인버터 IV4,IV5와 오아게이트 NOR1,NOR2로 이루어진 래치로 구성되어 차동 증폭부(2)의 출력을 래치하여 출력신호 out를 출력한다.

이러한 구성을 갖는 종래의 어드레스 버퍼에 관한 동작 과정을 설명하면 다음과 같다.

먼저, 칩선택 신호 /CS가 로우의 상태가 되면 버퍼 인에이블 신호 buf_en가 하이로 인에이블 되어 입력부(1)가 입력 어드레스 in를 입력받게 된다. 그리고, 차동 증폭부(2)의 어드레스 스트로브 신호 add_stb가 인에이블 되면, 크로스 커플형의 차동 증폭기가 엑티브 되면서 입력부(1)로부터 입력받은 어드레스 addi를 차동증폭하여 출력한다. 이때, 어드레스 스트로브 신호 add_stb는 로우의 상태가 되어 크로스 커플형 차동 증폭부(2)의 출력신호 lat,latb가 하이로 프리차지된다. 따라서, 래치부(3)는 출력신호 out는 하이의 상태를 유지하게 된다.

그런데, 이와 같은 종래의 어드레스 버퍼는 입력부(1)의 버퍼 인에이블 신호 buf_en에 의해 입력받은 어드레스 addi, addib의 값이 차동증폭부(2)의 어드레스 스트로브 신호 add_stb 보다 먼저 변화되었거나, 어드레스 스트로브 신호 add_stb가 하이 펄스를 유지하는 동안에 바뀌게 되면 문제가 발생하지 않는다. 하지만, 어드레스 스트로브 신호 add_stb의 펄스가 하이로 인에이블 되는 순간에 어드레스 addi의 값이 바뀌게 되면 문제가 발생하게 된다.

여기서, 상술된 바와 같이 어드레스 addi가 로우에서 하이의 상태로 인에이블 되는 순간에 어드레스 스트로브 신호 add_stb가 인에이블 되는 경우를 가정해보자. 원래 입력부(1)의 출력인 어드레스 addi는 로우의 값을, addib는 하이의 값을 가지고 있다. 이때, 어드레스 스트로브 신호 add_stb가 엑티브 되면서 프리차지 되어 있던 차동 증폭부(2)의 출력신호 lat에 접지전압이 인가된다. 여기서, 출력신호 lat의 노드에 걸리는 전압 레벨이 떨어지는 도중에 어드레스 addi, addib의 값이 바뀌게 되면, NMOS트랜지스터 N6이 턴오프되면서 출력신호 lat의 출력단이 불안정한 값을 갖게 된다. 따라서, 출력신호 lat의 출력단이 게이트와 연결된 NMOS트랜지스터 N3도 역시 완전히 턴온되지 못하게 된다. 따라서, 어드레스 addi가 하이로 인에이블 되었음에도 불구하고 출력신호 latb의 출력단은 어드레스 스트로브 신호 add_stb가 하이값을 유지하고 있는 동안에만 아주 천천히 로우 레벨로 떨어지게 된다. 이때, 출력신호 latb의 레벨이 PMOS트랜지스터 P6의 문턱전압 Vt보다 낮아져야만 출력신호 lat가 하이의 상태가 된다. 이로 인해, 그만큼 어드레스 버퍼 출력의 속도가 떨어지게 되는 문제점이 있다.

결국, 어드레스 버퍼의 출력이 늦어지게 되면, 로오 어드레스의 엑티브시 워드라인이 두개 이상 엑티브 되어 프리디코더에 오동작이 생길 수가 있으며, 이를 막기 위해서는 디바이스 전체의 로우 엑티브 시점을 늦추지 않으면 안된다. 현재 슈도우 SRAM의 추세는 저전력화와 더불어 더욱 빠른 스피드를 원하기 때문에 이를 위해서는 위와 같은 어드레스 버퍼의 출력 지연을 최대한 줄일 필요가 있다. 도 2는 종래의 어드레스 버퍼의 동작 타이밍도를 나타낸 것으로서 어드레스 버퍼의 출력에 지연이 발생함을 보여주고 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 어드레스 스트로브 신호가 엑티브되는 구간에서는 어드레스의 값이 변화되지 않게 함으로써 어드레스 버퍼의 지연에 따른 디바이스의 오동작과 로우 엑티브의 지연을 동시에 막을 수 있도록 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 어드레스 버퍼는, 버퍼 인에이블 신호의 활성화시 외부로부터 인가되는 입력 어드레스를 출력하는 입력부; 어드레스 스트로브 신호의 엑티브 이전에 입력 어드레스가 천이할 경우 입력 어드레스를 출력하고, 어드레스 스트로브 신호의 엑티브 구간에서 입력 어드레스의 출력을 차단하고 이전에 입력된 입력 어드레스를 일정시간 동안 래치하여 래치된 어드레스를 출력하는 제어수단; 및 어드레스 스트로브 신호의 비활성화시 제어수단으로부터 인가되는 입력 어드레스를 차동 증폭하여 출력하고, 어드레스 스트로브 신호의 활성화시 제어수단으로부터 인가되는 래치된 어드레스를 차동 증폭하여 출력하는 증폭수단을 구비함을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 3은 본 발명에 따른 어드레스 버퍼의 회로도를 나타낸다.

본 발명의 어드레스 버퍼는, 버퍼 인에이블 신호 buf_en의 인에이블시 입력 어드레스 in를 입력받기 위한 입력부(10)와, 어드레스 스트로브 신호 add_stb의 인에이블시 입력부(10)로부터 인가되는 어드레스를 증폭하여 출력하는 차동 증폭부(20)와, 어드레스 스트로브 신호 add_stb가 엑티브 되는 구간에서 입력부(10)로부터 인가되는 어드레스를 차단하는 제어부(25)와, 차동증폭부(20)의 출력을 래치하여 출력하는 래치부(30)로 구성된다.

여기서, 입력부(10)는 버퍼 인에이블 신호 buf_en를 반전하는 인버터 IV6과, 전원전압단과 PMOS트랜지스터 P8 사이에 연결되어 게이트를 통해 인버터 IV6의 출력이 인가되는 PMOS트랜지스터 P9와, PMOS트랜지스터 P9와 접지전압단 사이에 연결되어 공통 게이트를 통해 입력 어드레스 in가 인가되는 PMOS트랜지스터 P8 및 NMOS트랜지스터 N8를 구비한다. 또한, NMOS트랜지스터 N9는 PMOS트랜지스터 P8 및 NMOS트랜지스터 N8의 공통 드레인 단자와 접지전압단 사이에 연결되어 게이트를 통해 인버터 IV6의 출력이 인가되며, 인버터 IV7은 PMOS트랜지스터 P8 및 NMOS트랜지스터 N8의 공통 드레인 단자의 출력을 반전하여 출력한다.

그리고, 차동증폭부(20)는 전원전압단과 NMOS트랜지스터 N10 사이에 연결되어 게이트를 통해 어드레스 스트로브 신호 add_stb가 인가되는 PMOS트랜지스터 P10과, 전원전압단과 NMOS트랜지스터 N10 사이에 연결되어 게이트가 노드 A와 연결된 PMOS트랜지스터 P11을 구비한다. PMOS트랜지스터 P12는 노드 A와 노드 B 사이에 연결되어 게이트를 통해 어드레스 스트로브 신호 add_stb가 인가되고, PMOS트랜지스터 P13는 전원전압단과 노드 A 사이에 연결되어 게이트가 노드 B와 연결된다. PMOS트랜지스터 P14는 전원전압단과 NMOS트랜지스터 N11사이에 연결되어 게이트를 통해 어드레스 스트로브 신호 add_stb가 인가된다. NMOS트랜지스터 N10는 PMOS트랜지스터 P10과 NMOS트랜지스터 N12 사이에 연결되어 게이트가 노드 A와 연결되고, NMOS트랜지스터 N11는 PMOS트랜지스터 P13과 NMOS트랜지스터 N13 사이에 연결되어 게이트가 노드 B와 연결된다. 또한, NMOS트랜지스터 N12는 NMOS트랜지스터 N10과 NMOS트랜지스터 N14 사이에 연결되어 게이트를 통해 어드레스 addi가 인가되고, NMOS트랜지스터 N13은 NMOS트랜지스터 N11과 NMOS트랜지스터 N14 사이에 연결되어 게이트를 통해 어드레스 addib가 인가되며, NMOS트랜지스터 N14는 NMOS트랜지스터 N12,N13의 공통 소스 단자와 접지전압단 사이에 연결되어 게이트를 통해 어드레스 스트로브 신호 add_stb가 인가된다.

또한, 제어부(25)는 어드레스 스트로브 신호 add_stb를 반전하는 인버터 IV8과, PMOS게이트를 통해 어드레스 스트로브 신호 add_stb가 인가되고, NMOS게이트를 통해 인버터 IV8을 통해 반전된 어드레스 스트로브 신호 add_stb가 인가되어 입력부(10)로부터 인가되는 어드레스 add_pre를 선택적으로 출력하는 전송게이트 TG1로 구성된다. 인버터 IV9,IV10은 전송게이트 TG1의 출력을 지연하여 어드레스 addi를 출력하고, 인버터 IV11은 어드레스 addi를 반전하여 어드레스 addib를 출력한다. 인버터 IV12는 인버터 IV11의 출력을 반전하여 노드 C로 출력한다.

래치부(30)는 차동증폭부(20)의 출력신호 lat를 반전하는 인버터 IV13과, 출력신호 latb를 반전하는 인버터 IV14와, 인버터 IV13의 출력신호 outb_p와 인버터 IV14의 출력신호 out_p를 래치하여 출력신호 out을 출력하는 노아게이트 NOR3,NOR4래치로 구성된다.

따라서, 버퍼 인에이블 신호 buf_en에 의해 외부 어드레스 in가 입력되더라도 어드레스 스트로브 신호 add_stb가 하이로 인에이블 될 때에는 제어부(25)에 의해 입력부(10)로부터 인가되는 어드레스 add_pre가 차동증폭부(20)에 입력되지 않게 된다.

이러한 구성을 갖는 본 발명의 어드레스 버퍼에 관한 동작과정을 설명하면 다음과 같다.

먼저, 어드레스 스트로브 신호 add_stb가 하이 상태를 유지할 경우에는 차동증폭부(20)에 입력되는 어드레스 addi,addib의 값이 바뀌지 않기 때문에 출력신호 lat, latb의 출력단인 노드 A,B가 안정한 값을 갖게 된다.

여기서, 입력부(10)의 출력 어드레스 add_pre가 어드레스 스트로브 신호 add_stb의 엑티브 이전에 변하게 되면, 어드레스 스트로브 신호 add_stb가 로의 상태이므로 제어부(20)의 전송게이트 TG1이 턴온된 상태이므로 어드레스 add_pre의 변화에 따라 어드레스 addi, addib의 값이 바뀌게 된다. 이때, 어드레스 스트로브 신호 add_stb가 엑티브 되는 구간에서는 어드레스 스트로브 신호 add_stb가 하이의 상태가 되므로 전송게이트 TG1이 턴오프된다. 따라서, 입력부(10)로부터 인가되는 어드레스 add_pre를 인버터 IV9~IV12로 구성된 래치에 의해 그 값을 그대로 유지하게 된다. 이러한 경우에는 어드레스 addi,addib의 값이 먼저 바뀐 후에 어드레스 스트로브 신호 add_stb가 엑티브 되므로 출력신호 lat,latb가 정상적으로 디스차지하게 되어 어드레스 버퍼의 동작 지연을 없앨 수 있게 된다. 따라서, 입력부(10)로부터 인가되는 어드레스 add_pre가 어드레스 스트로브 신호 add_stb보다 늦게 입력된다면, 어드레스 버퍼 출력은 새로운 어드레스가 아닌 이전 어드레스 값을 그래로 유지하게 된다.

도 4는 본 발명에 따른 어드레스 버퍼의 동작 타이밍도이다.

도 4를 보면, 어드레스 in가 하이의 상태가 되면 입력부(10)의 출력인 어드레스 add_pre가 하이의 상태로 된다. 이때, 어드레스 스트로브 신호 add_stb가 엑티브 되어 제어부(25)의 전송게이트 T1이 턴오프되는 경우를 나타낸다.

여기서, 입력부(10)로부터 인가되는 어드레스 add_pre는 전송게이트 T1의 채널 저항 및 기생 캐패시턴스에 의해 노드 C에서 약간 지연된다. 이후에, 전송게이트 T1이 턴오프되면 피드백 인버터 IV12에 의해 다시 로우의 값을 갖으려 하나, 약간의 오실레이션 후에 어드레스 addi,addib가 안정된 레벨이 도달함을 알 수 있다. 이러한 동작은 도 2에 나타난 종래의 어드레스 버퍼의 동작 타이밍도와 비교할 경우 약 2.2ns정도 빨라짐을 알 수 있다.

한편, 도 5는 본 발명에 따른 어드레스 버퍼의 다른 실시예를 나타낸다.

도 5에 나타난 제어부(26)는 어드레스 스트로브 신호 add_stb를 반전하는 인버터 IV15과, PMOS게이트를 통해 어드레스 스트로브 신호 add_stb가 인가되고, NMOS게이트를 통해 인버터 IV15를 통해 반전된 어드레스 스트로브 신호 add_stb가 인가되어 입력부(10)로부터 인가되는 어드레스 add_pre를 선택적으로 출력하는 전송게이트 TG2로 구성된다. 인버터 IV16,IV17은 전송게이트 TG2의 출력을 지연하여 어드레스 addi를 출력하고, 인버터 IV18은 어드레스 addi를 반전하여 어드레스 addib를 출력한다. 인버터 IV19는 인버터 IV16의 출력을 반전하여 인버터 IV16의 입력단으로 출력한다.

도 5의 실시예는, 전송게이트 TG2의 다음단에 위치한 인버터 래치의 위치를 변경한 것이다. 즉, 인버터 IV16의 출력단을 인버터 IV19를 통해 곧바로 인버터 IV16의 입력단으로 피드백한 형태를 나타낸다. 이상에서와 같은 도 5의 실시예의 동작과정은 도 3과 동일하므로 그 상세한 설명은 생략하기로 한다.

이상에서 설명한 바와 같이, 본 발명은 어드레스 스트로브 신호의 엑티브 구간에서 입력되는 어드레스를 래치하여 출력하므로, 어드레스 버퍼의 지연을 제거하고 오동작을 방지함과 동시에 동작 속도를 향상시킬 수 있도록 하는 효과를 제공한다.

도 1은 종래의 어드레스 버퍼에 관한 회로도.

도 2는 종래의 어드레스 버퍼에 관한 동작 타이밍도.

도 3은 본 발명에 따른 어드레스 버퍼에 관한 회로도.

도 4는 본 발명의 어드레스 버퍼에 관한 동작 타이밍도.

도 5는 본 발명의 어드레스 버퍼에 관한 다른 실시예.

Claims (5)

1. 버퍼 인에이블 신호의 활성화시 외부로부터 인가되는 입력 어드레스를 출력하는 입력부;

   어드레스 스트로브 신호의 엑티브 이전에 상기 입력 어드레스가 천이할 경우 상기 입력 어드레스를 출력하고, 상기 어드레스 스트로브 신호의 엑티브 구간에서 상기 입력 어드레스의 출력을 차단하고 이전에 입력된 상기 입력 어드레스를 일정시간 동안 래치하여 래치된 어드레스를 출력하는 제어수단; 및

   상기 어드레스 스트로브 신호의 비활성화시 상기 제어수단으로부터 인가되는 상기 입력 어드레스를 차동 증폭하여 출력하고, 상기 어드레스 스트로브 신호의 활성화시 상기 제어수단으로부터 인가되는 래치된 어드레스를 차동 증폭하여 출력하는 증폭수단을 구비함을 특징으로 하는 어드레스 버퍼.
2. 제 1 항에 있어서, 상기 제어수단은,

   상기 어드레스 스트로브 신호의 상태에 따라 상기 입력 어드레스를 선택적으로 출력하는 스위칭 수단; 및

   상기 스위칭 수단으로부터 인가되는 상기 입력 어드레스를 래치하여 출력하는 래치수단을 구비함을 특징으로 하는 어드레스 버퍼.
3. 제 2 항에 있어서, 상기 스위칭 수단은

   상기 어드레스 스트로브 신호 및 그의 인버팅 신호로써 상기 어드레스 스트로브 신호를 입력받는 전송게이트를 구비함을 특징으로 하는 어드레스 버퍼.
4. 제 2 항에 있어서, 상기 래치수단은

   상기 스위칭 수단의 출력을 지연하여 어드레스 신호를 출력하는 지연부;

   상기 지연부의 출력을 반전하여 어드레스바 신호를 출력하는 제 1인버터; 및

   상기 제 1인버터의 출력을 반전하여 상기 지연부의 입력노드로 출력하는 제 2인버터를 구비함을 특징으로 하는 어드레스 버퍼.
5. 제 2 항에 있어서, 상기 래치수단은

   상기 스위칭수단의 출력을 래치하는 래치부;

   상기 래치부의 출력을 반전하여 어드레스 신호를 출력하는 제 3인버터; 및

   상기 제 3인버터의 출력을 반전하여 어드레스바 신호를 출력하는 제 4인버터를 구비함을 특징으로 하는 어드레스 버퍼.