KR100554132B1 - 출력 버퍼 회로 - Google Patents

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Abstract

1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 출력 버퍼 회로의 출력이 반전될 때 발생되는 출력잡음을 최소화하고, 출력 버퍼 회로의 동작시간을 단축시킬 수 있는 어드레스 천이 검출 회로(ATD)를 이용한 출력 버퍼 회로에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
전압 검출 회로를 이용하여 낮은 전원전압에서는 속도를 향상시키고, 높은 전원전압에서는 전원전압에 의한 출력잡음을 감소시킴.
3.발명의 해결방법의 요지
본 발명은 출력 인에이블 콘트롤 회로의 출력신호와 센스앰프 출력신호의 조합으로 풀업 트랜지스터 및 풀다운 트랜지스터와 하이 프리챠지 트랜지스터 및 로우 프리챠지 트랜지스터 중 어느 한 트랜지스터만 인에이블 되도록 하고, 나머지 트랜지스터는 디스에이블 되도록 함.

Description

출력 버퍼 회로
본 발명은 출력 버퍼 회로에 관한 것으로, 특히 출력 버퍼 회로의 출력이 반전될 때 발생되는 출력잡음을 최소화하고, 출력 버퍼 회로의 동작시간을 단축시킬 수 있는 어드레스 천이 검출 회로(ATD)를 이용한 출력 버퍼 회로에 관한 것이다.
일반적으로, 데이터 출력이 반전될 때 발생되는 출력 잡음이 반도체 소자 전체에 미치는 영향은 너무도 크다. 메모리 액세스 시간이 점점더 빨라지고 와이드 바이트(wide byte)화 됨으로써, 출력잡음은 점점더 심해지고 있다.
출력하고자 하는 데이터가 이전의 데이터와 반대가 될 때 출력 부하(out loading)에 챠지(charge) 및 디스챠지(discharge)된 양만큼의 디스챠지 및 챠지 시켜야 출력데이터가 반전되며, 그때에 출력잡음이 발생하게 된다.
이러한, 출력 잡음을 줄이기 위해 어드레스 천이 검출회로(ATD: Address Transition Detection; 이하, ATD 이라 함)를 이용하여 어드레스 천이(Address Transition)에 의한 센스앰프(SA)의 출력으로 실제 데이터가 나올 때까지(ATD 인에이블 시간) 센스 앰프의 출력 패스(output pass)를 닫아주고, ATD가 인에이블 되어있는 동안 출력 버퍼회로를 디스에이블(disable)시켜서 TTL 부하(TTL loading)에 의하여 출력 버퍼회로의 디스에이블 시간동안 어느 정도라도 프리챠지 시키고 있다.
도 1은 어드레스 천이 검출 회로(ATD)를 이용한 출력 버퍼 회로의 블록도로서, 칩 인에이블바 신호(CEb)와 출력 인에이블 버퍼 패드(OEBPAD)로 입력되는 신호에 따라 출력 인에이블바 신호(OEb)를 출력하기 위한 출력 인에이블 버퍼회로(1)와, 상기 출력 인에이블바 신호(OEb) 및 ATD 신호(ATD)의 입력에 따라 출력 인에이블 신호(OE)를 출력하기 위한 출력 인에이블 콘트롤회로(2)와, 상기 ATD 신호(ATD) 및 센스앰프 출력신호(SAOUT)의 입력에 따라 반전된 센스앰프 출력신호(SAOUTb)를 출력하기 위한 인버터 수단(4)과, 상기 출력 인에이블 신호(OE) 및 반전된 센스앰프 출력신호(SAOUTb)의 입력에 따라 출력단자(DQOUT)로 출력 인에블신호를 출력하기 위한 출력 버퍼회로(3)로 구성되게 된다.
도 2는 종래의 출력 인에이블 콘트롤 회로도이며, 도 3은 종래의 출력 버퍼 회로를 각각 나타낸다.
도 2에서 ATD 신호(ATD) 또는 출력 인에이블바 신호(OEb)중 어느 한 신호가 하이(High)상태이면, 출력 인에이블 신호(OE)는 로우(Low)상태로 된다. 즉, ATD 신호(ATD) 및 출력 인에이블바 신호(OEb)를 각각 입력으로 하는 제 1 노아게이트(NOR1)의 출력이 로우 상태로 되고, 상기 제 1 노아게이트(NOR1)의 출력은 제 1 및 제 2 인버터(IV1 및 IV2)를 통해 로우상태로 출력된다.
도 2의 출력 인에이블 신호(OE)는 도 3의 출력 버퍼회로로 입력되게 된다. 그러므로, 상기 로우상태의 출력 인에이블 신호(OE)는 제 3 인버터(IV3)를 통해 하이상태로 되며, 상기 제 3 인버터(IV3)의 출력을 입력으로 하는 제 2 노아게이트(NOR2)의 출력은 로우상태로 된다. 또한, 상기 로우상태의 출력 인에이블 신호(OE)를 입력으로 하는 제 1 낸드게이트(NND1)의 출력은 하이상태로 된다. 이때, 상기 제 2 노아게이트(NOR2)의 출력은 제 4 인버터(IV4)를 통해 하이상태로 되며, 상기 제 1 낸드게이트(NND1)의 출력은 제 5 인버터(IV5)를 통해 로우상태로 된다.
그러므로, 상기 제 4 인버터(IV4)의 출력을 입력으로 하는 풀업 트랜지스터(P3) 및 상기 제 5 인버터(IV5)의 출력을 입력으로 하는 풀다운 트랜지스터(N3)는 턴오프(Turn off) 된다.
따라서, 출력단자(DQOUT)에 연결된 외부의 TTL 부하 수단(P4 및 N4)에 의해 프리챠지 된다.
그러나, 상기 ATD 신호(ATD) 및 출력 인에이블바 신호(OEb)가 모두 로우상태로 될 경우, 상기 출력 인에이블 신호(OE)는 하이상태로 된다. 즉, ATD 신호(ATD) 및 출력 인에이블바 신호(OEb)를 각각 입력으로 하는 제 1 노아게이트(NOR1)의 출력이 하이상태로 되고, 상기 제 1 노아게이트(NOR1)의 출력은 제 1 및 제 2 인버터(IV1 및 IV2)를 통해 하이상태로 출력된다.
도 2의 출력 인에이블 신호(OE)는 도 3의 출력 버퍼회로로 입력되게 된다. 그러므로, 상기 하이상태의 출력 인에이블 신호(OE)는 제 3 인버터(IV3)를 통해 로우상태로 되며, 상기 제 3 인버터(IV3)의 출력을 입력으로 하는 제 2 노아게이트(NOR2)의 출력은 반전된 센스앰프 출력신호(SAOUTb)에 따라 출력전위가 결정되게 된다. 한편, 상기 하이상태의 출력 인에이블 신호(OE)를 입력으로 하는 제 1 낸드게이트(NND1)의 출력 또한 반전된 센스앰프 출력신호(SAOUTb)에 따라 출력전위가 결정되게 된다.
즉, 반전된 센스앰프 출력신호(SAOUTb)가 하이상태일 경우, 제 2 노아게이트(NOR2)의 출력 및 제 1 낸드게이트(NND1)의 출력은 모두 로우상태로 된다. 그러므로, 상기 제 2 노아게이트(NOR2)의 출력은 상기 제 4 인버터(IV4)를 통해 하이상태로 되고, 상기 제 1 낸드게이트(NND1)의 출력은 제 5 인버터(IV5)를 통해 하이상태로 출력된다.
따라서, 상기 제 4 인버터(IV4)의 출력을 입력으로 하는 풀업 트랜지스터(P3)는 턴오프 되고, 상기 제 5 인버터(IV5)의 출력을 입력으로 하는 풀다운 트랜지스터(N3)는 턴온(Turn on) 되어 출력단자(DQOUT)로부터 접지단자(Vss)로 전류 패스가 형성되어 출력단자(DQOUT)는 로우상태로 된다.
그러나, 반전된 센스앰프 출력신호(SAOUTb)가 로우상태 일 경우, 제 2 노아게이트(NOR2)의 출력 및 제 1 낸드게이트(NND1)의 출력은 모두 하이상태로 된다. 그러므로, 상기 제 2 노아게이트(NOR2)의 출력은 상기 제 4 인버터(IV4)를 통해 로우상태로 되고, 상기 제 1 낸드게이트(NND1)의 출력은 제 5 인버터(IV5)를 통해 로우상태로 출력된다.
따라서, 상기 제 4 인버터(IV4)의 출력을 입력으로 하는 풀업 트랜지스터(P3)는 턴온 되고, 상기 제 5 인버터(IV5)의 출력을 입력으로 하는 풀다운 트랜지스터(N3)는 턴오프 되어 전원단자(Vcc)로부터 출력단자(DQOUT)로 전류 패스가 형성되어 출력단자(DQOUT)는 하이상태로 된다.
그러나, 이러한 종래의 출력 버퍼회로는 ATD 인에이블 시간이 작고, TTL 부하에 의한 프리챠지 양이 작아 출력 피크 전류(output peak current)를 줄이는 데 도움이 되지 않는다. 또한, 출력단 잡음은 피크 전류도 중요하지만, 출력 전류의 단위시간당 전류 흐름의 증감(di/dt)도 상당히 중요하다.
상기한 바와 같이 종래 기술에서는 출력 피크 전류의 감소가 작고, 출력 전류의 단위 시간당 전류 흐름의 증감(di/dt)의 변화가 없음으로 인해 출력잡음을 줄이는 데 문제점이 있다.
따라서, 본 발명은 출력 인에이블 콘트롤 회로의 출력신호와 센스앰프 출력신호의 조합으로 풀업 트랜지스터 및 풀다운 트랜지스터와 하이 프리챠지 트랜지스터 및 로우 프리챠지 트랜지스터 중 어느 한 트랜지스터만 인에이블 되도록 하고, 나머지 트랜지스터는 디스에이블 되도록 함으로써, 상기한 단점을 해소할 수 있는 출력 버퍼 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 출력 버퍼 회로는 칩 인에이블바 신호 및 출력 인에이블 버퍼 패드로 입력되는 제어신호에 따라 출력 인에이블바 신호를 출력하기 위한 출력 인에이블 버퍼회로와, 상기 출력 인에이블바 신호 및 어드레스 천이 검출 신호의 입력에 따라 출력 인에이블 신호 및 프리셋 신호를 출력하기 위한 출력 인에이블 콘트롤회로와, 상기 어드레스 천이 검출 신호 및 센스앰프 출력신호의 입력에 따라 반전된 센스앰프 출력신호를 출력하기 위한 인버터 수단과, 상기 출력 인에이블 신호, 상기 반전된 센스앰프 출력신호, 및 상기 프리셋 신호의 입력에 따라 출력단자로 출력 데이터를 출력하기 위한 출력 버퍼 회로로 구성되되, 상기 출력 버퍼 회로는 인버터를 경유한 반전된 센스앰프 출력신호 및 인버터를 경유한 프리셋 신호를 각각 입력으로 하는 제 1 노아게이트와, 상기 반전된 센스앰프 출력신호 및 인버터를 경유한 상기 출력 인에이블신호를 각각 입력으로 하는 제 2 노아게이트와, 상기 반전된 센스앰프 출력신호 및 상기 출력 인에이블신호를 각각 입력으로 하는 제 1 낸드게이트와, 상기 프리셋 신호 및 인버터를 경유한 상기 반전된 센스앰프 출력신호를 각각 입력으로 하는 제 2 낸드게이트와, 전원단자 및 출력단자 간에 접속되어 인버터를 경유한 상기 제 1 노아게이트 출력에 따라 구동되는 하이 프리챠지 트랜지스터와, 상기 출력단자 및 접지단자 간에 접속되어 인버터를 경유한 상기 제 2 낸드게이트 출력에 따라 구동되는 로우 프리챠지 트랜지스터와, 상기 전원단자 및 출력단자 간에 접속되어 인버터를 경유한 상기 제 2 노아게이트 출력에 따라 구동되는 풀업 트랜지스터와, 상기 출력단자 및 접지단자 간에 접속되어 인버터를 경유한 상기 제 1 낸드게이트 출력에 따라 구동되는 풀다운 트랜지스터를 포함하여 구성된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 출력 인에이블 콘트롤 회로도로서, 도 5의 저전위 및 고전위 펄스 발생 회로를 참조하여 동작을 설명하면 다음과 같다.
ATD 신호(ATD)는 로우상태이고, 출력 인에이블바 신호(OEb)가 로우상태에서 하이상태로 천이될 때, 먼저, 도 5의 저전위 및 고전위 펄스 발생 회로에 의해 단위 펄스가 출력되게 된다. 즉, 인버터(IV9 내지 IV13)를 통해 공급되는 출력 인에이블바 신호(OEb) 및 출력 인에이블바 신호(OEb)를 각각 입력으로 하는 낸드게이트(NND4)에 의해 하이상태의 단위펄스가 출력되게 된다.
또한, 도 4에서 ATD 신호(ATD) 및 출력 인에이블바 신호(OEb)를 각각 입력으로 하는 노아게이트(NOR3)의 출력은 로우상태로 되어 인버터(IV7 및 IV8)를 경유한 출력 인에이블 신호(OE)는 로우상태로 디스에이블 된다. 또한, 상기 출력 인에이블바 신호(OEb)를 입력으로 하는 저전위 및 고전위 펄스 발생 회로는 하이상태의 단위펄스를 출력시키게 된다. 그러므로, 상기 ATD 신호(ATD) 및 인버터(IV6)를 경유한 출력 인에이블바 신호(OEb)를 입력으로 하는 낸드게이트(NND2)의 출력은 하이상태로 되고, 상기 낸드게이트(NND2)의 출력 및 상기 저전위 및 고전위 펄스 발생 회로의 출력(LHPULSE)을 각각 입력으로 하는 낸드게이트(NND3)의 출력인 프리셋 신호(PRESET)는 로우상태로 된다. 즉, 상기 프리셋 신호(PRESET)는 상기 저전위 및 고전위 펄스 발생 회로의 출력인 단위펄스의 인에이블 시간 동안 인에이블 되고, 동시에 출력 인에이블신호(OE)는 로우상태로 디스에이블 되게 된다.
또한, 출력 인에이블바 신호(OEb)가 하이상태(출력 버퍼 회로 디스에이블 시간)이고, ATD 신호(ATD)가 하이상태로 인에이블 될 때, 상기 출력 인에이블 신호(OE) 및 ATD 신호(ATD)는 모두 로우상태로 되어 디스에이블 된다. 또한, 출력 인에이블바 신호(OEb)가 로우상태(출력 버퍼 회로 인에이블 시간)이고, ATD 신호(ATD)가 하이상태로 인에이블 될 때, 상기 출력 인에이블 신호(OE)는 상기 ATD 신호(ATD)가 하이상태로 인에이블 되어있는 동안 로우상태로 되어 디스에이블 되게 된다. 이때, 프리셋 신호(PRESET)는 상기 ATD 신호(ATD)가 하이상태로 인에이블 되어 있는 동안만 하이상태로 되어 인에이블 되게 된다. 상기 ATD 신호(ATD)가 로우상태로 디스에이블 되면, 상기 출력 인에이블 신호(OE)는 하이상태로 인에이블 되고, 프리셋 신호(PRESET)는 로우상태로 디스에이블 되게 된다.
즉, 상기 출력 인에이블 신호(OE)는 상기 ATD 신호(ATD) 및 출력 인에이블바 신호(OEb)중 어느 하나라도 하이상태로 되면, 로우상태로 되어 디스에이블 되며, 프리셋 신호(PRESET)는 상기 출력 인에이블 신호(OE)가 로우상태로 디스에이블 되어있을 경우에만 상기 ATD 신호(ATD) 및 저전위 및 고전위 펄스 발생회로에 의해 하이상태로 인에이블 되게 된다.
도 4의 출력 인에이블 신호(OE) 및 프리셋 신호(PRESET)는 도 6의 출력 버퍼 회로의 제어 입력으로 사용된다.
상기 출력 인에이블 신호(OE)가 하이상태로 인에이블 되면, 상기 프리셋 신호(PRESET)는 로우상태로 디스에이블 되어 로우 프리챠지 트랜지스터(N6) 및 하이 프리챠지 트랜지스터(P6)는 턴오프 된다. 이때, 반전된 센스앰프 출력신호(SAOUTb)의 입력에 따라 풀업 트랜지스터(P5) 및 풀다운 트랜지스터(N5)가 선택적으로 턴온 되어 출력단자(DQOUT)로 출력 데이터가 출력되게 된다.
즉, 상기 출력 인에이블 신호(OE)가 하이상태이고, 상기 프리셋 신호(PRESET)는 로우상태이며, 반전된 센스앰프 출력신호(SAOUTb)는 하이상태일 경우, 인버터(IV15)를 경유한 반전된 센스앰프 출력신호(SAOUTb) 및 인버터(IV14)를 경유한 프리셋 신호(PRESET)를 각각 입력으로 하는 노아게이트(NOR4)의 출력은 로우상태로 된다. 또한, 상기 인버터(IV16)를 경유한 출력 인에이블 신호(OE) 및 반전된 센스앰프 출력신호(SAOUTb)를 각각 입력으로 하는 노아게이트(NOR5)의 출력은 로우상태로 된다. 그리고, 상기 반전된 센스앰프 출력신호(SAOUTb) 및 출력 인에이블 신호(OE)를 각각 입력으로 하는 낸드게이트(NND5)의 출력은 로우상태로 된다. 상기 프리셋 신호(PRESET) 및 인버터(IV15)를 경유한 반전된 센스앰프 출력신호(SAOUTb)를 입력으로 하는 낸드게이트(NND6)의 출력은 하이상태로 된다.
따라서, 인버터(IV17)를 경유한 상기 노아게이트(NOR4)의 출력을 입력으로 하는 하이 프리챠지 트랜지스터(P6)는 턴오프 되고, 인버터(IV20)를 경유한 낸드게이트(NND6)의 출력을 입력으로 하는 로우 프지챠지 트랜지스터(N6)는 턴오프 된다. 이때, 인버터(IV17)를 경유한 노아게이트(NOR5)의 출력을 입력으로 하는 풀업 트랜지스터(P5)는 턴오프 되고, 인버터(IV19)를 경유한 낸드게이트(NND5)의 출력을 입력으로 하는 풀다운 트랜지스터(N5)는 턴온 되게 된다.
따라서, 출력단자(DQOUT)로 로우상태의 출력 데이터가 출력되게 된다.
반대로, 상기 반전된 센스앰프 출력신호(SAOUTb)가 로우상태 일 경우에는 상기 풀다운 트랜지스터(N5)는 턴오프 되고, 상기 풀업 트랜지스터(P5)가 턴온 되어 출력단자(DQOUT)로 하이상태의 출력 데이터가 출력되게 된다.
또한, 도 1의 ATD를 이용한 출력 버퍼 회로의 블록도에서, 상기 반전된 센스앰프 출력신호(SAOUTb) 및 ATD 신호(ATD)가 디스에이블 되기 전에는 어드레스에 의한 원하는 반전된 센스앰프 출력신호(SAOUTb)가 아니고, 그 이전의 어드레스에 의한 반전된 센스앰프 출력신호(SAOUTb)이거나 초기값이라는 것을 알 수 있다.
그러므로, 출력 인에이블 신호(OE)가 로우상태로 디스에이블 되고, 프리셋 신호(PRESET)가 하이상태로 인에이블 된 경우에는 풀업 트랜지스터(P5)와 풀다운 트랜지스터(N5)는 모두 턴오프 되고, 상기 반전된 센스앰프 출력신호(SAOUTb)에 따라 상기 로우 프리챠지 트랜지스터(N6) 및 하이 프리챠지 트랜지스터(P6)가 선택적으로 턴온 되어 출력단자(DQOUT)를 프리챠지 하게 된다.
즉, 상기 반전된 센스앰프 출력신호(SAOUTb)가 로우상태일 경우, 상기 로우 프리챠지 트랜지스터(N6)는 턴오프 되고, 상기 하이 프리챠지 트랜지스터(P6)는 턴온 되어 출력단자(DQOUT)를 하이상태로 프리챠지 하게 된다. 반대로, 상기 반전된 센스앰프 출력신호(SAOUTb)가 하이상태일 경우, 상기 로우 프리챠지 트랜지스터(N6)는 턴온 되고, 상기 하이 프리챠지 트랜지스터(P6)는 턴오프 되어 출력단자(DQOUT)를 로우상태로 프리챠지 하게 된다.
도 7은 종래 및 본 발명에 따른 어드레스 천이 검출 회로를 이용한 출력 버퍼 회로의 타이밍도이고, 도 8 및 도 9는 종래 및 본 발명에 따른 어드레스 천이 검출 회로를 이용한 출력 버퍼 회로의 출력전압 특성도이다. 또한, 도 10 및 도 11은 종래 및 본 발명에 따른 어드레스 천이 검출 회로를 이용한 출력 버퍼 회로의 출력전류 특성도이다.
상술한 바와 같이 본 발명에 의하면 어드레스 검출 신호가 인에이블 되어 있는 동안 풀업 및 풀다운 트랜지스터를 턴오프 시키고, 반전된 센스앰프 출력신호를 이용해 어드레스 검출 신호가 인에이블되어있는 동안 내부 전원전압 및 접지전압으로 프지챠지하고, 출력 인에이블바 신호가 로우상태에서 하이상태로 천이될 때 펄스를 생성하여 풀업 및 풀다운 트랜지스터는 턴오프 시키고, 상기 반전된 센스 앰프 출력신호를 이용하여 출력 버퍼 회로의 출력을 프리챠지 하도록 함으로써, 출력 버퍼 회로의 출력이 반전될 때 소요되는 출력 버퍼 회로의 동작시간을 단축시킬 수 있으며, 또한, 출력 인에이블 액세스 시간(toe)에 더 많은 마진을 확보할 수 있으므로 단위 시간당 전류의 흐름을 줄이면서 출력 인에이블 액세스 시간을 적절하게 조정할 수 있는 탁월한 효과가 있다.
도 1은 어드레스 천이 검출 회로(ATD)를 이용한 출력 버퍼 회로의 블록도.
도 2는 종래의 출력 인에이블 콘트롤 회로도.
도 3은 종래의 출력 버퍼 회로도.
도 4는 본 발명에 따른 출력 인에이블 콘트롤 회로도.
도 5는 도 4의 저전위 및 고전위 펄스 발생 회로도.
도 6은 본 발명에 따른 출력 버퍼 회로도.
도 7은 종래 및 본 발명에 따른 어드레스 천이 검출 회로를 이용한 출력 버퍼 회로의 타이밍도.
도 8 및 도 9는 종래 및 본 발명에 따른 어드레스 천이 검출 회로를 이용한 출력 버퍼 회로의 출력전압 특성도.
도 10 및 도 11은 종래 및 본 발명에 따른 어드레스 천이 검출 회로를 이용한 출력 버퍼 회로의 출력전류 특성도.
<도면의 주요 부분에 대한 부호의 설명>
1: 출력 인에이블 버퍼 2: 출력 인에이블 콘트롤 회로
3: 출력 버퍼 회로 4: 인버터 수단
P1 내지 P6: PMOS 트랜지스터 N1 내지 N6: NMOS 트랜지스터
IV1 내지 IV20: 인버터 NND1 내지 NND6: 낸드게이트
NOR1 내지 NOR5: 노아게이트

Claims (3)

  1. 칩 인에이블바 신호 및 출력 인에이블 버퍼 패드로 입력되는 제어신호에 따라 출력 인에이블바 신호를 출력하기 위한 출력 인에이블 버퍼회로(1)와,
    상기 출력 인에이블바 신호 및 어드레스 천이 검출 신호의 입력에 따라 출력 인에이블 신호 및 프리셋 신호를 출력하기 위한 출력 인에이블 콘트롤회로(2)와,
    상기 어드레스 천이 검출 신호 및 센스앰프 출력신호의 입력에 따라 반전된 센스앰프 출력신호를 출력하기 위한 인버터 수단(4)과,
    상기 출력 인에이블 신호, 상기 반전된 센스앰프 출력신호, 및 상기 프리셋 신호의 입력에 따라 출력단자로 출력 데이터를 출력하기 위한 출력 버퍼 회로(3)로 구성되되,
    상기 출력 버퍼 회로(3)는 인버터를 경유한 상기 반전된 센스앰프 출력신호 및 인버터를 경유한 상기 프리셋 신호를 각각 입력으로 하는 제 1 노아게이트(NOR4)와,
    상기 반전된 센스앰프 출력신호 및 인버터를 경유한 상기 출력 인에이블 신호를 각각 입력으로 하는 제 2 노아게이트(NOR5)와,
    상기 반전된 센스앰프 출력신호 및 상기 출력 인에이블 신호를 각각 입력으로 하는 제 1 낸드게이트(NND5)와,
    상기 프리셋 신호 및 인버터를 경유한 상기 반전된 센스앰프 출력신호를 각각 입력으로 하는 제 2 낸드게이트(NND6)와,
    전원단자 및 출력단자 간에 접속되어 인버터를 경유한 상기 제 1 노아게이트 출력에 따라 구동되는 하이 프리챠지 트랜지스터(P6)와,
    상기 출력단자 및 접지단자 간에 접속되어 인버터를 경유한 상기 제 2 낸드게이트 출력에 따라 구동되는 로우 프리챠지 트랜지스터(N6)와,
    상기 전원단자 및 상기 출력단자 간에 접속되어 인버터를 경유한 상기 제 2 노아게이트 출력에 따라 구동되는 풀업 트랜지스터(P5)와,
    상기 출력단자 및 접지단자 간에 접속되어 인버터를 경유한 상기 제 1 낸드게이트 출력에 따라 구동되는 풀다운 트랜지스터(N5)를 포함하여 구성된 것을 특징으로 하는 출력 버퍼 회로.
  2. 제 1 항에 있어서,
    상기 출력 인에이블 콘트롤회로는 상기 어드레스 천이 검출 신호 및 상기 출력 인에이블바 신호에 따라 상기 출력 인에이블 신호를 출력하기 위한 노아게이트(NOR3)와,
    상기 어드레스 천이 검출 신호 및 인버터를 경유한 상기 출력 인에이블바 신호를 각각 입력으로 하는 제 1 낸드게이트(NND2)와,
    상기 출력 인에이블바 신호에 따라 단위펄스를 출력하기 위한 저전위 및 고전위 펄스 발생회로와,
    상기 제 1 낸드게이트의 출력 및 상기 저전위 및 고전위 펄스 발생회로의 출력에 따라 상기 프리셋 신호를 출력하기 위한 제 2 낸드게이트(NND3)를 포함하여 구성된 것을 특징으로 하는 출력 버퍼 회로.
  3. 제 2 항에 있어서,
    상기 저전위 및 고전위 펄스 발생회로는 상기 출력 인에이블바 신호 및 다수의 인버터를 경유한 상기 출력 인에이블바 신호에 따라 단위 펄스를 출력하기 위한 낸드게이트(NND4)를 포함하여 구성된 것을 특징으로 하는 출력 버퍼 회로.
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