KR960032892A - 메모리의 펄스 발생회로 - Google Patents

메모리의 펄스 발생회로 Download PDF

Info

Publication number
KR960032892A
KR960032892A KR1019950002901A KR19950002901A KR960032892A KR 960032892 A KR960032892 A KR 960032892A KR 1019950002901 A KR1019950002901 A KR 1019950002901A KR 19950002901 A KR19950002901 A KR 19950002901A KR 960032892 A KR960032892 A KR 960032892A
Authority
KR
South Korea
Prior art keywords
enable signal
signal
pulse
switching unit
output
Prior art date
Application number
KR1019950002901A
Other languages
English (en)
Other versions
KR0136668B1 (ko
Inventor
박종훈
정원화
Original Assignee
문정환
Lg 반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, Lg 반도체 주식회사 filed Critical 문정환
Priority to KR1019950002901A priority Critical patent/KR0136668B1/ko
Priority to US08/600,159 priority patent/US5627796A/en
Priority to JP8027565A priority patent/JP2832696B2/ja
Publication of KR960032892A publication Critical patent/KR960032892A/ko
Application granted granted Critical
Publication of KR0136668B1 publication Critical patent/KR0136668B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명의 목적은 쓰기 인에이블 신호와 어드레스 천이 검색펄스를 이용하여 읽기 싸이클에서는 워드라인 인에이블 신호 및 감지 증폭기 인에이블 신호를 동시에 발생시키고, 쓰기 싸이클에서는 워드라인 인에이블신호가 어드레스 천이검출펄스폭 만큼 늦게 발생시키도록 하는 정적 램회로에 관한 것으로, 이와 같은 본 발명의 목적을 달성하기 위한 수단은 입력되는 어드레스 천이 검출펄스와 소정시간 연장된 어드레스 천이 검출펄스를 논리연산하여 제1, 제2펄스를 각각 출력하는 제1논리연산부와, 외부에서 인가된 쓰기 인에이블신호에 따라 스위칭되어 상기 제1논리연산부로부터 각각 출력된 제1, 제2펄스중 하나의 펄스를 출력하는 스위칭부와, 상기 스위칭부로부터 출력된 펄스와 스위칭부로 입력되는 쓰기 인에이블신호의 위상반전신호를 논리연산하여 워드라인 인에이블신호 및 감지증폭기 인에이블신호를 동시에 발생시켜 각각 출력하는 제2논리연산부를 포함하는 것을 특징으로 한다.

Description

메모리의 펄스 발생회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 메모리의 펄스 발생회로도.

Claims (4)

  1. 입력되는 어드레스 천이 검출펄스와 소정시간 연장된 어드레스 천이 검출펄스를 논리연산하여 제1, 제2펄스를 각각 출력하는 제1논리연산부와, 외부에서 인가된 쓰기 인에이블신호에 따라 스위칭되어 상기 제1논리연산부로부터 각각 출력된 제1, 제2펄스중 하나의 펄스를 출력하는 스위칭부와, 상기 스위칭부로부터 출력된 펄스와 스위칭부로 쓰기 인에이블신호의 위상반전신호를 논리연산하여 워드라인 인에이블신호 및 감지 증폭기 인에이블신호를 동시에 발생시켜 각각 출력하는 제2논리연산부를 포함하는 것을 특징으로 하는 메모리의 펄스 발생회로.
  2. 제1항에 있어서, 상기 제1논리연산부는 제1, 제2인버터를 순차 거친 신호와 입력되는 어드레스 천이 검출펄스를 낸딩하는 제1낸드 게이트와, 상기 입력되는 어드레스 천이 검출펄스와 제1인버터를 거친 신호를 낸딩하여 출력하는 제2낸드 게이트를 포함하는 것을 특징으로 하는 메모리의 펄스 발생회로.
  3. 제1항에 있어서, 상기 스위칭부는 제3, 제4인버터를 순차 거친 신호와 제3인버터를 거친 신호에 의해 서로 상반되게 스위칭되는 제1, 제2전송게이트를 포함하는 것을 특징으로 하는 메모리의 펄스 발생회로.
  4. 제1항에 있어서, 상기 제2논리연산부는 스위칭부로부터 출력된 신호를 인버팅시켜 워드라인 인에이블 신호를 출력하는 제5인버터와, 상기 제5인버터로부터 출력된 신호와 스위칭부내의 제3인버터로부터 출력된 신호를 노아링하여 제6인버터를 거쳐 감지 증폭기 인에이블 신호를 출력하는 노아 게이트를 포함하는 것을 특징으로 하는 메모리의 펄스 발생회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950002901A 1995-02-16 1995-02-16 메모리의 펄스 발생회로 KR0136668B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019950002901A KR0136668B1 (ko) 1995-02-16 1995-02-16 메모리의 펄스 발생회로
US08/600,159 US5627796A (en) 1995-02-16 1996-02-12 Pulse generation circuit and memory circuit including same
JP8027565A JP2832696B2 (ja) 1995-02-16 1996-02-15 メモリのパルス発生回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950002901A KR0136668B1 (ko) 1995-02-16 1995-02-16 메모리의 펄스 발생회로

Publications (2)

Publication Number Publication Date
KR960032892A true KR960032892A (ko) 1996-09-17
KR0136668B1 KR0136668B1 (ko) 1998-05-15

Family

ID=19408220

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950002901A KR0136668B1 (ko) 1995-02-16 1995-02-16 메모리의 펄스 발생회로

Country Status (3)

Country Link
US (1) US5627796A (ko)
JP (1) JP2832696B2 (ko)
KR (1) KR0136668B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100189745B1 (ko) * 1995-08-25 1999-06-01 구본준 메모리장치의 이퀄라이제이션 펄스 발생기
US5898735A (en) * 1995-10-06 1999-04-27 Matsushita Electric Industrial Co., Ltd. Circuit and method for signal transmission
US5995444A (en) * 1997-12-30 1999-11-30 Stmicroelectronics, Inc. Edge transition detection control of a memory device
KR100278988B1 (ko) * 1998-02-25 2001-02-01 김영환 어드레스 천이 검출회로
US6215708B1 (en) 1998-09-30 2001-04-10 Integrated Device Technology, Inc. Charge pump for improving memory cell low VCC performance without increasing gate oxide thickness

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0812756B2 (ja) * 1987-06-22 1996-02-07 松下電子工業株式会社 スタチックｒａｍ回路
US5258952A (en) * 1990-12-14 1993-11-02 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with separate time-out control for read and write operations
JPH05217365A (ja) * 1992-02-03 1993-08-27 Mitsubishi Electric Corp 半導体記憶装置
JP3307009B2 (ja) * 1993-07-21 2002-07-24 富士通株式会社 半導体記憶装置
US5438548A (en) * 1993-12-10 1995-08-01 Texas Instruments Incorporated Synchronous memory with reduced power access mode

Also Published As

Publication number Publication date
KR0136668B1 (ko) 1998-05-15
JP2832696B2 (ja) 1998-12-09
US5627796A (en) 1997-05-06
JPH08279293A (ja) 1996-10-22

Similar Documents

Publication Publication Date Title
KR960042733A (ko) 반도체 기억장치의 데이터 입력회로
KR940005785B1 (ko) 어드레스 전이 검출회로
KR970051213A (ko) 메모리의 컬럼스위치 인에이블신호 발생회로
KR960032892A (ko) 메모리의 펄스 발생회로
KR100328833B1 (ko) 반도체 메모리의 센스앰프 제어신호 발생회로
KR0186093B1 (ko) 메모리의 어드레스 천이 검출회로
US5734282A (en) Address transition detection circuit
US5159574A (en) Address transition detection circuit
KR950020730A (ko) 동기 메모리용 가변성 대기시간 제어 회로, 출력 버퍼 및 동기 장치
KR910008731A (ko) 고속 스태틱 램
KR0139661B1 (ko) 비중첩 신호 발생 회로
KR960004566B1 (ko) 스태틱 램(sram)의 어드레스 입력회로
KR980011454A (ko) 라이트 제어회로
KR0167293B1 (ko) 내부 제어신호 보상회로
KR19980014199A (ko) 2비트 리니어 버스트 시퀸스를 구현하는 카운터 회로
KR20010045945A (ko) 반도체 메모리의 어드레스 천이 검출 회로
KR970017637A (ko) 반도체 메모리장치의 센스앰프 제어회로
KR980004998A (ko) 싱크로너스 디램의 초기 프리차지 발생장치
KR0172769B1 (ko) 스태틱 램의 쓰기 회복 회로
KR0117500Y1 (ko) 메모리 소자의 쓰기 리커버리 신호 발생 회로
KR970019061A (ko) 데이타 출력버퍼
KR100596771B1 (ko) 어드레스 천이 검출 회로
KR960001422Y1 (ko) 반도체 소자용 버퍼
KR960027286A (ko) 컬럼 디코더를 동작시키는 펄스신호 발생장치
KR950006857A (ko) 반도체 메모리 장치의 어드레스 변환 감지 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111221

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee