KR0167293B1

KR0167293B1 - 내부 제어신호 보상회로

Info

Publication number: KR0167293B1
Application number: KR1019950050643A
Authority: KR
Inventors: 신종수
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1995-12-15
Filing date: 1995-12-15
Publication date: 1999-01-15
Also published as: KR970049496A

Abstract

본 발명은 어드레스 천이검출신호의 수 및 어드레스 버퍼부에서 에이티디(ATD) 가산부까지의 로딩크기에 의해 변화된 펄스폭을 갖는 제어신호를 일정한 펄스폭을 갖는 제어신호로 보상하는 내부 제어신호 보상회로에 관한 것으로서, 지연부에서 출력되는 제어신호를 입력받아, 그 제어신호의 상승천이만을 검출한 후, 인버터들과 캐페시턴스에 의하여 지연시켜 일정한 펄스폭을 갖는 제어신호를 발생함으로써, 어드레스 및 어드레스포맷에 관계없이 일정한 억세스타임을 유지할 수 있는 내부 제어신호 보상회로에 관한 것이다.

Description

내부 제어신호 보상회로

제1도는 종래 내부 제어신호 발생회로의 블럭도.

제2도는 제1도에 있어서 각 부의 타이밍도.

제3도는 본 발명인 내부 제어신호 보상회로의 블럭도.

제4도는 제3도에 있어서 각 부의 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : 어드레스 패드부 20 : 어드레스 버퍼부

30 : ATD가산부 40 : 지연부

41,42,61,62,63,65 : 인버터 43,64 : 낸드게이트

44,66 : 콘덴서 50 : 내부 제어신호 발생부

60 : ATD신호 재발생부 AD : 어드레스(ADdress)

ATD : 어드레스 천이검출신호(Address Transition Detector)

본 발명은 메모리 설계시 사용되는 내부 제어신호 발생회로에 관한 것으로서, 특히, 어드레스 및 포맷어드레스(Format Address)에 관계없이 일정한 제어신호를 발생할 수 있는 내부 제어신호 보상회로에 관한 것이다.

종래의 내부 제어신호 발생회로는 제1도에 도시된 바와 같이, 외부로부터 메모리셀 어드레스(AD0∼ADn)들을 입력하는 어드레스 패드부(10)와, 어드레스 패드부(10)를 통하여 입력된 어드레스(AD0∼ADn)들에서 천이를 검출하여 어드레스 천이검출신호(ATD0∼ATDn)들을 출력하는 어드레스 버퍼부(20)와, 어드레스 버퍼부(20)에서 출력된 어드레스 천이검출신호(ATD0∼ATDn)들을 가산하여 하나의 제어신호를 출력하는 에이티디가산부(ATD:Address Transition Detector:이하 ATD라 약칭)(30)와, 가산부(30)에서 출력된 제어신호를 소정시간 지연시키는 지연부(40)와, 지연부(40)의 출력을 입력받아 메모리를 구동하는 각종 제어신호를 생성하는 내부 제어신호 발생부(50)로 구성된다.

지연부(40)는 ATD가산부(30)의 출력을 반전시키는 인버터(41), (42)와, 인버터(42)와 상기 ATD가산부(30)의 출력이 입력받아 논리연산하는 낸드게이트(43)와, 인버터(41), (42) 사이에 연결된 콘덴서(44)로 구성된다.

이와같이 구성된 종래의 내부 제어신호 발생회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.

먼저, 외부로부터 읽고자 하는 메모리셀의 어드레스(AD0)가 어드레스 패드부(10)를 통하여 입력되면, 어드레스 버퍼부(20)는 입력된 어드레스(AD0)의 천이를 검출하여 제2도의 (a)와 같이 어드레스 천이검출신호(ATD0)를 출력한다.

이어서, ATD가산부(30)는 상기 어드레스 버퍼부(20)로부터 어드레스 천이검출신호(ATD0)를 입력받아, 제2도의 (b)와 같이 제어신호를 생성하여 출력한다.

이때, 상기 ATD가산부(30)에서 출력된 제어신호는 내부신호 발생부(50)에서 사용하기에는 펄스폭의 크기가 너무 작기 때문에, 지연부(40)의 인버터(41), 콘덴서(44), 인버터(42)에서 지연시켜 출력함으로써, 낸드게이트(43)는 제2도의 (c)에 도시된 바와 같이, 적정한 크기의 펄스폭을 갖는 제어신호를 출력한다.

따라서, 내부 제어신호 발생부(50)는 지연부(40)에서 출력되는 제어신호를 입력받아 메모리를 동작시키는 각종 신호를 생성하게 된다.

그러나, ATD가산부에서 출력되는 펄스폭은 어드레스 버퍼부에서 출력되는 어드레스 천이검출신호의 수와 어드레스 버퍼부에서 ATD가산부까지의 로딩(저항+캐폐시턴스)의 크기에 따라 달라지게 되기 때문에, 지연부에서 지연된 후, 내부 제어신호 발생부로 입력되는 제어신호의 펄스폭도 달라지게 된다.

따라서, 상기 제어신호에 따라 내부 제어신호 발생부에서 출력되는 각종 내부 제어신호가 달라지게 되어, 메모리 억세스 타임이 달라져 버리는 문제점이 있었다.

따라서, 본 발명의 목적은 어드레스 첨이검출신호의 수와 어드레스 버퍼부에서 ATD가산부까지의 로딩크기에 의해 발생되는 제어신호의 변화에 관계없이 제어신호의 펄스폭을 일정하게 유지할 수 있는 내부 제어신호 보상회로를 제공하는데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명은 외부로부터 메모리셀 어드레스(AD0∼ADn)들을 입력받는 어드레스 패드부와, 어드레스 패드부를 통하여 입력된 어드레스(AD0∼ADn)들에서 천이를 검출하여 어드레스 천이검출신호(ATD0∼ATDn)를 출력하는 어드레스 버퍼부와, 어드레스 버퍼부에서 출력된 어드레스 천이검출신호(ATD0∼ATDn)를 가산하여 하나의 제어신호를 출력하는 ATD가산부와, 그 ATD가산부에서 출력된 제어신호를 지연시키는 지연부와, 그 지연부의 출력을 입력받아 메모리를 구동하는 각종 제어신호를 발생하는 내부 제어신호 발생부로 구성된 내부 제어신호 발생회로에 있어서, 상기 지연부의 출력을 입력받아 일정한 펄스폭을 갖는 제어신호를 발생하여 내부 제어신호 발생부로 출력하는 ATD신호 재발생부를 추가로 포함하는 것을 특징으로 한다.

본 발명의 기술에 의한 내부 제어신호 보상회로는 제3도에 도시된 바와 같이, 외부로부터 메모리셀 어드레스(AD0∼ADn)들을 입력받는 어드레스 패드부(10)와, 어드레스 패드부(10)를 통하여 입력된 어드레스(AD0∼ADn)들에서 천이를 검출하여 어드레스 천이검출신호(ATD0∼ATDn)를 출력하는 어드레스 버퍼부(20)와, 어드레스 버퍼부(20)에서 출력된 어드레스 천이검출신호(ATD0∼ATDn)를 가산하여 하나의 제어신호를 출력하는 ATD가산부(30)와, 가산부(30)에서 출력된 제어신호를 소정시간 지연시키는 지연부(40)와, 지연부(40)의 출력을 입력받아 일정한 펄스폭을 갖는 제어신호를 발생하는 ATD신호 재발생부(60)와, ATD신호 재발생부(60)의 출력을 입력받아 메모리를 구동하는 각종 제어신호를 발생하는 내부 제어신호 발생부(50)로 구성된다. 종래와 동일한 부분은 번호를 부여한다.

ATD신호 재발생부(60)는 상기 지연부(40)의 출력을 반전시키는 인버터(61), (62), (63)과, 인버터(63)의 출력과 상기 지연부(40)의 출력을 입력받아 논리연산하는 낸드게이트(64)와, 낸드게이트(64)의 출력을 반전시키는 인버터(65)와, 인버터(62), (63)사이에 연결된 콘덴서(66)로 구성된다.

상기와 같이 구성된 본 발명인 내부 제어신호 발생회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.

먼저, 제3도에 도시된 바와 같이 외부로부터 읽고자 하는 메모리셀의 어드레스(AD0)가 어드레스 패드부(10)를 통하여 입력되면, 어드레스 버퍼부(20)는 입력된 어드레스(AD0)의 천이를 검출하여 제4도의 (a)와 같이 어드레스 천이검출신호(ATD0)를 출력한다.

이어서, ATD가산부(30)는 상기 어드레스 천이검출신호(ATD0)를 입력받아, 제4도의 (b)와 같이 제어신호를 생성하여 출력하며, 지연부는 인버터(41), 콘덴서(44), 인버터(42) 및 낸드게이트(43)를 통과시켜 제4도의 (c)와 같이 적정한 크기의 펄스폭을 갖는 제어신호를 출력한다.

그런데, 제4도의 (c)와 같이 지연부(40)에서 출력되는 제어신호의 펄스폭은 상기 어드레스 버퍼부(20)에서 검출되는 어드레스 천이검출신호의 수와 어드레스 버퍼부에서 ATD가산부까지의 로딩(저항+캐페시턴스)의 크기에 의해 달라지게 된다.

따라서, ATD신호 재발생부(60)는 상기 지연부(40)에서 출력되는 제어신호를 입력받아, 그 제어신호의 상승천이만을 검출하여 일정한 펄스폭을 갖는 제어신호를 생성하게 된다.

즉, 지연부(40)에서 제4도의 (c)와 같은 제어신호가 ATD신호 재발생부(60)로 입력될 때, A상태에서 낸드게이트(64)의 입력, ①과 ②는 L과 H이 되어, 낸드게이트(64)의 출력은 H로 되고, 인버터(65)에서는 L 상태의 제어신호가 출력된다.

그런데, 지연부(40)에서 출력된 제어신호가 B상태로 되는 순간, 낸드게이트(64)의 입력 ①은 H가 되지만, 입력 ②는 아직까지 L 상태를 유지하고 있기 때문에 낸드게이트(64)의 출력은 L로 되고, 인버터(65)에서는 H 상태의 제어신호가 출력된다.

이후, 인버터(61), (62), (63)과 캐페시턴스(66)에 의한 지연시간이 경과될 때까지 상기 인버터(65)에서는 H 상태의 제어신호가 계속 출력되며, 지연시간이 경과되어 낸드게이트(64)의 입력 ②가 L 상태가 되면, 낸드게이트(64)의 출력은 H로 되고, 인버터(65)에서는 L상태의 제어신호가 출력된다.

즉, ATD신호 재발생부(60)는 지연부에서 출력되는 제어신호를 입력받아, 그 제어신호의 상승천이를 검출한 후, 인버터(61), (62), (63)과 캐페시턴스(66)에 의하여 지연시킴으로써 일정한 펄스폭을 갖는 제어신호를 출력하게 된다.

따라서, 내부 제어신호 발생부(50)는 ATD신호 재발생부(60)에서 출력되는 제어신호를 입력받아 메모리를 동작시키는 각종 신호를 생성하게 된다.

상기에서 상세히 설명한 바와 같이 본 발명은 어드레스 첨이검출신호의 수 및 어드레스 버퍼부에서 ATD가산부까지의 로딩크기에 의해 변화된 펄스폭을 갖는 제어신호를 입력받아, 그 제어신호의 상승천이만을 검출한 후, 인버터들과 캐페시턴스에 의하여 지연시켜 일정한 펄스폭을 갖는 제어신호를 발생함으로써, 어드레스 및 어드레스포맷에 관계없이 일정한 억세스타임을 유지할 수 있는 효과가 있다.

Claims

외부로부터 메모리셀 어드레스(AD0∼ADn)들을 입력받는 어드레스 패드부와, 어드레스 패드부를 통하여 입력된 어드레스(AD0∼ADn)들에서 천이를 검출하여 어드레스 천이검출신호(ATD0∼ATDn)를 출력하는 어드레스 버퍼부와, 어드레스 버퍼부에서 출력된 어드레스 천이검출신호(ATD0∼ATDn)를 가산하여 하나의 제어신호를 출력하는 ATD가산부와, 그 ATD가산부에서 출력된 제어신호를 지연시키는 지연부와, 그 지연부의 출력을 입력받아 메모리를 구동하는 각종 제어신호를 발생하는 내부 제어신호 발생부로 구성된 내부 제어신호 발생회로에 있어서, 상기 지연부의 출력을 입력받아 일정한 펄스폭을 갖는 제어신호를 발생하여 내부 제어신호 발생부로 출력하는 ATD신호 재발생부를 추가로 포함하는 것을 특징으로 하는 내부 제어신호 보상회로.
제1항에 있어서, ATD신호 재발생부는 상기 지연부의 출력을 반전시키는 제1, 제2, 제3인버터와, 제3인버터와 상기 지연부의 출력을 입력받아 논리연산하는 낸드게이트와, 그 낸드게이트의 출력을 반전시키는 제4인버터와, 제2인버터와 제3인버터 사이에 연결된 콘덴서로 구성되는 것을 특징으로 하는 내부 제어신호 보상회로.
제1항에 있어서, ATD신호 재발생부는 지연부에서 출력되는 제어신호를 입력받아, 그 제어신호의 상승천이만을 검출하는 것을 특징으로 하는 내부 제어신호 보상회로.