KR100549939B1 - 버스트 카운터 - Google Patents

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KR100549939B1
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Abstract

본 발명은 버스트 카운터를 공개한다. 그 회로는 신호 발생부, 제1, 2, 및 3셀로 구성되어있다. 신호 발생부는 버스트 시작 신호가 인에이블시에 클럭신호에 응답하여 발생되는 내부 클럭신호의 상승 천이에 응답하여 제1버스트 클럭신호를 발생하고, 버스트 시작 신호가 인에이블시에 내부 클럭신호의 하강 천이에 응답하여 제2버스트 클럭신호를 발생하고, 버스트 계속 신호가 인에이블시에 내부 클럭신호의 하강 천이에 응답하여 제3버스트 클럭신호를 발생하고, 제2 또는 제3버스트 클럭신호의 발생에 응답하여 제4버스트 클럭신호를 발생하고, 제1, 2버스트 클럭신호의 디스에이블시에 제4버스트 클럭신호의 발생에 응답하여 제5버스트 클럭신호를 발생하고, 모드 제어신호에 응답하여 캐리신호가 발생하면 상위 어드레스의 발생을 제어하기 위한 제어신호를 발생하고, 하위 어드레스를 입력하여 캐리 입력신호를 발생한다. 제1셀은 제1버스트 클럭신호에 응답하여 입력 버스트 시작 어드레스의 하위 어드레스를 출력하고, 제4버스트 클럭신호에 응답하여 하위 어드레스의 상태를 변환하여 출력한다. 제2셀은 제1버스트 클럭신호에 응답하여 입력 버스트 시작 어드레스의 상위 어드레스를 출력하고 제어신호에 응답하여 상위 어드레스의 상태를 변환하여 출력한다. 제3셀은 제1버스트 클럭신호에 응답하여 캐리 입력신호를 출력하고, 제5버스트 클럭신호에 응답하여 캐리신호를 변환하여 출력한다.

Description

버스트 카운터 {Burst Counter}
도1은 종래의 버스트 카운터의 구성을 나타내는 회로도이다.
도2는 도1에 나타낸 셀1의 상세 회로도이다.
도3은 도1에 나타낸 셀2의 상세 회로도이다.
도4는 도1에 나타낸 회로의 저주파수에서의 동작을 설명하기 위한 동작 타이밍도이다.
도5는 도1에 나타낸 회로의 고주파수에서의 동작을 설명하기 위한 동작 타이밍도이다.
도6은 본 발명의 버스트 카운터의 구성을 나타내는 회로도이다.
도7은 도6에 나타낸 회로의 고주파수에서의 동작을 설명하기 위한 동작 타이밍도이다.
본 발명은 버스트 카운터(burst counter)에 관한 것으로, 특히 고주파수 동 작시에 오동작을 방지할 수 있는 버스트 카운터에 관한 것이다.
버스트 카운터는 버스트 시작 데이터를 입력하면 입력된 시작 데이터로부터 상승 또는 하강 계수하는 데이터를 발생한다. 그리고, 버스트 카운터의 데이터 발생방법은 인터리브(interleave) 버스트 모드 또는 선형(linear) 버스트 모드로 구분할 수 있다. 인터리브 버스트 모드는 입력되는 시작 데이터의 하위 2비트 데이터가 짝수인지, 홀수인지에 따라 상승 또는 하강 계수하는 데이터를 발생하고, 선형 버스트 모드는 시작 데이터로부터 상승 계수하는 데이터를 발생한다.
이러한 버스트 카운터는 반도체 메모리 장치 내부에서 어드레스를 자체적으로 발생하기 위하여 사용된다.
반도체 메모리 장치 내부에서 어드레스를 발생하기 위한 버스트 카운터는 시작 어드레스를 입력한 후 다음 클럭 사이클 이전에 다음 버스트 어드레스를 발생한다. 즉, 버스트 카운터는 내부의 캐리신호를 다음 버스트 어드레스의 최하위 비트(LSB)보다 미리 설정하여 다음 버스트 어드레스의 최상위 비트 상태를 결정하기 위하여 버스트 시작 어드레스에 의한 내부 클럭과 버스트 지속신호에 의한 내부 클럭사이에 캐리 신호가 발생하도록 동작한다.
그런데, 종래의 버스트 카운터는 클럭신호가 저주파수로 발생되는 경우에는 정확한 버스트 어드레스를 발생하나, 클럭신호가 고주파수로 발생되는 경우에는 정확한 버스트 어드레스를 발생할 수 없다는 문제점이 있었다.
본 발명의 목적은 클럭신호의 주파수가 고주파수일 때에도 버스트 어드레스를 정확하게 발생할 수 있는 버스트 카운터를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 버스트 카운터는 버스트 시작 신호가 인에이블시에 클럭신호에 응답하여 발생되는 내부 클럭신호의 상승 천이에 응답하여 제1버스트 클럭신호를 발생하는 제1버스트 클럭신호 발생부, 버스트 시작 신호가 인에이블시에 내부 클럭신호의 하강 천이에 응답하여 제2버스트 클럭신호를 발생하는 제2버스트 클럭신호 발생부, 버스트 지속 신호가 인에이블시에 내부 클럭신호의 하강 천이에 응답하여 제3버스트 클럭신호를 발생하는 제3버스트 클럭신호 발생부, 제2 또는 제3버스트 클럭신호의 발생에 응답하여 제4버스트 클럭신호를 발생하는 제4버스트 클럭신호 발생부, 제1, 2버스트 클럭신호의 디스에이블시에 제4버스트 클럭신호의 발생에 응답하여 제5버스트 클럭신호를 발생하는 제5버스트 클럭신호 발생부, 모드 제어신호에 응답하여 캐리신호가 발생하면 상위 어드레스의 발생을 제어하기 위한 제어신호를 발생하는 상위 어드레스 제어신호 발생부, 모드 제어신호에 응답하여 입력되는 버스트 시작 어드레스의 하위 어드레스를 입력하여 캐리 입력신호를 발생하기 위한 캐리 입력신호 발생부, 제1버스트 클럭신호에 응답하여 입력되는 버스트 시작 어드레스의 하위 어드레스를 출력하고, 제4버스트 클럭신호에 응답하여 하위 어드레스의 상태를 변환하여 출력하기 위한 제1셀, 제1버스트 클럭신호에 응답하여 입력되는 버스트 시작 어드레스의 상위 어드레스를 출력하고, 제어신호에 응답하여 상위 어드레스의 상태를 변환하여 출력하기 위한 제2셀, 및 제1버스트 클럭신호에 응답하여 캐리 입력신호를 출력하고, 제5버스트 클럭신호 에 응답하여 캐리신호의 상태를 변환하여 출력하기 위한 제3셀을 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 버스트 카운터를 설명하기 전에 종래의 버스트 카운터를 설명하면 다음과 같다.
도1은 종래의 버스트 카운터의 회로도로서, 인버터들(10, 12, 22, 30, 32, 44 - 56, 60 - 70, 74, 78 -88, 90, 92), NAND게이트들(14, 40, 42, 58, 72, 90), NOR게이트들(16, 18, 20, 76), 셀1(24), 및 셀2(26, 28)로 구성되어 있다. 도1의 구성은 국내 특허 출원번호 제97-26471호에 공개되어 있다.
상술한 바와 같은 구성을 가진 회로의 기능을 설명하면 다음과 같다.
NAND게이트(40) 및 인버터(44)는 신호들(BURST1, KCOUNT)을 논리곱하여 신호(KCOUNT0)를 발생하고, 인버터(46)는 신호(KCOUNT0)를 반전하여 신호(KCOUNT0B)를 발생한다. 인버터들(48 - 56) 및 NAND게이트(58)는 NAND게이트(40)의 출력신호가 "1"로 천이할 때 "0"로 천이하고, "0"로 천이할 때 "1"로 천이하는 인버터들(48 -56)에 의한 지연시간만큼의 펄스폭을 가지는 신호(KCOUNT1B)를 발생하고, 인버터(60)는 신호(KCOUNT1B)를 반전하여 신호(KCOUNT1)를 발생한다. NAND게이트(42)는 신호들(KCOUNT, BURST2)을 비논리곱한다. 인버터들(62 - 70), 및 NAND게이트(72)는 NAND게이트(42)의 출력신호가 "1"로 천이할 때 "0"로 천이하고, "0"로 천이할 때 "1"로 천이하는 인버터들(48-56)에 의한 지연시간만큼의 펄스폭을 가지는 신호를 발생한다.
인버터(74)는 NAND게이트(72)의 출력신호를 반전한다. NOR게이트(76)는 신호들(KCOUNT1, KCOUNT2)을 비논리합하여 신호(KK0B)를 발생한다. 인버터(78)는 신호(KKOB)를 반전하여 신호(KK0)를 발생한다. 인버터들(80 - 88), 및 NAND게이트(90)는 신호(KK0B)가 "1"로 천이할 때 "0"로 천이하고, "0"로 천이할 때 "1"로 천이하는 신호를 인버터들(80 - 88)의 지연시간만큼의 펄스폭을 가지는 신호(CB)를 발생한다. 인버터(92)는 신호(CB)를 반전하여 신호(C)를 발생한다.
인버터(12)는 신호(LB0B)를 반전한다. 인버터(10)는 신호(AD_FC0B)를 반전한다. NAND게이트(14)는 인버터들(10, 12)의 출력신호를 비논리곱하여 신호(CINB)를 발생한다.
NOR게이트(16)는 신호들(LB0B, KCOUNT1B)를 비논리합한다. NOR게이트(18)는 NOR게이트(16)의 출력신호와 신호(KCOUNT2)를 비논리합한다. NOR게이트(20)는 NOR게이트(18)의 출력신호와 신호(CARRYB)를 비논리합하여 신호(KK1)를 발생한다. 인버터(22)는 NOR게이트(20)의 출력신호를 반전하여 신호(KK1B)를 발생한다. 셀1(24)은 NAND게이트(14)의 출력신호에 의해서 인에이블되어 신호들(KCOUNT0B, KCOUNT0)에 응답하여 캐리 출력신호(CARRYB)를 초기화하고, 신호들(C, CB)에 응답하여 캐리 출력신호(CARRYB)를 발생한다. 셀2(26)는 최하위 비트 신호(ADFC0B)에 의해서 인에이블되어 신호들(KCOUNT0B, KCOUNT0)에 응답하여 카운터 출력신호(CA0B)를 초기화하고, 신호들(KKi, KKiB)에 응답하여 최하위 비트 카운터 출력신호(CA0B)를 발생한다.
셀2(28)는 최상위 비트 신호(AD_FC0B)에 의해서 인에이블되어 신호들(KCOUNT0B, KCOUNT0)에 응답하여 카운터 출력신호(CA1B)를 초기화하고, 신호들(KKi, KKib)에 응답하여 최상위 비트 카운터 출력신호(CA1B)를 발생한다.
도2는 도1에 나타낸 셀1의 회로도로서, NMOS트랜지스터들(N1, N2, N3, N4, N5, N6), PMOS트랜지스터들(P1, P2, P3, P4, P5, P6), 및 인버터들(100, 102, 104, 106, 108, 110)로 구성되어 있다. PMOS트랜지스터들(P1, P2) 및 NMOS트랜지스터들(N1, N2)의 구성, PMOS트랜지스터들(P3, P4) 및 NMOS트랜지스터들(N3, N4)의 구성, PMOS트랜지스터들(P5, P6) 및 NMOS트랜지스터(N5, N6)의 구성은 각각 클럭드(clocked) CMOS인버터로 구성되어 있다.
신호들(CINB, KCOUNT0B)이 "0"이 되면 PMOS트랜지스터들(P1, P2)가 온되어 "1"의 신호를 출력한다. 반대로, 신호들(CINB, KCOUNT0)가 "1"이 되면 NMOS트랜지스터들(N1, N2)이 온되어 "0"의 신호를 출력한다. 이 신호는 출력단의 인버터들(108, 110)로 구성된 래치에 의해서 반전되어 캐리 출력신호(CARRYB)를 발생한다. 그리고, PMOS트랜지스터(P2) 및 NMOS트랜지스터(N1)의 공통점으로부터 출력되는 신호와 신호(C)가 "0"이면 "1"의 신호를 발생하고, PMOS트랜지스터(P2) 및 NMOS트랜지스터(N1)의 공통점으로부터 출력되는 신호와 신호(CB)가 "1"이면 "0"의 신호를 발생한다. 인버터들(100, 102)로 구성된 래치는 PMOS트랜지스터(P4) 및 NMOS트랜지스터(N3)의 공통점으로부터 출력되는 신호를 래치에 의해서 반전한다. 인버터들(104, 106)은 인버터(102)의 출력신호를 지연한다. 인버터(106)의 출력신 호 및 신호(CB)가 "0"이면 "1"의 신호를 출력하고, 인버터(106)의 출력신호 및 신호(C)가 "1"이면 "0"의 신호를 출력한다.
PMOS트랜지스터(P6) 및 NMOS트랜지스터(N5)의 공통점으로부터 출력되는 신호는 인버터들(108, 110)로 구성된 래치에 의해서 반전되어 캐리 출력신호(CARRYB)를 발생한다.
도3은 도1에 나타낸 셀2의 회로도로서, NMOS트랜지스터들(N7, N8, N9, N10, N11, N12), PMOS트랜지스터들(P7, P8, P9, P10, P11, P12), 및 인버터들(112, 114, 116, 118, 120, 122)로 구성되어 있다.
도3은 도2의 구성과 동일하므로 도2의 설명을 참고로 하기 바란다.
도4는 도1에 나타낸 버스트 카운터의 저주파수에서의 동작을 설명하기 위한 타이밍도로서, 도4를 이용하여 도1에 나타낸 버스트 카운터의 저주파수에서의 동작을 설명하면 다음과 같다.
신호들(AD_FC0B, AD_FC1B)은 버스트가 시작되는 초기 어드레스 신호로서, 실시예에서는 2비트의 어드레스 신호를 입력하여 선형 버스트 어드레스를 발생하는 경우의 동작을 설명하기로 한다.
선형 버스트 모드인 경우에는 신호(LBOB)가 "0"로 천이하고, 인터리브 버스트 모드인 경우에는 "1"로 천이한다. 도3의 타이밍도는 선형 버스트 모드인 경우이므로 신호(LBOB)는 "0"로 고정되어 있다.
먼저, 각각의 신호들의 발생을 간단하게 설명하면 다음과 같다.
상술한 바와 같이, 신호(KCOUNT0)는 신호들(KCOUNT, BURST1)을 논리곱하여 발생되고, 신호(KCOUNT1)는 신호(KCOUNT0)가 "0"로 천이할 때 신호이고, 신호(KCOUNT2)는 신호들(KCOUNT, BURST2)을 논리곱하여 발생되고, 신호(KKOB)는 신호들(KCOUNT1, KCOUNT2)을 비논리합하여 발생되는 펄스신호이고, 신호(C)는 신호(KKOB)가 "1"로 천이할 때 소정의 펄스폭을 가지는 신호이다.
버스트 모드가 설정되고, 반전 입력 어드레스(AD_FC0B, AD_FC1B) "01(CA0CA1)"가 입력되는 경우의 동작을 설명하면 다음과 같다.
첫 번째 사이클(Ⅰ)에서, NAND게이트(14)의 출력신호(CINB)는 "0"이 된다. 그러면, 셀1(24)의 PMOS트랜지스터들(P1, P2)이 온되어 "1"의 신호를 발생하고, 인버터들(108, 110)로 구성된 래치에 저장되고 "0"의 캐리 출력신호(CARRYB)를 발생한다. PMOS트랜지스터들(P1, P2)이 온됨에 의해서 발생된 "1"의 신호는 "1"의 신호(CB)에 응답하여 NMOS트랜지스터들(N3, N4)이 온되어 "0"의 신호를 발생한다. 이와같이 발생된 "0"의 신호는 인버터들(100, 102)로 구성된 래치에 저장되고, 인버터들(104, 106)에 의해서 지연되어 "1"의 신호를 발생한다. 인버터(106)로부터 출력되는 "1"의 신호와 "1"의 신호(C)에 의해서 NMOS트랜지스터들(N5, N6)이 온되어 "0"의 신호를 발생한다. 인버터들(108, 110)로 구성된 래치는 "0"의 신호를 저장하고 반전하여 "1"의 캐리신호(CARRYB)를 발생한다.
그리고, 첫 번째 사이클(Ⅰ)에서 셀2(26)는 "1"의 신호(KCOUNT0)와 "0"의 어드레스 신호(AD_FC0B)에 응답하여 PMOS트랜지스터들(P7, P8)이 온되어 "1"의 신호를 발생한다. 이 신호는 인버터들(120, 122)로 구성된 래치에 저장되고 반전되어 "0"의 반전 어드레스 신호(CA0B)를 발생한다. 인버터(30)는 "0"의 반전 어드레스 신호를 반전하여 "1"의 어드레스 신호(CA0)를 발생한다. 그리고, 셀2(26)는 PMOS트랜지스터들(P7, P8)을 통하여 발생되는 "1"의 신호에 응답하여 NMOS트랜지스터들(N9, N10)이 온되어 "0"의 신호를 발생하고 인버터들(112, 114)로 구성된 래치에 저장되고 반전되어 "1"의 신호를 발생한다. 이 신호는 인버터들(116, 118)에 의해서 지연된다. 그리고, NMOS트랜지스터들(N11, N12)은 "1"의 인버터(118)의 출력신호에 응답하여 온되어 "0"의 신호를 발생한다. 인버터들(120, 122)은 "1"의 신호를 저장하고 반전하여 "1"의 반전 어드레스 신호(CA0B)를 발생한다. 인버터(32)는 "1"의 반전 어드레스 신호(CA0B)를 반전하여 "0"의 신호를 발생한다. 즉, 셀2(26)는 첫 번째 사이클에서 제어신호(KCOUNT0)에 응답하여 최하위 비트 어드레스 신호를 출력하고, 다음 사이클부터는 최하위 비트 어드레스 신호를 반전하면서 발생한다. 예를 들어, 입력되는 최하위 비트 어드레스 신호가 "0"이라면, 두 번째 사이클에서는 "1"을 발생하고, 세 번째 사이클에서는 "0"을 발생하는 방법으로 "0"과 "1"을 교대로 발생한다.
NOR게이트(16)는 "0"의 신호(LB0B)에 응답하여 신호(KCOUNT1B)를 반전하여 "0"의 신호를 출력한다. NOR게이트(18)는 "0"의 신호(KCOUNT1B)와 "0"의 신호(KCOUNT2)에 응답하여 "1"의 신호를 발생한다. NOR게이트(20) 및 인버터(22)는 "1"의 신호와 "0"의 캐리신호(CARRYB)를 비논리합하여 "0"의 신호(KK1)를 발생하고, 인버터(22)는 신호(KK1)를 반전하여 "1"의 신호(KK1B)를 발생한다. 리니어 버스트 모드에서, NOR게이트들(16, 18, 20), 및 인버터(22)의 구성은 캐리신호(CARRYB)가 발생하면 셀2(28)가 최상위 어드레스 신호의 상태를 천이하도 록 하고, 캐리신호(CARRYB)가 발생하지 않으면 셀2(28)가 최상위 어드레스 신호의 상태를 그대로 유지하도록 한다. 즉, 캐리신호(CARRY)가 "0"인 경우에는 최상위 어드레스 신호의 상태를 그대로 유지하고, "1"인 경우에는 최상위 어드레스 신호의 상태를 천이한다. 셀1(26)과 동일하게 동작하여, "1"의 어드레스 신호(AD_FC1B)가 인가되면 "0"의 어드레스 신호(CA1)를 발생하고, 두 번째 사이클로 넘어가기 전에 어드레스 신호(CA1)를 "1"로 천이한다.
두 번째 사이클(Ⅱ)에서, 어드레스 신호는 첫 번째 사이클에서 발생된 어드레스 신호 및 캐리신호(CARRYB)를 유지하고, 세번째 사이클로 넘어가기 전에 "11(CA0CA1)"로 천이하고, 반전 캐리신호(CARRYB)는 "0"으로 된다. 세 번째 사이클(Ⅲ)에서, 두 번째 사이클에서 발생된 어드레스 신호 및 캐리신호를 유지하고, 네 번째 사이클로 넘어가기 전에 어드레스 신호는 "00"으로 천이하고, 반전 캐리신호는 "1"로 된다. 네 번째 사이클(Ⅳ)에서, 세 번째 사이클에서 발생된 어드레스 신호 및 캐리신호를 유지하고, 다섯 번째 사이클로 넘어가기 전에 어드레스 신호는 "10"으로 천이하고, 반전 캐리신호는 "0"로 된다.
다섯 번째 사이클(Ⅴ)부터는 버스트 시작 어드레스 "10"로부터 상승 계수하여 첫 번째 사이클에서 네 번째 사이클까지의 동작을 반복적으로 수행한다.
도5는 도1에 나타낸 버스트 카운터의 고주파수에서의 동작을 설명하기 위한 타이밍도로서, 도5를 이용하여 도1에 나타낸 버스트 카운터의 고주파수에서의 동작을 설명하면 다음과 같다.
도5에서, 클럭신호(XCK)의 발생주기가 짧아져서 고주파수로 동작을 하게 되 면, 발생되는 신호들의 펄스폭이 클럭신호에 비해서 상대적으로 크게 되는데, 이는 버스트 카운터 회로의 안정된 동작을 위하여 이들 신호들의 펄스폭을 줄이는 데는 한계가 있기 때문이다.
도5에 나타낸 신호들의 타이밍과 도4에 나타낸 신호들의 타이밍을 비교하여 볼 때, 첫 번째 사이클(Ⅰ)에서 네 번째 사이클(Ⅳ)까지는 캐리 신호 및 어드레스 신호가 동일하게 도4 및 도5에서 동일하게 발생한다. 즉, 1번의 버스트 동작을 수행할 때까지는 동일한 동작을 수행한다.
그러나, 1번의 버스트 동작을 수행 후에 2번의 버스트 동작으로 넘어가는 경우에, 즉, 도4 및 5에서 네 번째 사이클에서 다섯 번째 사이클로 넘어가는 경우에는 신호들(KCOUNT0, C)의 인에이블 타이밍이 겹쳐지게 되어 도2에 나타낸 셀1의 PMOS트랜지스터들(P1, P2) 또는 NMOS트랜지스터들(N1, N2), 및 PMOS트랜지스터들(P5, P6) 또는 NMOS트랜지스터들(N5, N6)이 동시에 온되어 인버터들(108, 110)로 구성된 래치에 저장되는 데이터사이에 충돌이 발생하게 된다. 즉, 도5에 타이밍도에 나타낸 바와 같이, 캐리신호(CARRYB)가 "1"인지 "0"인지를 구별할 수 없는 상태가 되고, 캐리신호가 다음 어드레스로 천이하기 전에 발생되어야 하는데 뒤늦게 발생되어 여섯 번째 사이클(Ⅵ)에서 "11"로 천이해야 하는데 "10"으로 천이하게 되는 오류가 발생하게 된다.
지금까지, 종래의 버스트 카운터의 고주파수 동작에서의 문제점을 선형 버스트 모드 동작을 예로 들어 설명하였지만, 이와같은 문제는 인터리브 버스트 모드 동작에서도 발생된다.
도6은 본 발명의 버스트 카운터의 회로도로서, 도1에 나타낸 회로에 인버터들(130, 132, 138), NOR게이트(134), 및 NAND게이트(136)를 추가하여 구성되어 있다.
즉, 종래 기술에서 문제되었던 신호들(KCOUNT0, C)의 타이밍이 겹쳐지는 것을 해결하기 위하여 신호(C)가 신호들(KCOUNT0, KCOUNT1)을 트래킹하도록 구성한 것이다.
만일, 신호들(KCOUNT0, KCOUNT1)중의 하나 이상이 "1"인 경우에는 신호(C)의 발생을 디스에이블하기 위하여 NOR게이트(134)는 신호(KCOUNT0)를 인버터들(130, 132)에 의해서 지연한 신호와 신호(KCOUNT1)를 비논리합하여 "0"의 신호를 발생하고, 이때, NAND게이트(136) 및 인버터(138)는 인버터(92)의 출력신호가 "1"이더라도 "0"의 신호(C)를 발생한다. 신호들(KCOUNT0, KCOUNT1)이 모두 "0"인 경우에는 신호(C)의 발생을 인에이블하기 위하여 NOR게이트(134)는 "1"의 신호를 발생하고, NAND게이트(136) 및 인버터(138)는 인버터(92)의 출력신호가 "1"이면 "1"의 신호(C)를 발생한다.
도6의 구성에서, 인버터들(130, 132)에 의해서 신호(KCOUNT0)를 지연한 것은 신호(KCOUNT0)와 신호(KCOUNT1)의 발생사이에 "로우"레벨 구간에서 NOR게이트(134)의 출력신호가 "하이"레벨이 되어 인버터(92)의 출력신호가 신호(C)로 발생되는 것을 방지하기 위한 것이다.
즉, 본 발명의 버스트 카운터는 신호(KCOUNT0)의 상승 천이 시점부터 신호(KCOUNT1)의 하강 천이 시점까지 신호(C)의 발생을 방지함으로써 고주파수 동 작에서 신호(KCOUNT0)와 신호(C)의 인에이블 타이밍이 겹쳐짐에 의한 문제를 해결할 수 있다.
도7은 도6에 나타낸 회로의 고주파수에서의 동작을 설명하기 위한 동작 타이밍도로서, 도5에 나타낸 타이밍도와 비교하여 볼 때, 신호(C)의 발생이 신호들(KCOUNT0, KCOUNT1)의 발생을 트래킹하여 겹쳐지지 않기 때문에 정확한 버스트 어드레스를 발생함을 알 수 있음을 알 수 있다. 도7의 타이밍도는 선형 버스트 모드인 경우의 동작을 나타낸 것이다.
그리고, 타이밍도로 나타내지는 않았지만, 인터리브 버스트 모드인 경우에도 도6의 회로 구성을 가짐으로써 정확한 어드레스를 발생할 수 있다.
따라서, 본 발명의 버스트 카운터는 클럭신호의 주파수가 저주파수이거나 고주파수이거나 상관없이, 버스트 시작 사이클로 전환시, 타이밍도의 네 번째 사이클(Ⅳ)에서 다섯 번째 사이클(Ⅴ)로 전환시에 신호들(KCOUNT0, C)의 인에이블 타이밍이 겹쳐지는 것을 제거함으로써 정확한 버스트 어드레스를 발생할 수 있게 된다.
따라서, 본 발명의 버스트 카운터는 클럭신호의 주파수가 고주파수인 경우에도 버스트 어드레스를 발생할 수 있다.
또한, 본 발명의 버스트 카운터를 고주파수로 동작하는 반도체 메모리 장치 내부에 내장하여 버스트 모드 수행시에 어드레스를 정확하게 발생할 수 있으므로 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 버스트 시작 신호가 인에이블시에 클럭신호에 응답하여 발생되는 내부 클럭신호의 상승 천이에 응답하여 제1버스트 클럭신호를 발생하는 제1버스트 클럭신호 발생부;
    상기 버스트 시작 신호가 인에이블시에 상기 내부 클럭신호의 하강 천이에 응답하여 제2버스트 클럭신호를 발생하는 제2버스트 클럭신호 발생부;
    버스트 지속 신호가 인에이블시에 상기 내부 클럭신호의 하강 천이에 응답하여 제3버스트 클럭신호를 발생하는 제3버스트 클럭신호 발생부;
    상기 제2 또는 제3버스트 클럭신호의 발생에 응답하여 제4버스트 클럭신호를 발생하는 제4버스트 클럭신호 발생부;
    상기 제1, 2버스트 클럭신호의 디스에이블시에 상기 제4버스트 클럭신호의 발생에 응답하여 제5버스트 클럭신호를 발생하는 제5버스트 클럭신호 발생부;
    모드 제어신호에 응답하여 캐리신호가 발생하면 최상위 비트 어드레스의 발생을 제어하기 위한 제어신호를 발생하는 최상위 비트 어드레스 제어신호 발생부;
    상기 모드 제어신호에 응답하여 입력되는 버스트 시작 어드레스의 최하위 비트 어드레스를 입력하여 캐리 입력신호를 발생하기 위한 캐리 입력신호 발생부;
    상기 제1버스트 클럭신호에 응답하여 입력되는 버스트 시작 어드레스의 최하위 비트 어드레스를 출력하고, 상기 제4버스트 클럭신호에 응답하여 상기 최하위 비트 어드레스의 상태를 변환하여 출력하기 위한 제1셀;
    상기 제1버스트 클럭신호에 응답하여 입력되는 버스트 시작 어드레스의 최상위 비트 어드레스를 출력하고, 상기 제어신호에 응답하여 상기 최상위 비트 어드레스의 상태를 변환하여 출력하기 위한 제2셀; 및
    상기 제1버스트 클럭신호에 응답하여 상기 캐리 입력신호를 출력하고, 상기 제5버스트 클럭신호에 응답하여 상기 캐리신호의 상태를 변환하여 출력하기 위한 제3셀을 구비한 것을 특징으로 하는 버스트 카운터.
  2. 제1항에 있어서, 상기 제1셀은
    상기 제1버스트 클럭신호에 응답하여 상기 입력되는 버스트 시작 어드레스의 최하위 비트 어드레스를 반전하여 출력하기 위한 제1인버터;
    상기 제4버스트 클럭신호에 응답하여 상기 제1인버터의 출력신호를 반전하여 출력하기 위한 제2인버터;
    상기 제2인버터의 출력신호를 래치하고 반전하여 출력하기 위한 제1래치;
    상기 제1래치의 출력신호를 지연하기 위한 제1지연수단;
    상기 제4버스트 클럭신호에 응답하여 상기 제1지연수단의 출력신호를 래치하고 반전하여 출력하기 위한 제3인버터;
    상기 제1인버터 또는 상기 제3인버터의 출력신호를 래치하고 반전하기 위한 제2래치; 및
    상기 제2래치의 출력신호를 반전하여 상기 최하위 비트 어드레스를 발생하기 위한 제4인버터를 구비한 것을 특징으로 하는 버스트 카운터.
  3. 제2항에 있어서, 상기 제2셀은
    상기 제1버스트 클럭신호에 응답하여 상기 입력되는 버스트 시작 어드레스의 최상위 비트 어드레스를 반전하여 출력하기 위한 제5인버터;
    상기 제어신호에 응답하여 상기 제5인버터의 출력신호를 반전하여 출력하기 위한 제6인버터;
    상기 제6인버터의 출력신호를 래치하고 반전하여 출력하기 위한 제3래치;
    상기 제3래치의 출력신호를 지연하기 위한 제2지연수단;
    상기 제어신호에 응답하여 상기 제2지연수단의 출력신호를 래치하고 반전하여 출력하기 위한 제7인버터;
    상기 제5인버터 또는 상기 제7인버터의 출력신호를 래치하고 반전하여 상기 최상위 비트 어드레스 신호를 발생하기 위한 제4래치; 및
    상기 제4래치의 출력신호를 반전하여 상기 최상위 비트 어드레스를 발생하기 위한 제8인버터를 구비한 것을 특징으로 하는 버스트 카운터.
  4. 제3항에 있어서, 상기 제3셀은
    상기 제1버스트 클럭신호에 응답하여 상기 최상위 비트 어드레스를 반전하여 출력하기 위한 제9인버터;
    상기 제5버스트 클럭신호에 응답하여 상기 제9인버터의 출력신호를 반전하여 출력하기 위한 제10인버터;
    상기 제10인버터의 출력신호를 래치하고 반전하여 출력하기 위한 제5래치;
    상기 제5래치의 출력신호를 지연하기 위한 제3지연수단;
    상기 제5버스트 클럭신호에 응답하여 상기 제3지연수단의 출력신호를 래치하고 반전하여 출력하기 위한 제11인버터; 및
    상기 제9인버터 또는 상기 제11인버터의 출력신호를 래치하고 반전하여 상기 캐리신호를 발생하기 위한 제6래치를 구비한 것을 특징으로 하는 버스트 카운터.
  5. 제1항에 있어서, 상기 제5버스트 클럭신호 발생수단은
    상기 제4버스트 클럭신호를 반전하고 지연하여 출력하기 위한 지연 및 반전수단;
    상기 제4버스트 클럭신호와 상기 지연 및 반전수단의 출력신호를 논리곱하기 위한 제1논리곱 수단;
    상기 제1버스트 클럭신호를 소정시간 지연한 신호와 상기 제2버스트 클럭신호를 비논리합하기 위한 비논리합 수단; 및
    상기 제1논리곱수단의 출력신호와 상기 비논리합 수단의 출력신호를 논리곱하여 상기 제5버스트 클럭신호를 발생하기 위한 제2논리곱 수단을 구비한 것을 특 징으로 하는 버스트 카운터.
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