KR100455368B1 - 버스트카운터및그캐리발생방법 - Google Patents

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Abstract

본 발명은 버스트 카운터(Burst Counter) 및 그 캐리(carry) 발생 방법에 관한 것이다. 본 발명은 버스트 시작 신호와 버스트 지속 신호가 인에이블(enable)될 때 버스트 모드로 진입하는 버스터 카운터에 있어서, 제1 버스트 클럭 발생부, 제2 내부 클럭 발생부, 캐리 신호 제어부, 셀 제어부 및 제1 셀 내지 제3 셀들을 구비한다. 상기 제1 버스트 클럭 발생부는 상기 버스트 시작 신호와 내부 클럭 신호에 응답하여 제1 버스트 클럭 신호를 발생한다. 상기 제2 내부 클럭 발생부는 상기 버스트 지속 신호와 상기 내부 클럭 신호에 응답하여 제2 내부 클럭 신호를 발생한다. 상기 캐리 신호 제어부는 상기 제1 버스트 클럭 신호와 상기 제2 내부 클럭 신호에 응답하여 캐리 제어 신호를 발생한다. 상기 셀 제어부는 버스트 모드를 선택하는 버스트 모드 신호와 버스트 시작 어드레스 신호와 캐리 신호와 상기 제1 내지 제2 내부 클럭 신호들에 응답하여 제1 셀 내지 제3 셀 제어 신호들을 발생한다. 상기 제1 셀 내지 제3 셀들은 상기 제1 셀 내지 제3 셀 제어 신호들과 상기 버스트 시작 어드레스 신호와 상기 버스트 시작 신호 및 상기 내부 클럭 신호에 응답하여 각각 상기 캐리 신호와 최저 비트 어드레스 신호 및 최고 비트 어드레스 신호를 발생한다. 상기 캐리 신호는 상기 제1 버스트 클럭 신호 또는 상기 제2 내부 클럭 신호가 디세이블(disable)될 때 펄스 신호로 발생하는 것을 반복한다.

Description

버스트 카운터 및 그 캐리 발생 방법{Burst counter and carry generating method thereof}
본 발명은 버스트 카운터 및 그 캐리 발생 방법에 관한 것으로, 특히 온도또는 전원 전압의 변동에 관계없이 안정되게 동작하는 버스트 카운터 및 그 캐리 발생 방법에 관한 것이다.
일반적으로 이전 클럭 사이클에서 버스트 시작 어드레스(Burst Begin Address)를 받아들인 후 다음 클럭 사이클 이전까지 다음 버스트 어드레스를 발생 및 준비하는 버스트 카운터(Burst Counter)에서 인터리브 버스트 모드(Interleave Burst Mode) 또는 리니어 버스트 모드(Linear Burst Mode)에 따라 카운터 내부의 캐리(carry) 신호를 다음 버스트 어드레스의 최저 비트(LSB;Least Significant Bit)보다 미리 세팅(setting)하여 다음 버스트 어드레스의 최고 비트(MSB;Most Significant Bit) 상태를 결정한다. 다음 버스트 어드레스의 최고 비트(MSB) 상태를 결정하기 위해 버스트 시작 신호에 의한 내부 클럭과 버스트 지속 신호에 의한 내부 클럭 사이에 캐리 신호가 위치하도록 한다.
도 1은 종래의 버스트 카운터의 회로도이다. 도 1을 참조하면, 버스트 카운터는 어드레스 신호(AD FCOB)를 반전하는 인버터(3), 외부 제어 신호(LBOB)를 반전하는 인버터(5), 상기 인버터(3)의 출력과 상기 인버터(5)의 출력을 두개의 입력으로 하고 상기 인버터(3)의 출력과 상기 인버터(5)의 출력을 반전논리곱하여 출력 신호(CINB)를 출력하는 낸드 게이트(NAND Gate)(10), 내부 클럭들(KCOUNT1,KCOUNT2)을 반전논리합하는 노아 게이트(NOR Gate)(20), 상기 노아 게이트(20)의 출력 신호(KKOB)를 반전하여 신호(KKO)를 출력하는 인버터(7), 상기 낸드 게이트(10)의 출력과 상기 신호(KKOB)와 상기 신호(KKO)와 내부 클럭 신호(KCOUNTO) 및 내부 클럭 신호(KCOUNTOB)를 입력으로 하는 셀(cell)(200), 상기 셀(200)의 출력을 소정 시간 지연하여 캐리신호(CARRYB)를 출력하는 지연 체인(21), 상기 신호(KK0B)와 상기 신호(KK0)와 상기 어드레스 신호(AD_FC0B)와 상기 내부 클럭 신호(KCOUNT0) 및 상기 내부 클럭 신호(KCOUNT0B)를 입력으로하는 셀(200a), 상기 셀(200a)의 출력을 반전시키는 인버터(23), 상기 내부 클럭 신호(KCOUNT1)의 반전 신호인 내부 클럭 신호(KCOUNTIB)와 상기 외부 제어 신호(LBOB)를 입력으로 하고 상기 내부 클럭 신호(KCOUNTIB)와 상기 외부 제어 신호(LBOB)를 반전논리합하는 노아게이트(30), 상기 노아게이트(30)의 출력 신호(KCOUNT1)와 내부 클럭 신호(KCOUNT2)를 반전논리곱하는 낸드 게이트(40), 상기 낸드 게이트(40)와 상기 캐리 신호(CARRYB)를 반전논리합하여 출력 신호(KK1)를 발생하는 노아 게이트(50), 상기 신호(KK1)를 반전하는 인버터(9), 상기 신호(KK1)와 상기 신호의 반전 신호(KK1B)와 외부 제어 신호(AD_FC1B)와 상기 내부 클럭 신호(KCOUNTO) 및 상기 내부 클럭 신호(KCOUNTOB)를 입력으로 하는 셀(200b), 상기 셀(200b)의 출력을 반전하여 칼럼 어드레스 신호의 최고비트(CA1)를 출력하는 인버터(25), 버스트 시작 신호(BURST1) 및 내부 클럭 신호(KCOUNT)를 반전논리곱하는 낸드게이트(60), 상기 낸드 게이트(60)의 출력을 반전하여 상기 내부 클럭 신호(KCOUNTO)를 출력하는 인버터(13), 상기 내부 클럭 신호(KCOUNT0)를 반전하여 상기 내부 클럭 신호(KCOUNTIB)를 출력하는 인버터(14), 상기 내부 클럭 신호(KCOUNT0)를 소정 시간 지연 및 반전하여 상기 내부 클럭 신호(KCOUNT1B)를 출력하는 인버터 체인(15), 상기 인버터 체인(15)의 출력을 반전하여 상기 내부 클럭 신호(KCOUNT1)를 출력하는 인버터(17), 버스트 지속 신호(BURST2)와 상기 내부 클럭 신호(KCOUNT)를 반전논리곱하는 낸드게이트(70), 및 상기 낸드 게이트(70)의 출력신호를 소정 시간 지연 및 반전하여 상기 내부 클럭 신호(KCOUNT2)를 출력하는 지연 블록(250)을 구비한다. 상기 인버터(13)와, 상기 인버터 체인(15), 및 상기 인버터(17)는 지연 블록(150)을 구성한다.
도 2는 상기 도 1의 셀(200)의 회로도이다. 도 2를 참조하면, 셀은 전원 전압(VCC)에 소오스가 연결되고 신호(CINB)에 게이트가 연결되는 PMOS 트랜지스터(Transistor)(201), 상기 PMOS 트랜지스터(201)의 드레인에 소오스가 연결되고 내부 클럭 신호(KCOUNTiB)에 게이트가 연결된 PMOS 트랜지스터(202), 상기 PMOS 트랜지스터(202)의 드레인에 드레인이 연결되고 내부 클럭 신호(KCOUNTi)에 게이트가 연결된 NMOS 트랜지스터(203), 상기 NMOS 트랜지스터(203)의 소오스에 드레인이 연결되고 상기 신호(CINB)에 게이트가 연결되며 소오스는 접지 전압(Vss)에 연결된 NMOS 트랜지스터(204), 전원 전압(VCC)에 소오스가 연결되고 노드(N1)에 게이트가 연결된 PMOS 트랜지스터(205), 상기 PMOS 트랜지스터(205)의 드레인에 소오스가 연결되고 신호(KKi)에 게이트가 연결된 PMOS 트랜지스터(206), 상기 PMOS 트랜지스터(206)의 드레인에 드레인이 연결되고 신호(KKiB)에 게이트가 연결된 NMOS 트랜지스터(207), 상기 NMOS 트랜지스터(207)의 소오스에 드레인이 연결되고 상기 노드(N1)에 게이트가 연결되며 소오스는 접지 전압(Vss)에 연결된 NMOS 트랜지스터(208), 노드(N2)에 입력단과 출력단이 각각 접속된 인버터들(209,300), 상기 인버터(209)의 출력단과 입력단이 접속된 인버터 체인(301,302), 전원 전압(VCC)에 소오스가 연결되고 노드(N3)에 게이트가 연결된 PMOS 트랜지스터(303), 상기 PMOS 트랜지스터(303)의 드레인에 소오스가 연결되고 상기 신호(KKiB)에 게이트가 연결된 PMOS트랜지스터(304), 상기 PMOS 트랜지스터(304)의 드레인에 드레인이 연결되고 상기 신호(KKi)에 게이트가 연결된 NMOS 트랜지스터(305), 상기 NMOS 트랜지스터(305)의 소오스에 드레인이 연결되고 상기 노드(N3)에 게이트가 연결되며 소오스는 접지 전압(Vss)에 연결된 NMOS 트랜지스터(306), 및 노드(N4)에 입력단 및 출력단이 각각 접속되어 제어 신호(COUNTB)를 출력하는 인버터들(307,308)을 구비한다.
도 3은 리니어 버스트 모드(Linear Burst Mode)에 따른 버스트 어드레스의 상태도이다. 도 3을 참조하면, 리니어 버스트 모드에서 버스트 어드레스 신호는 순차적으로 증가한다.
도 4는 상기 도 1 내지 도 2에 도시된 신호들의 타이밍도이다. 도 3에 도시된 바와 같이, 버스트 시작 신호(BURST1)가 인가되고 소정의 시간이 지연된 후 캐리 신호(CARRYB)는 인에이블되고, 버스트 지속 신호(BURST2)가 인가되고 소정의 시간이 지연된 후 캐리 신호(CARRYB)는 디세이블된다. 외부 클럭 신호(XCK)의 주기(B1)에서 최저 비트 버스트 어드레스 신호(CA0)와 최고 비트 버스트 어드레스 신호(CA1)는 각각 '0','0'이다. 외부 클럭 신호(XCK)의 주기(B2)에서 최저 비트 버스트 어드레스 신호(CA0)와 최고 비트 버스트 어드레스 신호(CA1)는 각각 '1','0'가 된다. 외부 클럭 신호(XCK)의 주기(B3)에서 최저 비트 버스트 어드레스 신호(CA0)와 최고 비트 버스트 어드레스 신호(CA1)는 각각 '0','1'이 되고, 외부 클럭 신호(XCK)의 주기(B4)에서 최저 비트 버스트 어드레스 신호(CA0)와 최고 비트 버스트 어드레스 신호(CA1)는 각각 '1','1'이 된다. 따라서 도 3에 도시된 바와 같은 결과가 나타난다.
고속의 동기식 메모리에서 클럭 싸이클이 짧아짐에 따라 캐리신호(CARRYB)를 제어하기 위해 지연 체인(21)을 사용하게 되면 온도 및 전원전압(Vcc)의 변화에 따라 지연 체인(21)의 지연값이 변하게 되어 캐리 신호(CARRYB)가 버스트 시작 신호(BURST1) 및 버스트 지속 신호(BURST2)를 침범하게 되고, 그로 인하여 최고 비트 버스트 어드레스 신호(CA0)를 틀리게 발생시켜 버스트 모드 페일(Burst Mode Fail)이 발생되는 문제점이 있다.
본 발명의 목적은 버스트 카운터 내부의 버스트 시작 신호의 디세이블을 감지하여 캐리 신호를 세팅시키고 버스터 지속 신호의 디세이블을 감지하여 캐리 신호를 세팅시켜 버스트 시작 신호와 버스트 지속 신호에 따라 자동적으로 트래킹하여 전원 전압 또는 온도 변화에 무관하게 안정된 버스트 어드레스를 발생시키는 버스트 카운터를 제공함에 있다.
본 발명의 다른 목적은 전원 전압 또는 온도 변화에 무관하게 안정된 버스트 어드레스 신호가 발생할 수 있게 해주는 버트스 카운터의 캐리 신호 발생 방법을 제공하는데 있다.
도 1은 종래의 버스트 카운터의 회로도.
도 2는 상기 도 1에 도시된 셀(Cell)의 회로도.
도 3은 리니어 버스트 모드(Linear Burst Mode)에 따른 버스트 어드레스의 상태도.
도 4는 상기 도 1에 도시된 신호들의 타이밍도.
도 5는 본 발명의 바람직한 실시예에 따른 버스트 카운터의 회로도.
도 6은 상기 도 5에 도시된 제1 셀의 회로도.
도 7은 상기 도 5에 도시된 제2 셀과 제3 셀을 설명하는 회로도.
도 8a 내지 도 8b는 각각 리니어 버스트 모드와 인터리브(Interleave) 버스트 모드에 따른 버스트 어드레스의 상태도들.
도 9는 상기 도 5에 도시된 신호들의 타이밍도.
상기 목적을 달성하기 위하여 본 발명은 버스트 시작 신호와 버스트 지속 신호가 인에이블될 때 버스트 모드로 진입하는 버스터 카운터에 있어서, 제1 버스트 클럭 발생부, 제2 내부 클럭 발생부, 캐리 신호 제어부, 셀 제어부 및 제1 셀 내지 제3 셀들을 구비한다.
상기 제1 버스트 클럭 발생부는 상기 버스트 시작 신호와 내부 클럭 신호에 응답하여 제1 버스트 클럭 신호를 발생한다.
상기 제2 내부 클럭 발생부는 상기 버스트 지속 신호와 상기 내부 클럭 신호에 응답하여 제2 내부 클럭 신호를 발생한다.
상기 캐리 신호 제어부는 상기 제1 버스트 클럭 신호와 상기 제2 내부 클럭 신호에 응답하여 캐리 제어 신호를 발생한다.
상기 셀 제어부는 버스트 모드를 선택하는 버스트 모드 신호와 버스트 시작 어드레스 신호와 캐리 신호와 상기 제1 내지 제2 내부 클럭 신호들에 응답하여 제1 셀 내지 제3 셀 제어 신호들을 발생한다.
상기 제1 셀 내지 제3 셀들은 상기 제1 셀 내지 제3 셀 제어 신호들과 상기 버스트 시작 어드레스 신호와 상기 버스트 시작 신호 및 상기 내부 클럭 신호에 응답하여 각각 상기 캐리 신호와 최저 비트 어드레스 신호 및 최고 비트 어드레스 신호를 발생한다.
상기 캐리 신호는 상기 제1 버스트 클럭 신호 또는 상기 제2 내부 클럭 신호가 디세이블될 때 펄스 신호로 발생하는 것을 반복한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 제1 버스트 클럭 신호를 인에이블시키는 단계, 캐리 신호를 인에이블시키는 단계, 제2 내부 클럭 신호를 인에이블시키는 단계, 상기 캐리 신호를 디세이블시키는 단계, 및 상기 캐리 신호를 반복적으로 인에이블 및 디세이블시키는 단계를 포함한다.
상기 제1 버스트 클럭 신호는 인에이블시 버스트 모드가 시작되는 버스트 시작 신호가 인에이블된 상태에서 내부 클럭 신호가 인에이블되었다가 디세이블될 때 인에이블된다.
상기 캐리 신호는 상기 제1 버스트 클럭 신호가 디세이블될 때 인에이블된다.
상기 제2 내부 클럭 신호는 인에이블시 버스트 모드가 지속되는 버스트 지속 신호가 인에이블된 상태에서 상기 내부 클럭 신호가 인에이블되었다가 디세이블될 때 인에이블된다.
상기 버스트 지속 신호가 인에이블된 상태에서 상기 내부 클럭 신호가 인에이블되었다가 디세이블될 때마다 상기 제2 내부 클럭 신호는 발생하고 상기 제2 내부 클럭 신호가 디세이블될 때마다 상기 캐리 신호를 반복적으로 인에이블 및 디세이블시킨다.
상기 본 발명에 의하여 버스트 카운터는 온도 및 전원 전압의 변화에도 영향을 받지않고 안정된 버스트 동작을 수행한다.
이하, 바람직한 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
도 5는 본 발명의 바람직한 실시예에 따른 버스트 카운터의 회로도이다. 도 5에 도시된 번호들 중 도 1과 동일한 번호는 도 1과 동일한 소자를 나타낸다. 도 5를 참조하면, 버스트 카운터(400)는 셀 제어부(401), 제1 셀(403), 제2 셀(405), 제3 셀(407), 버스트 시작 신호 제어부(460), 버스트 지속 신호 제어부(470), 제1 버스트 클럭 발생부(440), 제2 내부 클럭 발생부(445), 캐리 신호 제어부(450), 제1 제어부(480), 및 제2 제어부(490)를 구비한다.
상기 버스트 시작 신호 제어부(460)는 버스트 시작 신호(BURST1)와 내부 클럭 신호(KCOUNT)를 입력으로 하고 제1 제어 신호(KBURST1)를 발생하는 NAND 게이트로 구성된다. 상기 버스트 시작 신호(BURST1)와 상기 내부 클럭 신호(KCOUNT) 중 어느 하나라도 논리 로우(low)이면 상기 제1 제어 신호(KBURST1)는 논리 하이(high)가 되고, 상기 버스트 시작 신호(BURST1)와 상기 내부 클럭 신호(KCOUNT)가 모두 논리 하이이면 상기 제1 제어 신호(KBURST1)는 논리 로우가 된다.
상기 제1 버스트 클럭 발생부(440)는 상기 버스트 시작 신호 제어부(460)의 출력을 입력으로하고, 제1 버스트 클럭 신호(KCOUNT1)와 상기 제1 버스트 클럭 신호의 상보 신호(KCOUNT1B)를 발생한다. 상기 제1 버스트 클럭 발생부(440)는 인버터 체인(416), NAND 게이트(418), 및 인버터(417)를 구비한다.
상기 인버터 체인(416)은 상기 버스트 시작 신호 제어부(460)의 출력을 소정 시간 지연시키고 반전시킨다. 상기 소정 시간은 신호가 5개의 인버터를 통과하는데 걸리는 시간이다.
상기 NAND 게이트(418)는 상기 인버터 체인(416)의 출력과 상기 버스트 시작 신호 제어부(460)의 출력을 입력으로 하고, 상기 제1 버스트 클럭 신호의 상보 신호(KCOUNT1B)를 발생한다. 상기 인버터 체인(416)의 출력과 상기 버스트 시작 신호 제어부(460)의 출력 중 어느 하나라도 논리 로우이면 상기 제1 버스트 클럭 신호의 상보 신호(KCOUNT1B)는 논리 하이가 되고, 인버터 체인(416)의 출력과 상기 버스트 시작 신호 제어부(460)가 모두 논리 하이이면 상기 제1 버스트 클럭 신호의 상보 신호(KCOUNT1B)는 논리 로우가 된다.
상기 인버터(417)는 상기 상기 제1 버스트 클럭 신호의 상보 신호(KCOUNT1B)를 반전시키고, 상기 제1 버스트 클럭 신호(KCOUNT1)를 발생한다.
상기 제1 버스트 클럭 신호(KCOUNT1)는 상기 버스트 시작 신호(BURST1)와 상기 내부 클럭 신호(KCOUNT)가 모두 논리 하이로 인에이블되어 있다가 상기 내부 클럭 신호(KCOUNT)가 논리 로우로 디세이블되면 논리 하이 레벨의 클럭 신호로서 발생된다.
상기 제1 제어부(480)는 인버터들(13,14)을 구비한다.
상기 인버터(13)는 상기 제1 제어 신호(KBURST1)를 반전시키고 제3 내부 클럭 신호(KCOUNT0)를 발생한다.
상기 인버터(14)는 상기 제3 내부 클럭 신호(KCOUNT0)를 반전시키고, 제3 내부 클럭 신호의 상보 신호(KCOUNT0B)를 발생한다.
상기 버스트 지속 신호 제어부(470)는 버스트 지속 신호(BURST2)와 내부 클럭 신호(KCOUNT)를 입력으로 하는 NAND 게이트로 구성된다. 상기 버스트 지속 신호(BURST2)와 상기 내부 클럭 신호(KCOUNT) 중 어느 하나라도 논리 로우이면 상기 버스트 지속 신호 제어부(470)의 출력은 논리 하이가 되고, 상기 버스트 지속 신호(BURST2)와 상기 내부 클럭 신호(KCOUNT)가 모두 논리 하이이면 상기 버스트 지속 신호 제어부(470)의 출력은 논리 로우가 된다.
상기 제2 내부 클럭 발생부(445)는 상기 버스트 지속 신호 제어부(470)의 출력을 입력으로하고, 제2 내부 클럭 신호(KCOUNT2)를 발생한다. 상기 제2 내부 클럭 발생부(445)는 인버터 체인(420), NAND 게이트(428), 및 인버터(427)를 구비한다.
상기 인버터 체인(420)은 상기 버스트 지속 신호 제어부(470)의 출력을 소정시간 지연시키고 반전시킨다. 상기 소정 시간은 신호가 5개의 인버터를 통과하는데 걸리는 시간이다.
상기 NAND 게이트(428)는 상기 인버터 체인(420)의 출력과 상기 버스트 지속 신호 제어부(470)의 출력을 입력으로한다. 상기 인버터 체인(420)의 출력과 상기 버스트 지속 신호 제어부(470)의 출력 중 어느 하나라도 논리 로우이면 상기 NAND 게이트(428)의 출력은 논리 하이가 되고, 인버터 체인(420)의 출력과 상기 버스트 시작 신호 제어부(470)가 모두 논리 하이이면 상기 NAND 게이트(428)의 출력은 논리 로우가 된다.
상기 인버터(427)는 상기 NAND 게이트(428)의 출력을 반전시키고, 상기 제2 내부 클럭 신호(KCOUNT2)를 발생한다.
상기 제2 내부 클럭 신호(KCOUNT2)는 상기 버스트 지속 신호(BURST2)와 상기 내부 클럭 신호(KCOUNT)가 모두 논리 하이로 인에이블되어 있다가 상기 내부 클럭 신호(KCOUNT)가 논리 로우로 디세이블되면 논리 하이 레벨의 클럭 신호로서 발생된다.
상기 제2 제어부(490)는 상기 제1 버스트 클럭 신호(KCOUNT1)와 상기 제2 내부 클럭 신호(KCOUNT2)를 입력으로하고, 제2 제어 신호들(KK0B,KK0)를 발생한다. 상기 제2 제어부(480)는 NOR 게이트(431)와 인버터(433)를 구비한다.
상기 NOR 게이트(431)는 상기 제1 버스트 클럭 신호(KCOUNT1)와 상기 제2 내부 클럭 신호(KCOUNT2)를 입력으로하고, 상기 제2 제어 신호(KK0B)를 발생한다. 상기 제1 버스트 클럭 신호(KCOUNT1)와 상기 제2 내부 클럭 신호(KCOUNT2) 중 어느 하나라도 논리 하이이면 상기 제2 제어 신호(KK0B)는 논리 로우가 되고, 상기 제1 버스트 클럭 신호(KCOUNT1)와 상기 제2 내부 클럭 신호(KCOUNT2)가 모두 논리 로우이면 상기 제2 제어 신호(KK0B)는 논리 하이가 된다.
상기 인버터(433)는 상기 제2 제어 신호(KK0B)를 반전시키고, 상기 제어 신호(KK0)를 발생한다.
상기 캐리 신호 제어부(450)는 상기 제2 제어 신호(KK0B)를 입력으로하고, 캐리 제어 신호(C)와 상기 캐리 제어 신호의 상보 신호(CB)를 발생한다. 상기 캐리 신호 제어부(450)는 인버터 체인(422), NAND 게이트(421), 및 인버터(429)를 구비한다.
상기 인버터 체인(422)은 상기 제2 제어 신호(KK0B)를 소정 시간 지연시키고 반전시킨다. 상기 소정 시간은 신호가 5개의 인버터를 통과하는데 걸리는 시간이다.
상기 NAND 게이트(421)는 상기 인버터 체인(422)의 출력과 상기 제2 제어 신호(KK0B)를 입력으로 하고, 상기 캐리 제어 신호의 상보 신호(CB)를 발생한다. 상기 인버터 체인(422)의 출력과 상기 제2 제어 신호(KK0B) 중 어느 하나라도 논리 로우이면 상기 캐리 제어 신호의 상보 신호(CB)는 논리 하이가 되고, 인버터 체인(422)의 출력과 상기 제2 제어 신호(KK0B)가 모두 논리 하이이면 상기 캐리 제어 신호의 상보 신호(CB)는 논리 로우가 된다.
상기 인버터(429)는 상기 상기 캐리 제어 신호의 상보 신호(CB)를 반전시키고, 상기 제2 캐리 제어 신호(C)를 발생한다.
상기 캐리 신호 제어부(450)는 상기 제2 제어 신호(KK0B)가 논리 로우에서 논리 하이로 바뀌면 논리 하이 레벨의 캐리 제어 신호(C)를 발생한다.
상기 셀 제어부(401)는 버스트 모드를 선택하는 버스트 모드 신호(LB0B), 버스트 시작 어드레스 중 하위 어드레스를 나타내는 하위 버스트 시작 어드레스 신호(AD_FC0B), 캐리 신호(CARRYB), 상기 제2 내부 클럭 제어 신호(KCOUNT2), 및 상기 제1 버스트 클럭 신호의 상보 신호(KCOUNT1B)를 입력으로하고, 제1 셀 제어 신호들(CINB)와 제3 셀 제어 신호들(KK1,KK1B)을 발생한다. 상기 셀 제어부(401)는 NAND 게이트들(10,40), NOR 게이트들(30,50), 인버터들(3,5,9)을 구비한다.
상기 인버터(3)는 상기 하위 버스트 시작 어드레스 신호(AD_FC0B)를 반전시킨다.
상기 인버터(5)는 상기 버스트 모드 신호(LB0B)를 반전시킨다.
상기 NAND 게이트(10)는 상기 인버터들(3,5)의 출력들을 입력으로하고, 상기 제1 셀 제어 신호(CINB)를 발생한다. 상기 인버터(3)의 출력과 상기 인버터(5)의 출력 중 어느 하나라도 논리 로우이면 상기 제어 신호(CINB)는 논리 하이가 되고, 상기 인버터(3)의 출력과 상기 인버터(5)의 출력이 모두 논리 하이이면 상기 제어 신호(CINB)는 논리 로우가 된다.
상기 NOR 게이트(30)는 상기 버스트 모드 신호(LB0B)와 상기 제1 버스트 클럭 신호의 상보 신호(KCOUNT1B)를 입력으로 한다. 상기 버스트 모드 신호(LB0B)와 상기 제1 버스트 클럭 신호의 상보 신호(KCOUNT1B) 중 어느 하나라도 논리 하이이면 상기 NOR 게이트(30)의 출력은 논리 로우가 되고, 상기 버스트 모드 신호(LB0B)와 상기 제1 버스트 클럭 신호의 상보 신호(KCOUNT1B)가 모두 논리 로우이면 상기 NOR 게이트(30)의 출력은 논리 하이가 된다.
상기 NAND 게이트(40)는 상기 NOR 게이트(30)의 출력과 상기 제2 내부 클럭 신호(KCOUNT2)를 입력으로한다. 상기 NOR 게이트(30)의 출력과 상기 제2 내부 클럭 신호(KCOUNT2) 중 어느 하나라도 논리 로우이면 상기 NAND 게이트(40)의 출력은 논리 하이가 되고, 상기 NOR 게이트(30)의 출력과 상기 제2 내부 클럭 신호(KCOUNT2)가 모두 논리 하이이면 상기 NAND 게이트(40)의 출력은 논리 로우가 된다.
상기 NOR 게이트(50)는 상기 NAND 게이트(40)의 출력과 상기 캐리 신호(CARRYB)를 입력으로 하고, 상기 제3 셀 제어 신호(KK1)를 발생한다. 상기 NAND 게이트(40)의 출력과 상기 캐리 신호(CARRYB) 중 어느 하나라도 논리 하이이면 상기 제3 셀 제어 신호(KK1)는 논리 로우가 되고, 상기 NAND 게이트(40)의 출력과 상기 캐리 신호(CARRYB)가 모두 논리 로우이면 상기 제3 셀 제어 신호(KK1)는 논리 하이가 된다.
상기 인버터(9)는 상기 제3 셀 제어 신호(KK1)를 반전시키고, 상기 제3 셀 제어 신호(KK1B)를 발생한다.
상기 제1 셀(403)은 상기 캐리 제어 신호(C), 상기 캐리 제어 신호의 상보 신호(CB), 상기 제1 셀 제어 신호(CINB), 상기 제3 내부 클럭 신호(KCOUNT0), 및 상기 제3 내부 클럭 신호의 상보 신호(KCOUNT0B)를 입력으로하고, 상기 캐리 신호(CARRYB)를 발생한다.
상기 제2 셀(405)은 상기 제2 제어 신호들(KK0,KK0B), 상기 하위 버스트 시작 어드레스 신호(AD_FC0B), 상기 제3 내부 클럭 신호(KCOUNT0), 및 상기 제3 내부 클럭 신호의 상보 신호(KCOUNT0B)를 입력으로하고, 인버터(23)를 통하여 최저 비트 어드레스 신호(CA0)를 발생한다.
상기 제3 셀(407)은 상기 제3 셀 제어 신호들(KK1,KK1B), 상기 버스트 시작 어드레스 중 상위 버스트 시작 어드레스 신호(AD_FC1B), 상기 제3 내부 클럭 신호(KCOUNT0), 및 상기 제3 내부 클럭 신호의 상보 신호(KCOUNT0B)를 입력으로하고, 인버터(25)를 통하여 최고 비트 어드레스 신호(CA1)를 발생한다.
상기 셀 제어부(401)에서, 상기 제어 신호(LB0B)가 논리 로우이면 상기 버스트 카운터(400)는 리니어 버스트 모드로 진입하고, 상기 제어 신호(LB0B)가 논리 하이이면 상기 카운터(400)는 인터리브 버스트 모드로 진입한다.
상기 버스트 카운터(400)가 리니어 버스트 모드로 진입하면, 즉, 상기 제어 신호(LB0B)가 논리 로우이면, 상기 인버터(5)의 출력은 논리 하이가 되므로 상기 제3 셀 제어 신호(CINB)는 상기 하위 버스트 시작 어드레스 신호(AD_FC0B)에 의해 그 논리 레벨이 결정된다. 또, 상기 제어 신호(LB0B)가 논리 로우이면, 상기 NOR 게이트(30)의 출력은 상기 제1 버스트 클럭 신호의 상보 신호(KCOUNT1B)에 의해 결정된다. 리니어 버스트 모드시 상기 최저 비트 어드레스 신호(CA0)와 상기 최고 비트 어드레스 신호(CA1)의 상태가 도 8b에 도시되어있다.
반대로, 상기 버스트 카운터(400)가 인터리브 버스트 모드로 진입하면, 즉 상기 제어 신호(LB0B)가 논리 하이로 되면, 상기 인버터(5)의 출력은 논리 로우로되어 상기 제1 셀 제어 신호(CINB)는 상기 하위 버스트 시작 어드레스 신호(AD_FC0B)에 관계없이 항상 논리 하이로 된다. 또, 상기 제어 신호(LB0B)가 논리 하이가 되면 상기 NOR 게이트(30)의 출력은 항상 논리 로우로 된다. 상기 NOR 게이트(30)의 출력이 논리 로우이면 상기 NAND 게이트(40)의 출력은 상기 제2 내부 클럭 신호(KCOUNT2)에 관계없이 항상 논리 하이로 된다. 상기 NAND 게이트(40)의 출력이 논리 하이이면, 상기 NOR 게이트(50)의 출력, 즉 상기 제어 신호(KK1)은 상기 캐리 신호(CARRYB)에 관계없이 항상 논리 로우로 되고, 상기 제3 셀 제어 신호(KK1B)는 항상 논리 하이가 된다. 이와 같이 인터리브 버스트 모드가 되면 상기 제어 신호(KK1)는 항상 논리 로우이다. 인터리브 버스트 모드시 상기 최저 비트 어드레스 신호(CA0)와 상기 최고 비트 어드레스 신호(CA1)의 상태가 도 8b에 도시되어있다.
도 6은 상기 도 5에 도시된 제1 셀의 회로도이다. 상기 도 6을 참조하면, 제1 셀(403)은 전원 전압(Vcc)에 소오스가 연결되고 상기 제1 셀 제어 신호(CINB))에 게이트가 연결되는 제1 PMOS 트랜지스터(601), 상기 제1 PMOS 트랜지스터(601)의 드레인에 소오스가 연결되고 상기 버스트 시작 신호(BURST1)와 상기 내부 클럭 신호(KCOUNT)를 반전논리곱함으로써 생성되는 신호(KCOUNT0B)에 게이트가 연결되는 제2 PMOS 트랜지스터(602), 상기 제2 PMOS 트랜지스터(602)의 드레인에 드레인이 연결되고 상기 버스트 시작 신호(BURST1)와 상기 내부 클럭 신호(KCOUNT)를 논리곱함으로써 생성되는 신호(KCOUNT0)에 게이트가 연결되는 제1 NMOS 트랜지스터(611), 상기 제1 NMOS 트랜지스터(611)의 소오스에 드레인이 연결되고 상기 제1 셀 제어신호(CINB)에 게이트가 연결되며 소오스는 접지 전압(Vss)에 연결되는 제2 NMOS 트랜지스터(612), 상기 전원 전압(Vcc)에 소오스가 연결되고 상기 제2 PMOS 트랜지스터(602)의 드레인에 게이트가 연결되는 제3 PMOS 트랜지스터(603), 상기 제3 PMOS 트랜지스터(603)의 드레인에 소오스가 연결되고 상기 캐리 제어 신호(C)에 게이트가 연결되는 제4 PMOS 트랜지스터(604), 상기 제4 PMOS 트랜지스터(604)의 드레인에 드레인이 연결되고 상기 캐리 제어 신호의 상보 신호(CB)에 게이트가 연결되는 제3 NMOS 트랜지스터(613), 상기 제3 NMOS 트랜지스터(613)의 소오스에 드레인이 연결되고 상기 제3 PMOS 트랜지스터(603)의 게이트에 게이트가 연결되며 소오스는 접지 전압(Vss)에 연결되는 제4 NMOS 트랜지스터(614), 상기 제4 PMOS 트랜지스터(604)의 드레인에 연결되는 래취(621), 상기 래취(621)에 연결되는 인버터 체인(631), 상기 전원 전압(Vcc)에 소오스가 연결되고 상기 인버터 체인(631)에 게이트가 연결되는 제5 PMOS 트랜지스터(605), 상기 제5 PMOS 트랜지스터(605)의 드레인에 소오스가 연결되고 상기 캐리 제어 신호의 상보 신호(CB)에 게이트가 연결되는 제6 PMOS 트랜지스터(606), 상기 제6 PMOS 트랜지스터(606)의 드레인에 드레인이 연결되고 상기 캐리 제어 신호(C)에 게이트가 연결되는 제5 NMOS 트랜지스터(615), 상기 제5 NMOS 트랜지스터(615)의 소오스에 드레인이 연결되고 상기 인버터 체인(631)에 게이트가 연결되며 소오스는 접지 전압(Vss)에 연결되는 제6 NMOS 트랜지스터(616) 및 상기 제6 PMOS 트랜지스터(616)의 드레인과 상기 제2 PMOS 트랜지스터(602)의 드레인에 공통으로 연결되고 상기 캐리 신호(CARRYB)를 발생하는 다른 래취(622)를 구비한다.
도 7은 상기 도 5에 도시된 제2 내지 제3 셀들(405,407)을 설명하는 회로도이다. 상기 도 7을 참조하면, 제2 내지 제3 셀들(405,407)은 전원 전압(Vcc)에 소오스가 연결되고 상기 버스트 시작 어드레스 신호(AD_FCiB)(i=0,1)에 게이트가 연결되는 제1 PMOS 트랜지스터(701), 상기 제1 PMOS 트랜지스터(701)의 드레인에 소오스가 연결되고 상기 버스트 시작 신호(BURST1)와 상기 내부 클럭 신호(KCOUNT)를 반전논리곱함으로써 생성되는 신호(KCOUNT0B)에 게이트가 연결되는 제2 PMOS 트랜지스터(702), 상기 제2 PMOS 트랜지스터(702)의 드레인에 드레인이 연결되고 상기 버스트 시작 신호(BURST1)와 상기 내부 클럭 신호(KCOUNT)를 논리곱함으로써 생성되는 신호(KCOUNT0)에 게이트가 연결되는 제1 NMOS 트랜지스터(711), 상기 제1 NMOS 트랜지스터(711)의 소오스에 드레인이 연결되고 상기 버스트 시작 어드레스 신호(AD_FCiB)(i=0,1)에 게이트가 연결되며 소오스는 접지 전압(Vss)에 연결되는 제2 NMOS 트랜지스터(712), 상기 전원 전압(Vcc)에 소오스가 연결되고 상기 제2 PMOS 트랜지스터(702)의 드레인에 게이트가 연결되는 제3 PMOS 트랜지스터(703), 상기 제3 PMOS 트랜지스터(703)의 드레인에 소오스가 연결되고 상기 제2 제어 신호(KK0)에 게이트가 연결되는 제4 PMOS 트랜지스터(704), 상기 제4 PMOS 트랜지스터(704)의 드레인에 드레인이 연결되고 상기 제2 제어 신호(KK0B)에 게이트가 연결되는 제3 NMOS 트랜지스터(713), 상기 제3 NMOS 트랜지스터(713)의 소오스에 드레인이 연결되고 상기 제3 PMOS 트랜지스터(703)의 게이트에 게이트가 연결되며 소오스는 접지 전압(Vss)에 연결되는 제4 NMOS 트랜지스터(714), 상기 제4 PMOS 트랜지스터(704)의 드레인에 연결되는 래취(721), 상기 래취(721)에 연결되는 인버터 체인(731), 상기 전원 전압(Vcc)에 소오스가 연결되고 상기 인버터 체인(731)에 게이트가 연결되는 제5 PMOS 트랜지스터(705), 상기 제5 PMOS 트랜지스터(705)의 드레인에 소오스가 연결되고 상기 제2 제어 신호(KK0)에 게이트가 연결되는 제6 PMOS 트랜지스터(706), 상기 제6 PMOS 트랜지스터(706)의 드레인에 드레인이 연결되고 상기 제2 제어 신호(KK0B)에 게이트가 연결되는 제5 NMOS 트랜지스터(715), 상기 제5 NMOS 트랜지스터(715)의 소오스에 드레인이 연결되고 상기 인버터 체인(731)에 게이트가 연결되며 소오스는 접지 전압(Vss)에 연결되는 제6 NMOS 트랜지스터(716), 및 상기 제6 PMOS 트랜지스터(706)의 드레인과 상기 제2 PMOS 트랜지스터(702)의 드레인에 공통으로 연결되고 상기 비트 어드레스 신호(CAi)(i=0,1)를 발생하는 다른 래취(722)를 구비한다.
도 9는 상기 도 5에 도시된 신호들의 타이밍도이다. 도 9에서 외부 클럭 신호(XCK)가 논리 하이로 인에이블되면, 상기 내부 클럭 신호(KCOUNT)가 논리 하이로 인에이블된다. 상기 내부 클럭 신호(KCOUNT)와 상기 버스트 시작 신호(BURST1)가 모두 논리 하이로 인에이블되면, 상기 제3 내부 클럭 신호(KCOUNT0)가 논리 하이로 인에이블된다. 상기 버스트 시작 신호(BURST1)가 인에이블된 상태에서 상기 내부 클럭 신호(KCOUNT)가 논리 로우로 디세이블되면, 상기 제1 버스트 클럭 신호(KCOUNT1)가 논리 하이로 인에이블된다. 상기 제1 버스트 클럭 신호(KCOUNT1)가 인에이블되면 상기 제2 제어 신호(KK0B)가 논리 하이에서 논리 로우로 인에이블된다. 다음에 상기 제1 버스트 클럭 신호(KCOUNT1)가 논리 로우로 디세이블되면, 상기 제2 제어 신호(KK0B)가 논리 하이로 디세이블되고, 그로 인하여 상기 캐리 제어 신호(C)가 논리 하이로 인에이블된다. 상기 캐리 신호(C)가 인에이블되면, 상기 캐리 신호(CARRYB)가 논리 하이로 인에이블된다.
다음에 상기 버스트 지속 신호(BURST2)가 논리 하이로 된 상태에서 상기 내부 클럭 신호(KCOUNT)가 논리 하이로 되었다가 논리 로우로 디세이블되면, 상기 제2 내부 클럭 신호(KCOUNT2)가 논리 하이로 인에이블된다. 상기 제2 내부 클럭 신호(KCOUNT2)가 논리 하이로 인에이블될 때, 상기 제2 제어 신호(KK0B)는 논리 로우로 인에이블된다. 상기 제2 내부 클럭 신호(KCOUNT2)가 논리 하이에서 논리 로우로 디세이블되면, 상기 제2 제어 신호(KK0B)는 논리 로우에서 논리 하이로 디세이블되고, 그로 인하여 상기 캐리 제어 신호(C)는 논리 하이로 인에이블된다. 상기 캐리 제어 신호(C)가 인에이블됨에 따라 상기 캐리 신호(CARRYB)는 논리 하이에서 논리 로우로 디세이블된다.
그러다가, 상기 버스트 지속 신호(BURST2)가 논리 하이인 상태에서 상기 내부 클럭 신호(KCOUNT)가 인에이블되었다가 디세이블되면, 상기 제2 내부 클럭 신호(KCOUNT2)는 다시 인에이블된다. 상기 제2 내부 클럭 신호(KCOUNT2)가 인에이블되면, 상기 제2 제어 신호(KK0B)도 다시 인에이블된다. 상기 제2 내부 클럭 신호(KCOUNT2)가 인에이블되었다가 디세이블되면, 상기 제2 제어 신호(KK0B)도 다시 디세이블된다. 상기 제2 제어 신호(KK0B)가 디세이블되면, 상기 캐리 제어 신호(C)는 인에이블되고, 상기 캐리 제어 신호(C)가 인에이블되면, 상기 캐리 신호(CARRYB)는 다시 인에이블된다.
도 9를 참조하여 상기 도 5에 도시된 버스트 카운터(400)의 동작을 설명하기로 한다. 상기 내부 클럭 신호(KCOUNT)는 상기 외부 클럭 신호(XCK)에 의해 발생한다. 즉, 상기 외부 클럭 신호(XCK)가 인에이블되면 상기 내부 클럭 신호(KCOUNT)도 인에이블되고, 상기 외부 클럭 신호(XCK)가 디세이블되면 상기 내부 클럭 신호(KCOUNT)도 디세이블된다. 따라서 상기 외부 클럭 신호(XCK)와 상기 내부 클럭 신호(KCOUNT)는 동일한 주기를 갖는다.
버스트 모드로 진입하기 위해서는 먼저 버스트 시작 신호(BURST1)가 논리 하이로 인에이블되어야한다. 외부 클럭 신호(XCK)의 첫 번째 주기(A)동안에 상기 버스트 시작 신호(BURST1)가 논리 하이로 된다. 버스트 시작 신호(BURST1)가 논리 하이인 동안에 상기 내부 클럭 신호(KCOUNT)가 논리 하이로 인에이블되었다가 논리 로우로 디세이블되면, 상기 제1 버스트 클럭 발생부(440)로부터 제1 버스트 클럭 신호(KCOUNT1)가 발생한다. 즉, 제1 버스트 클럭 신호(KCOUNT1)는 논리 하이 레벨의 펄스로 나타난다. 상기 제1 버스트 클럭 신호(KCOUNT1)가 논리 하이로 인에이블되면, 상기 제2 제어부(490)로부터 논리 로우 레벨의 제2 제어 신호(KK0B)가 발생한다. 그러다가 상기 제1 버스트 클럭 신호(KCOUNT1)가 논리 로우로 디세이블되면, 상기 제2 제어 신호(KK0B)는 다시 논리 하이로 디세이블된다. 상기 제2 제어 신호(KK0B)가 논리 로우에서 논리 하이로 디세이블됨에 따라 상기 캐리 신호 발생부(450)로부터 논리 하이 레벨의 캐리 제어 신호(C)가 발생한다. 상기 캐리 제어 신호(C)가 인에이블됨에 따라 상기 제1 셀(403)로부터 논리 하이의 캐리 신호(CARRYB)가 발생한다.
외부 클럭 신호(XCK)의 두 번째 주기(B1)동안에 버스트 지속 신호(BURST2)가 논리 하이로 인에이블된다. 버스트 지속 신호(BURST2)가 논리 하이인 동안에 상기 내부 클럭 신호(KCOUNT)가 논리 하이로 인에이블되었다가 논리 로우로 디세이블되면, 상기 제2 내부 클럭 발생부(445)로부터 논리 하이 레벨의 상기 제2 내부 클럭 신호(KCOUNT2)가 발생한다. 상기 제2 내부 클럭 신호(KCOUNT2)가 인에이블되면, 상기 제2 제어부(490)로부터 논리 로우 레벨의 제2 제어 신호(KK0B)가 발생한다. 그러다가 상기 제2 내부 클럭 신호(KCOUNT2)가 논리 로우로 디세이블되면, 상기 제2 제어 신호(KK0B)는 다시 논리 하이로 디세이블된다. 상기 제2 제어 신호(KK0B)가 논리 로우에서 논리 하이로 디세이블됨에 따라 상기 캐리 신호 제어부(45)로부터 논리 하이의 캐리 제어 신호(C)가 발생한다. 상기 캐리 제어 신호(C)가 논리 하이로 인에이블됨에 따라 상기 제1 셀(403)로부터 논리 로우의 상기 캐리 신호(CARRYB)가 발생한다.
상기 버스트 지속 신호(BURST2)는 버스트 모드가 진행되는동안에는 계속 논리 하이 레벨로 인에이블되어있다. 따라서 외부 클럭 신호(XCK)의 세 번째 주기(B2) 동안에 상기 내부 클럭 신호(KCOUNT)가 논리 하이로 되었다가 논리 로우로 디세이블되면, 상기 제2 내부 클럭 발생부(445)로부터 논리 하이 레벨의 제2 내부 클럭 신호(KCOUNT2)가 발생한다. 제2 내부 클럭 신호(KCOUNT2)가 인에이블되면, 상기 제2 제어부(490)로부터 논리 로우의 제2 제어 신호(KK0B)가 발생한다. 상기 제2 제어 신호(KK0B)가 논리 로우로 인에이블되면, 상기 캐리 신호 발생부(450)로부터 논리 하이 레벨의 캐리 제어 신호(C)가 발생하고, 그에 따라 상기 제1 셀(403)로부터 논리 하이의 캐리 신호(CARRYB)가 발생한다.
그리고 상기 외부 클럭 신호(XCK)의 네 번째 주기(B3)동안에 상기 내부 클럭 신호(KCOUNT)가 논리 하이로 되었다가 논리 로우로 디세이블되면, 상기 제2 내부 클럭 발생부(445)로부터 논리 하이 레벨의 제2 내부 클럭 신호(KCOUNT2)가 발생한다. 상기 제2 내부 클럭 신호(KCOUNT2)가 논리 하이로 인에이블되면, 상기 제2 제어부(490)로부터 논리 로우 레벨의 제2 제어 신호(KK0B)가 발생하고, 상기 제2 제어 신호(KK0B)가 논리 로우로 인에이블되면, 상기 캐리 신호 발생부(450)로부터 논리 하이 레벨의 캐리 제어 신호(C)가 발생한다. 따라서 상기 제1 셀(403)로부터 논리 로우의 캐리 신호(CARRYB)가 발생한다.
이와같이 상기 버스트 지속 신호(BURST2)가 인에이블되어있는 동안에는 상기 캐리 신호(CARRYB)는 상기 내부 클럭 신호(KCOUNT)의 디세이블 동작에 의해 인에이블 및 디세이블 동작을 반복한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따른 버스트 카운터(400)는 버스트 시작 신호(BURST1)에 의해 발생되는 제1 버스트 클럭 신호(KCOUNT1)와 버스트 지속 신호(BURST2)에 의해 발생되는 제2 내부 클럭 신호(KCOUNT2)가 디세이블되는 것을 감지하여 캐리 신호(CARRYB)를 발생한다. 즉, 종래의 지연 체인(21)을 사용하지않는다. 따라서, 본 발명의 버스트 카운터(400)는 온도 또는 전원 전압(Vcc)의 변화에 영향을 받지않게 되어 안정된 버스트 동작을 수행한다. 또한, 본 발명의 버스트 카운터(400)는 온도 또는 전원 전압(Vcc)의 변화에 영향을 받지않게되므로 클럭 신호의 주기가 짧아지더라도 안정된 버스트 동작을 수행할 수가 있다.

Claims (15)

  1. 인에이블시 버스트 모드가 시작되는 버스트 시작 신호와 내부 클럭 신호에 응답하여 제1 버스트 클럭 신호를 발생하는 제1 버스트 클럭 발생부;
    인에이블시 버스트 모드가 지속되는 버스트 지속 신호와 상기 내부 클럭 신호에 응답하여 제2 내부 클럭 신호를 발생하는 제2 내부 클럭 발생부;
    상기 제1 버스트 클럭 신호와 상기 제2 내부 클럭 신호에 응답하여 캐리 제어 신호를 발생하는 캐리 신호 제어부;
    버스트 모드를 선택하는 버스트 모드 신호와 버스트 시작 어드레스 신호와 캐리 신호와 상기 제1 내지 제2 내부 클럭 신호들에 응답하여 제1 셀 내지 제3 셀 제어 신호들을 발생하는 셀 제어부;
    상기 제1 셀 제어 신호, 상기 캐리 제어 신호, 상기 캐리 제어 신호의 상보 신호, 상기 버스트 시작 신호, 및 상기 내부 클럭 신호에 응답하여 상기 캐리 신호를 발생하는 제1 셀;
    상기 제1 내지 제2 내부 클럭 신호들, 상기 버스트 시작 어드레스 신호 중 하위 버스트 시작 어드레스 신호, 상기 버스트 시작 신호, 및 상기 내부 클럭 신호에 응답하여 최저 비트 버스트 어드레스 신호를 발생하는 제2 셀; 및
    상기 제3 셀 제어 신호들, 상기 버스트 시작 어드레스 신호 중 상위 버스트시작 어드레스 신호, 상기 버스트 시작 신호, 및 상기 내부 클럭 신호에 응답하여 최고 비트 버스트 어드레스 신호를 발생하는 제3 셀을 구비하고,
    상기 캐리 신호는 상기 제1 버스트 클럭 신호가 디세이블되면 인에이블된 후 상기 제2 내부 클럭 신호가 디세이블될 때마다 디세이블되고 인에이블되는 것을 반복하는 것을 특징으로하는 버스트 카운터.
  2. 제 1 항에 있어서, 상기 제1 버스트 클럭 발생부는
    상기 버스트 시작 신호와 상기 내부 클럭 신호에 응답하여 제1 제어 신호를 발생하는 버스트 시작 신호 제어부;
    상기 제1 제어 신호를 소정 시간 지연 및 반전시키는 인버터 체인;
    상기 인버터 체인의 출력과 상기 제1 제어 신호를 입력으로하고 상기 제1 버스트 클럭 신호의 상보 신호를 발생하는 NAND 게이트; 및
    상기 NAND 게이트의 출력을 반전시켜서 상기 제1 버스트 클럭 신호를 발생하는 인버터를 구비하는 것을 특징으로하는 버스트 카운터.
  3. 제 2 항에 있어서, 상기 버스트 시작 신호 제어부는 NAND 게이트인 것을 특징으로하는 버스트 카운터.
  4. 제 1 항에 있어서, 상기 제2 내부 클럭 발생부는
    상기 버스트 지속 신호와 상기 내부 클럭 신호 중 어느 하나라도 논리 로우이면 그 출력은 논리 하이가 되고, 상기 버스트 지속 신호와 상기 내부 클럭 신호가 모두 논리 하이이면 그 출력은 논리 로우가 되는 버스트 지속 신호 제어부;
    상기 버스트 지속 신호 제어부의 출력을 소정 시간 지연 및 반전시키는 인버터 체인;
    상기 버스트 지속 신호 제어부의 출력과 상기 인버터 체인의 출력을 입력으로 갖는 NAND 게이트; 및
    상기 NAND 게이트의 출력을 반전시켜서 상기 제2 내부 클럭 신호를 발생하는 인버터를 구비하는 것을 특징으로하는 버스트 카운터.
  5. 제 4 항에 있어서, 상기 버스트 지속 신호 제어부는 NAND 게이트인 것을 특징으로하는 버스트 카운터.
  6. 제 1 항에 있어서, 상기 제1 버스트 클럭 발생부와 상기 제2 내부 클럭 발생부의 출력단에
    상기 제1 버스트 클럭 신호와 상기 제2 내부 클럭 신호 중 어느 하나라도 논리 하이이면 논리 로우가 되고 상기 제1 버스트 클럭 신호와 상기 제2 내부 클럭 신호가 모두 논리 로우이면 논리 하이가 되는 제2 제어 신호 및 상기 제2 제어 신호의 상보 신호를 발생하는 제2 제어부를 더 구비하는 것을 특징으로하는 버스트 카운터.
  7. 제 6 항에 있어서, 상기 제2 제어부는
    상기 제1 버스트 클럭 신호와 상기 제2 내부 클럭 신호를 입력으로하고 상기 제2 제어 신호를 발생하는 노아 게이트; 및
    상기 NOR 게이트에 연결되고 상기 제2 제어 신호를 반전시켜서 상기 제2 제어 신호의 상보 신호를 발생하는 인버터를 구비하는 것을 특징으로하는 버스트 카운터.
  8. 제 6 항에 있어서, 상기 캐리 신호 제어부는
    상기 제2 제어 신호를 소정 시간 지연 및 반전시키는 인버터 체인;
    상기 인버터 체인의 출력과 상기 제2 제어 신호를 입력으로 가지고 상기 캐리 제어 신호의 상보 신호를 발생하는 NAND 게이트; 및
    상기 NAND 게이트의 출력을 반전시켜서 상기 캐리 신호를 발생하는 인버터를 구비하는 것을 특징으로하는 버스트 카운터.
  9. 제 1 항에 있어서, 상기 셀 제어부는
    상기 버스트 모드 신호를 반전시키는 제1 인버터;
    상기 버스트 시작 어드레스 신호를 반전시키는 제2 인버터;
    상기 제1 인버터의 출력과 상기 제2 인버터의 출력을 입력으로 가지고 상기 제1 셀 제어 신호를 발생하는 NAND 게이트;
    상기 버스트 모드 신호와 상기 제1 버스트 클럭 신호의 상보 신호를 반전논리합하는 NOR 게이트;
    상기 NOR 게이트의 출력과 상기 제2 내부 클럭 신호를 반전논리곱하는 다른 NAND 게이트;
    상기 다른 NAND 게이트의 출력과 상기 캐리 신호를 반전논리합하여 상기 제3 셀 제어 신호를 발생하는 다른 NOR 게이트; 및
    상기 다른 NOR 게이트의 출력을 반전시켜서 다른 제3 셀 제어 신호를 발생하는 제3 인버터를 구비하는 것을 특징으로하는 버스트 카운터.
  10. 제 1 항에 있어서, 상기 제1 셀은
    전원 전압에 소오스가 연결되고 상기 제1 셀 제어 신호에 게이트가 연결되는 제1 PMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 드레인에 소오스가 연결되고 상기 버스트 시작 신호와 상기 내부 클럭 신호를 반전논리곱함으로써 생성되는 신호에 게이트가 연결되는 제2 PMOS 트랜지스터;
    상기 제2 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 버스트 시작 신호와 상기 내부 클럭 신호를 논리곱함으로써 생성되는 신호에 게이트가 연결되는 제1 NMOS 트랜지스터;
    상기 제1 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 제1 셀 제어 신호에 게이트가 연결되며 소오스는 접지 전압에 연결되는 제2 NMOS 트랜지스터;
    상기 전원 전압에 소오스가 연결되고 상기 제2 PMOS 트랜지스터의 드레인에게이트가 연결되는 제3 PMOS 트랜지스터;
    상기 제3 PMOS 트랜지스터의 드레인에 소오스가 연결되고 상기 캐리 제어 신호에 게이트가 연결되는 제4 PMOS 트랜지스터;
    상기 제4 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 캐리 제어 신호의 상보 신호에 게이트가 연결되는 제3 NMOS 트랜지스터;
    상기 제3 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 제3 PMOS 트랜지스터의 게이트에 게이트가 연결되며 소오스는 접지 전압에 연결되는 제4 NMOS 트랜지스터;
    상기 제4 PMOS 트랜지스터의 드레인에 연결되는 래취;
    상기 래취에 연결되는 인버터 체인;
    상기 전원 전압에 소오스가 연결되고 상기 인버터 체인에 게이트가 연결되는 제5 PMOS 트랜지스터;
    상기 제5 PMOS 트랜지스터의 드레인에 소오스가 연결되고 상기 캐리 제어 신호의 상보 신호에 게이트가 연결되는 제6 PMOS 트랜지스터;
    상기 제6 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 캐리 제어 신호에 게이트가 연결되는 제5 NMOS 트랜지스터;
    상기 제5 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 인버터 체인에 게이트가 연결되며 소오스는 접지 전압에 연결되는 제6 NMOS 트랜지스터; 및
    상기 제6 PMOS 트랜지스터의 드레인과 상기 제2 PMOS 트랜지스터의 드레인에 공통으로 연결되고 상기 캐리 신호를 발생하는 다른 래취를 구비하는 것을 특징으로하는 버스트 카운터.
  11. 제 1 항에 있어서, 상기 제2 셀은
    전원 전압에 소오스가 연결되고 상기 버스트 시작 어드레스 신호 중 하위 버스트 시작 어드레스 신호에 게이트가 연결되는 제1 PMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 드레인에 소오스가 연결되고 상기 버스트 시작 신호와 상기 내부 클럭 신호를 반전논리곱함으로써 생성되는 신호에 게이트가 연결되는 제2 PMOS 트랜지스터;
    상기 제2 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 버스트 시작 신호와 상기 내부 클럭 신호를 논리곱함으로써 생성되는 신호에 게이트가 연결되는 제1 NMOS 트랜지스터;
    상기 제1 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 하위 버스트 시작 어드레스 신호에 게이트가 연결되며 소오스는 접지 전압에 연결되는 제2 NMOS 트랜지스터;
    상기 전원 전압에 소오스가 연결되고 상기 제2 PMOS 트랜지스터의 드레인에 게이트가 연결되는 제3 PMOS 트랜지스터;
    상기 제3 PMOS 트랜지스터의 드레인에 소오스가 연결되고 상기 제1 버스트 클럭 신호와 상기 제2 내부 클럭 신호를 논리합함으로써 생성되는 신호에 게이트가 연결되는 제4 PMOS 트랜지스터;
    상기 제4 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 제1 버스트클럭 신호와 상기 제2 내부 클럭 신호를 반전논리합함으로써 생성되는 신호에 게이트가 연결되는 제3 NMOS 트랜지스터;
    상기 제3 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 제3 PMOS 트랜지스터의 게이트에 게이트가 연결되며 소오스는 접지 전압에 연결되는 제4 NMOS 트랜지스터;
    상기 제4 PMOS 트랜지스터의 드레인에 연결되는 래취;
    상기 래취에 연결되는 인버터 체인;
    상기 전원 전압에 소오스가 연결되고 상기 인버터 체인에 게이트가 연결되는 제5 PMOS 트랜지스터;
    상기 제5 PMOS 트랜지스터의 드레인에 소오스가 연결되고 상기 제2 셀 제어 신호에 게이트가 연결되는 제6 PMOS 트랜지스터;
    상기 제6 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 제2 셀 제어 신호가 반전된 신호에 게이트가 연결되는 제5 NMOS 트랜지스터;
    상기 제5 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 인버터 체인에 게이트가 연결되며 소오스는 접지 전압에 연결되는 제6 NMOS 트랜지스터; 및
    상기 제6 PMOS 트랜지스터의 드레인과 상기 제2 PMOS 트랜지스터의 드레인에 공통으로 연결되고 상기 최저 비트 어드레스 신호를 발생하는 다른 래취를 구비하는 것을 특징으로하는 버스트 카운터.
  12. 제 1 항에 있어서, 상기 제3 셀은
    전원 전압에 소오스가 연결되고 상기 버스트 시작 어드레스 신호에 게이트가 연결되는 제1 PMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 드레인에 소오스가 연결되고 상기 버스트 시작 신호와 상기 내부 클럭 신호를 반전논리곱함으로써 생성되는 신호에 게이트가 연결되는 제2 PMOS 트랜지스터;
    상기 제2 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 버스트 시작 신호와 상기 내부 클럭 신호를 논리곱함으로써 생성되는 신호에 게이트가 연결되는 제1 NMOS 트랜지스터;
    상기 제1 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 버스트 시작 어드레스 신호에 게이트가 연결되며 소오스는 접지 전압에 연결되는 제2 NMOS 트랜지스터;
    상기 전원 전압에 소오스가 연결되고 상기 제2 PMOS 트랜지스터의 드레인에 게이트가 연결되는 제3 PMOS 트랜지스터;
    상기 제3 PMOS 트랜지스터의 드레인에 소오스가 연결되고 상기 제3 셀 제어 신호에 게이트가 연결되는 제4 PMOS 트랜지스터;
    상기 제4 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 제3 셀 제어 신호가 반전된 신호에 게이트가 연결되는 제3 NMOS 트랜지스터;
    상기 제3 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 제3 PMOS 트랜지스터의 게이트에 게이트가 연결되며 소오스는 접지 전압에 연결되는 제4 NMOS 트랜지스터;
    상기 제4 PMOS 트랜지스터의 드레인에 연결되는 래취;
    상기 래취에 연결되는 인버터 체인;
    상기 전원 전압에 소오스가 연결되고 상기 인버터 체인에 게이트가 연결되는 제5 PMOS 트랜지스터;
    상기 제5 PMOS 트랜지스터의 드레인에 소오스가 연결되고 상기 제3 셀 제어 신호에 게이트가 연결되는 제6 PMOS 트랜지스터;
    상기 제6 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 제3 셀 제어 신호가 반전된 신호에 게이트가 연결되는 제5 NMOS 트랜지스터;
    상기 제5 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 인버터 체인에 게이트가 연결되며 소오스는 접지 전압에 연결되는 제6 NMOS 트랜지스터; 및
    상기 제6 PMOS 트랜지스터의 드레인과 상기 제2 PMOS 트랜지스터의 드레인에 공통으로 연결되고 상기 최고 비트 어드레스 신호를 발생하는 다른 래취를 구비하는 것을 특징으로하는 버스트 카운터.
  13. 인에이블시 버스트 모드가 시작되는 버스트 시작 신호가 인에이블된 상태에서 내부 클럭 신호가 인에이블되었다가 디세이블될 때 제1 버스트 클럭 신호를 인에이블시키는 단계;
    상기 제1 버스트 클럭 신호가 디세이블될 때 캐리 신호를 인에이블시키는 단계;
    인에이블시 버스트 모드가 지속되는 버스트 지속 신호가 인에이블된 상태에서 상기 내부 클럭 신호가 인에이블되었다가 디세이블될 때 제2 내부 클럭 신호를 인에이블시키는 단계;
    상기 제2 내부 클럭 신호가 디세이블될 때 상기 캐리 신호를 디세이블시키는 단계; 및
    상기 버스트 지속 신호가 인에이블된 상태에서 상기 내부 클럭 신호가 인에이블되었다가 디세이블될 때마다 상기 제2 내부 클럭 신호는 발생하고 상기 제2 내부 클럭 신호가 디세이블될 때마다 상기 캐리 신호를 반복적으로 인에이블 및 디세이블시키는 단계를 포함하는 것을 특징으로하는 버스트 카운터의 캐리 발생 방법.
  14. 제 13 항에 있어서, 상기 캐리 신호를 인에이블시키는 단계는
    상기 제1 버스트 클럭이 인에이블되었다가 디세이블될 때 제어 신호(KK0B)를 인에이블시켰다가 디세이블시키는 단계;
    상기 제어 신호(KK0B)가 디세이블될 때 캐리 제어 신호를 인에이블시키는 단계; 및
    상기 캐리 제어 신호가 인에이블될 때 상기 캐리 신호를 인에이블시키는 단계를 포함하는 것을 특징으로하는 버스트 카운터의 캐리 발생 방법.
  15. 제 13 항에 있어서, 상기 캐리 신호를 디세이블시키는 단계는
    상기 제2 내부 클럭이 인에이블되었다가 디세이블될 때 제어 신호(KK0B)를 인에이블시켰다가 디세이블시키는 단계;
    상기 제어 신호(KK0B)가 디세이블될 때 캐리 제어 신호를 인에이블시키는 단계; 및
    상기 캐리 제어 신호가 인에이블될 때 상기 캐리 신호를 디세이블되는 단계를 포함하는 것을 특징으로하는 버스트 카운터의 캐리 발생 방법.
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