JP2832696B2 - メモリのパルス発生回路 - Google Patents
メモリのパルス発生回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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Description
【０００１】
【発明の属する技術分野】本発明はスタティックＲＡＭ
に係り、特に書込イネ−ブル信号とアドレス遷移検出パ
ルスを用いて読出サイクルでワ−ドラインイネ−ブル信
号及び感知増幅器イネ−ブル信号を同時に発生させワ−
ドラインイネ−ブル時点と感知増幅器イネ−ブル時点を
一致させ、書込サイクルではワ−ドラインイネ−ブル時
点をアドレス遷移検出パルスの幅ほど遅延させ発生させ
るメモリのパルス発生回路に関する。
に係り、特に書込イネ−ブル信号とアドレス遷移検出パ
ルスを用いて読出サイクルでワ−ドラインイネ−ブル信
号及び感知増幅器イネ−ブル信号を同時に発生させワ−
ドラインイネ−ブル時点と感知増幅器イネ−ブル時点を
一致させ、書込サイクルではワ−ドラインイネ−ブル時
点をアドレス遷移検出パルスの幅ほど遅延させ発生させ
るメモリのパルス発生回路に関する。
【０００２】
【従来の技術】一般のスタティックＲＡＭ回路は複数個
のアドレス信号と複数個のメモリセルを有するが、説明
を容易にするため、図１は第１、第２アドレス信号ＡＤ
0 、ＡＤ1 と一つのメモリセル８のみを示した一般のス
テティックＲＡＭ回路図であって、図示されたように、
外部から入力されるチップ選択信号ＣＳＢ、書込イネ−
ブル信号ＷＥＢ及び出力イネ−ブル信号ＯＥＢに応じて
スタティックＲＡＭ回路の書込／読出の動作を制御する
ように第１、第２制御信号ＣＳ、ＷＥをそれぞれ出力す
る読出／書込制御部１と、前記読出／書込制御部１から
出力される第１制御信号ＣＳに応じて外部からそれぞれ
印加される第１、第２アドレス信号ＡＤ0、ＡＤ1 に応
ずる信号ＡＤＳ0 、ＡＤＳ1 をそれぞれ出力するアドレ
ス入力部２と、前記読出／書込制御部１から出力された
第２制御信号ＷＥにより外部から入力されるデ−タＤＡ
ＴＡ ＩＮに応ずるデ−タを出力するデ−タ入力部３
と、前記アドレス入力部２からそれぞれ出力された信号
ＡＤＳ0、ＡＤＳ1 をディコ−ディングして出力するアド
レスディコ−ディング部４と、前記アドレス入力部２か
らそれぞれ出力された信号ＡＤＳ0、ＡＤＳ1 の遷移を検
出してその検出によるアドレス遷移検出パルスＡＴＰを
出力するアドレス遷移出力部５と、前記アドレス遷移検
出部５から出力されたアドレス遷移検出信号ＡＴＰに応
じてワ−ドラインイネ−ブル信号ＷＬＥ及び感知増幅器
イネ−ブル信号ＳＡＥをそれぞれ発生して出力するパル
ス発生部６と、前記アドレスディコ−ディング部４から
出力された信号とパルス発生部６から出力されたワ−ド
ラインイネ−ブル信号ＷＬＥを論理演算してその結果値
を出力する論理演算部７と、前記パルス発生部６から出
力された感知増幅器イネ−ブル信号ＳＡＥに応じてイネ
−ブルされメモリセル８に既に貯蔵されたデ−タをビッ
トライン対ＢＬ、ＢＬＢを経て伝送し、または前記デ−
タ入力部３から出力されたデ−タをビットライン対Ｂ
Ｌ、ＢＬＢを通じてメモリセル８に伝送させるデ−タ伝
送部９と、前記パルス発生部６から出力された感知増幅
器イネ−ブル信号ＳＡＥに応じてイネ−ブルされ前記デ
−タ伝送部９から伝送されたデ−タを増幅する感知増幅
部１０と、前記感知増幅部１０から出力されたデ−タＳ
ＡＯ、ＳＡＯＢをバッファリングして出力ＤＡＴＡ Ｏ
ＵＴする出力バッファ１１より構成される。
のアドレス信号と複数個のメモリセルを有するが、説明
を容易にするため、図１は第１、第２アドレス信号ＡＤ
0 、ＡＤ1 と一つのメモリセル８のみを示した一般のス
テティックＲＡＭ回路図であって、図示されたように、
外部から入力されるチップ選択信号ＣＳＢ、書込イネ−
ブル信号ＷＥＢ及び出力イネ−ブル信号ＯＥＢに応じて
スタティックＲＡＭ回路の書込／読出の動作を制御する
ように第１、第２制御信号ＣＳ、ＷＥをそれぞれ出力す
る読出／書込制御部１と、前記読出／書込制御部１から
出力される第１制御信号ＣＳに応じて外部からそれぞれ
印加される第１、第２アドレス信号ＡＤ0、ＡＤ1 に応
ずる信号ＡＤＳ0 、ＡＤＳ1 をそれぞれ出力するアドレ
ス入力部２と、前記読出／書込制御部１から出力された
第２制御信号ＷＥにより外部から入力されるデ−タＤＡ
ＴＡ ＩＮに応ずるデ−タを出力するデ−タ入力部３
と、前記アドレス入力部２からそれぞれ出力された信号
ＡＤＳ0、ＡＤＳ1 をディコ−ディングして出力するアド
レスディコ−ディング部４と、前記アドレス入力部２か
らそれぞれ出力された信号ＡＤＳ0、ＡＤＳ1 の遷移を検
出してその検出によるアドレス遷移検出パルスＡＴＰを
出力するアドレス遷移出力部５と、前記アドレス遷移検
出部５から出力されたアドレス遷移検出信号ＡＴＰに応
じてワ−ドラインイネ−ブル信号ＷＬＥ及び感知増幅器
イネ−ブル信号ＳＡＥをそれぞれ発生して出力するパル
ス発生部６と、前記アドレスディコ−ディング部４から
出力された信号とパルス発生部６から出力されたワ−ド
ラインイネ−ブル信号ＷＬＥを論理演算してその結果値
を出力する論理演算部７と、前記パルス発生部６から出
力された感知増幅器イネ−ブル信号ＳＡＥに応じてイネ
−ブルされメモリセル８に既に貯蔵されたデ−タをビッ
トライン対ＢＬ、ＢＬＢを経て伝送し、または前記デ−
タ入力部３から出力されたデ−タをビットライン対Ｂ
Ｌ、ＢＬＢを通じてメモリセル８に伝送させるデ−タ伝
送部９と、前記パルス発生部６から出力された感知増幅
器イネ−ブル信号ＳＡＥに応じてイネ−ブルされ前記デ
−タ伝送部９から伝送されたデ−タを増幅する感知増幅
部１０と、前記感知増幅部１０から出力されたデ−タＳ
ＡＯ、ＳＡＯＢをバッファリングして出力ＤＡＴＡ Ｏ
ＵＴする出力バッファ１１より構成される。
【０００３】前記アドレスディコ−ディング部４はアド
レス入力部２からそれぞれ出力された信号ＡＤＳ0、ＡＤ
Ｓ1 をインバ−ティングするインバ−タＩ1、Ｉ2 と、前
記Ｉ1、Ｉ2 からそれぞれ出力された信号を論理積してそ
の結果値を出力するＡＮＤゲ−トＡ1 と、前記イバ−タ
Ｉ1 から出力された信号とアドレス入力部２から出力さ
れた信号ＡＤＳ1 を論理積してその結果値を出力するＡ
ＮＤゲ−トＡ2 と、前記アドレス入力部２から出力され
た信号ＡＤＳ0 とインバ−タＩ2 から出力された信号を
論理積してその結果値を出力するＡＮＤゲ−トＡ3 と、
前記アドレス入力部２からそれぞれ出力された信号ＡＤ
Ｓ0、ＡＤＳ1 を論理積してその結果値を出力するＡＮＤ
ゲ−トＡ4 より構成される。
レス入力部２からそれぞれ出力された信号ＡＤＳ0、ＡＤ
Ｓ1 をインバ−ティングするインバ−タＩ1、Ｉ2 と、前
記Ｉ1、Ｉ2 からそれぞれ出力された信号を論理積してそ
の結果値を出力するＡＮＤゲ−トＡ1 と、前記イバ−タ
Ｉ1 から出力された信号とアドレス入力部２から出力さ
れた信号ＡＤＳ1 を論理積してその結果値を出力するＡ
ＮＤゲ−トＡ2 と、前記アドレス入力部２から出力され
た信号ＡＤＳ0 とインバ−タＩ2 から出力された信号を
論理積してその結果値を出力するＡＮＤゲ−トＡ3 と、
前記アドレス入力部２からそれぞれ出力された信号ＡＤ
Ｓ0、ＡＤＳ1 を論理積してその結果値を出力するＡＮＤ
ゲ−トＡ4 より構成される。
【０００４】前記アドレス遷移検出部５は前記アドレス
入力部２からそれぞれ出力された信号ＡＤＳ0、ＡＤＳ1
の遷移をそれぞれ検出してその検出によるアドレス遷移
検出パルスＡＴＰ0、ＡＴＰ1 をそれぞれ出力する第１、
第２アドレス遷移検出器５ａ，５ｂと、前記第１、第２
アドレス遷移検出器５ａ、５ｂからそれぞれ出力された
各アドレス遷移検出パルスＡＴＰ0、ＡＴＰ1 を論理和し
てアドレス遷移検出パルスＡＴＰを出力するＯＲゲ−ト
５ｃより構成される。
入力部２からそれぞれ出力された信号ＡＤＳ0、ＡＤＳ1
の遷移をそれぞれ検出してその検出によるアドレス遷移
検出パルスＡＴＰ0、ＡＴＰ1 をそれぞれ出力する第１、
第２アドレス遷移検出器５ａ，５ｂと、前記第１、第２
アドレス遷移検出器５ａ、５ｂからそれぞれ出力された
各アドレス遷移検出パルスＡＴＰ0、ＡＴＰ1 を論理和し
てアドレス遷移検出パルスＡＴＰを出力するＯＲゲ−ト
５ｃより構成される。
【０００５】前記論理演算部７はアドレスディコ−ディ
ング部４におけるＡＮＤゲ−トＡ1、Ａ2、Ａ3、Ａ4から
それぞれ出力された信号とパルス発生部６から出力され
たワ−ドラインイネ−ブル信号ＷＬＥをそれぞれ論理積
してその結果値をそれぞれ出力するＡＮＤゲ−トＡ5 、
Ａ6 、Ａ7 、Ａ8 より構成される。
ング部４におけるＡＮＤゲ−トＡ1、Ａ2、Ａ3、Ａ4から
それぞれ出力された信号とパルス発生部６から出力され
たワ−ドラインイネ−ブル信号ＷＬＥをそれぞれ論理積
してその結果値をそれぞれ出力するＡＮＤゲ−トＡ5 、
Ａ6 、Ａ7 、Ａ8 より構成される。
【０００６】このように構成された一般のスタティック
ＲＡＭ回路を図２に基づき説明すれば次の通りである。
ＲＡＭ回路を図２に基づき説明すれば次の通りである。
【０００７】まず、デ−タがメモリセル８に貯蔵された
状態でユ−ザ−がメモリセル８に内蔵されたデ−タを読
み出すためにアドレスを指定すれば、スタティックＲＡ
Ｍ回路の外部で図２の読出サイクル上のＡないしＣに示
したロ−状態のチップ選択信号ＣＳＢ、ハイ状態の書込
イネ−ブル信号ＷＥＢ及びロ−状態の出力イネ−ブル信
号ＯＥＢがそれぞれ読出／書込制御部１にそれぞれ印加
される。
状態でユ−ザ−がメモリセル８に内蔵されたデ−タを読
み出すためにアドレスを指定すれば、スタティックＲＡ
Ｍ回路の外部で図２の読出サイクル上のＡないしＣに示
したロ−状態のチップ選択信号ＣＳＢ、ハイ状態の書込
イネ−ブル信号ＷＥＢ及びロ−状態の出力イネ−ブル信
号ＯＥＢがそれぞれ読出／書込制御部１にそれぞれ印加
される。
【０００８】すると、読出／書込制御部１は印加された
信号ＣＳＢ、ＷＥＢ、ＯＥＢに応じてスタティックＲＡ
Ｍの動作状態を読出サイクルと認識し、その認識により
ハイ状態の第１制御信号ＣＳをアドレス入力部２に印加
すると共に、ロ−状態の第２制御信号ＷＥをデ−タ入力
部３に印加する。
信号ＣＳＢ、ＷＥＢ、ＯＥＢに応じてスタティックＲＡ
Ｍの動作状態を読出サイクルと認識し、その認識により
ハイ状態の第１制御信号ＣＳをアドレス入力部２に印加
すると共に、ロ−状態の第２制御信号ＷＥをデ−タ入力
部３に印加する。
【０００９】ここで、前記第１制御信号ＣＳは読出／書
込制御部１に印加されたチップ選択信号ＣＳＢの反転信
号であり、前記第２制御信号ＷＥは読出／書込制御部１
に供給された書込イネ−ブル信号ＷＥＢの反転信号であ
る。
込制御部１に印加されたチップ選択信号ＣＳＢの反転信
号であり、前記第２制御信号ＷＥは読出／書込制御部１
に供給された書込イネ−ブル信号ＷＥＢの反転信号であ
る。
【００１０】これにより、デ−タ入力部３は前記読出／
書込制御部１から出力されたロ−状態の第２制御信号Ｗ
Ｅに応じてディスエ−ブルされる。
書込制御部１から出力されたロ−状態の第２制御信号Ｗ
Ｅに応じてディスエ−ブルされる。
【００１１】一方、前記読出／書込制御部１からハイ状
態の第１制御信号ＣＳがアドレス入力部２に印加される
につれ、アドレス入力部２はイネ−ブルされ前記ユ−ザ
−のアドレス指定による第１、第２アドレス信号ＡＤ0、
ＡＤ 1、すなわち図２Ｄ、図２Ｅに示した信号をそれぞ
れ印加され第１、第２アドレス信号ＡＤ0、ＡＤ1 に応ず
る信号ＡＤＳ0 、ＡＤＳ1 をそれぞれ出力する。
態の第１制御信号ＣＳがアドレス入力部２に印加される
につれ、アドレス入力部２はイネ−ブルされ前記ユ−ザ
−のアドレス指定による第１、第２アドレス信号ＡＤ0、
ＡＤ 1、すなわち図２Ｄ、図２Ｅに示した信号をそれぞ
れ印加され第１、第２アドレス信号ＡＤ0、ＡＤ1 に応ず
る信号ＡＤＳ0 、ＡＤＳ1 をそれぞれ出力する。
【００１２】すると、アドレスディコ−ディング部４は
前記アドレス入力部２からそれぞれ出力された信号ＡＤ
Ｓ0 、ＡＤＳ1 をディコ−ディングして出力する。
前記アドレス入力部２からそれぞれ出力された信号ＡＤ
Ｓ0 、ＡＤＳ1 をディコ−ディングして出力する。
【００１３】これをさらに詳しく説明すれば、インバ−
タＩ1 は信号ＡＤＳ1 をインバ−ティングして出力す
る。インバ−タＩ2 は前記信号ＡＤＳ1 をインバ−ティ
ングして出力する。
タＩ1 は信号ＡＤＳ1 をインバ−ティングして出力す
る。インバ−タＩ2 は前記信号ＡＤＳ1 をインバ−ティ
ングして出力する。
【００１４】すると、ＡＮＤゲ−トＡ1 は前記インバ−
タＩ1 、Ｉ2 からそれぞれ出力された信号を一側、他側
入力端子に印加され論理積して論理演算部７におけるＡ
ＮＤゲ−トＡ5 の一側端子に印加し、ＡＮＤゲ−トＡ2
は前記インバ−タＩ1 から出力された信号と信号ＡＤＳ
1 をそれぞれ一側、他側入力端子に印加され論理積して
論理演算部７におけるＡＮＤゲ−トＡ6 の一側端子に印
加する。
タＩ1 、Ｉ2 からそれぞれ出力された信号を一側、他側
入力端子に印加され論理積して論理演算部７におけるＡ
ＮＤゲ−トＡ5 の一側端子に印加し、ＡＮＤゲ−トＡ2
は前記インバ−タＩ1 から出力された信号と信号ＡＤＳ
1 をそれぞれ一側、他側入力端子に印加され論理積して
論理演算部７におけるＡＮＤゲ−トＡ6 の一側端子に印
加する。
【００１５】そして、ＡＮＤゲ−トＡ3 は前記インバ−
タＩ2 から出力された信号と信号ＡＤＳ0 をそれぞれ一
側、他側入力端子に印加され論理積して論理演算部７内
におけるＡＮＤゲ−トＡ7 の一側端子に印加し、ＡＮＤ
ゲ−トＡ4 は前記信号ＡＤＳ0 、ＡＤＳ1 をそれぞれ一
側、他側端子に印加され論理積して論理演算部７におけ
るＡＮＤゲ−トＡ8 の一側端子に印加する。
タＩ2 から出力された信号と信号ＡＤＳ0 をそれぞれ一
側、他側入力端子に印加され論理積して論理演算部７内
におけるＡＮＤゲ−トＡ7 の一側端子に印加し、ＡＮＤ
ゲ−トＡ4 は前記信号ＡＤＳ0 、ＡＤＳ1 をそれぞれ一
側、他側端子に印加され論理積して論理演算部７におけ
るＡＮＤゲ−トＡ8 の一側端子に印加する。
【００１６】一方、アドレス遷移検出部５における第
１、第２アドレス遷移検出器５ａ、５ｂは図２Ｆ及び図
２Ｇに示したように、前記信号ＡＤＳ0 、ＡＤＳ1 をそ
れぞれ印加されその信号ＡＤＳ0 、ＡＤＳ1 の遷移をそ
れぞれ検出し、それによるロ−状態のアドレス遷移検出
パルスＡＴＰ0 、ＡＴＰ1 をＯＲゲ−ト５ｃの一側、他
側端子にそれぞれ印加する。
１、第２アドレス遷移検出器５ａ、５ｂは図２Ｆ及び図
２Ｇに示したように、前記信号ＡＤＳ0 、ＡＤＳ1 をそ
れぞれ印加されその信号ＡＤＳ0 、ＡＤＳ1 の遷移をそ
れぞれ検出し、それによるロ−状態のアドレス遷移検出
パルスＡＴＰ0 、ＡＴＰ1 をＯＲゲ−ト５ｃの一側、他
側端子にそれぞれ印加する。
【００１７】すると、ＡＮＤゲ−ト５ｃは図２Ｉに示し
たように、第１、第２アドレス遷移検出器５ａ、５ｂか
らそれぞれ出力されたロ−状態のアドレス遷移検出パル
スＡＴＰ0 、ＡＴＰ1 を論理積してロ−状態のアドレス
遷移検出信号ＡＴＰをパルス発生部６に印加する。
たように、第１、第２アドレス遷移検出器５ａ、５ｂか
らそれぞれ出力されたロ−状態のアドレス遷移検出パル
スＡＴＰ0 、ＡＴＰ1 を論理積してロ−状態のアドレス
遷移検出信号ＡＴＰをパルス発生部６に印加する。
【００１８】これにより、パルス発生部６は図２Ｊに示
したように、前記ＡＮＤゲ−ト５ｃから出力されたロ−
状態のアドレス遷移検出パルスＡＴＰの下降エッジを検
出してロ−状態のワ−ドラインイネ−ブル信号ＷＬＥを
発生した後、その発生されたハイ状態のワ−ドラインイ
ネ−ブル信号ＷＬＥを出力する。
したように、前記ＡＮＤゲ−ト５ｃから出力されたロ−
状態のアドレス遷移検出パルスＡＴＰの下降エッジを検
出してロ−状態のワ−ドラインイネ−ブル信号ＷＬＥを
発生した後、その発生されたハイ状態のワ−ドラインイ
ネ−ブル信号ＷＬＥを出力する。
【００１９】かつ、パルス発生部６は図２Ｋに示したよ
うに、前記ＡＮＤゲ−ト５ｃから出力されたアドレス遷
移検出信号ＡＴＰの上昇エッジを検出してその検出によ
るロ−状態の感知増幅器イネ−ブル信号ＳＡＥを発生し
た後、その発生されたハイ状態の感知増幅器イネ−ブル
信号ＳＡＥをデ−タ伝送部９及び感知増幅部１０にそれ
ぞれ印加する。
うに、前記ＡＮＤゲ−ト５ｃから出力されたアドレス遷
移検出信号ＡＴＰの上昇エッジを検出してその検出によ
るロ−状態の感知増幅器イネ−ブル信号ＳＡＥを発生し
た後、その発生されたハイ状態の感知増幅器イネ−ブル
信号ＳＡＥをデ−タ伝送部９及び感知増幅部１０にそれ
ぞれ印加する。
【００２０】従って、前記ロ−状態の感知増幅器イネ−
ブル信号ＳＡＥはハイ状態のワ−ドラインイネ−ブル信
号ＷＬＥより所定時間Ｔほど遅延された後発生される。
ブル信号ＳＡＥはハイ状態のワ−ドラインイネ−ブル信
号ＷＬＥより所定時間Ｔほど遅延された後発生される。
【００２１】一方、論理演算部７におけるＡＮＤゲ−ト
Ａ5 、Ａ6 、Ａ7 、Ａ8 は前記アドレスディコ−ディン
グ部４におけるＡＮＤゲ−トＡ1 、Ａ2 、Ａ3 、Ａ4 か
らそれぞれ出力された信号をそれぞれ一側入力端子に印
加され、前記パルス発生部６から出力されたワ−ドライ
ンイネ−ブル信号ＷＬＥを他側入力端子に共通入力され
論理演算した後、その結果値をそれぞれ出力する。
Ａ5 、Ａ6 、Ａ7 、Ａ8 は前記アドレスディコ−ディン
グ部４におけるＡＮＤゲ−トＡ1 、Ａ2 、Ａ3 、Ａ4 か
らそれぞれ出力された信号をそれぞれ一側入力端子に印
加され、前記パルス発生部６から出力されたワ−ドライ
ンイネ−ブル信号ＷＬＥを他側入力端子に共通入力され
論理演算した後、その結果値をそれぞれ出力する。
【００２２】そして、前記論理演算された結果値により
複数個のワ−ドラインのうち一本のワ−ドラインのみイ
ネ−ブルされるが、説明を容易にするため、図１ではＡ
ＮＤゲ−トＡ5 から出力された信号に応じてワ−ドライ
ンＷＬがイネ−ブルされた場合のみ示した。
複数個のワ−ドラインのうち一本のワ−ドラインのみイ
ネ−ブルされるが、説明を容易にするため、図１ではＡ
ＮＤゲ−トＡ5 から出力された信号に応じてワ−ドライ
ンＷＬがイネ−ブルされた場合のみ示した。
【００２３】すなわち、図２Ｌに示したように、ワ−ド
ラインＷＬはワ−ドラインイネ−ブル信号ＷＬＥのハイ
状態の場合ハイ状態となるが、ここで点線波形が現れる
のは前記ワ−ドラインＷＬがイネ−ブルされる時前記ア
ドレス信号ＡＤ0 、ＡＤ1 が時間遅延をもって入力され
るので望まないワ−ドラインが瞬間的にイネ−ブルされ
るからである。
ラインＷＬはワ−ドラインイネ−ブル信号ＷＬＥのハイ
状態の場合ハイ状態となるが、ここで点線波形が現れる
のは前記ワ−ドラインＷＬがイネ−ブルされる時前記ア
ドレス信号ＡＤ0 、ＡＤ1 が時間遅延をもって入力され
るので望まないワ−ドラインが瞬間的にイネ−ブルされ
るからである。
【００２４】したがって、メモリセル８に既に貯蔵され
たデ−タはビットラインＢＬ、ＢＬＢを経て図２Ｍに示
したように微弱な状態にデ−タ伝送部に印加される。
たデ−タはビットラインＢＬ、ＢＬＢを経て図２Ｍに示
したように微弱な状態にデ−タ伝送部に印加される。
【００２５】すると、デ−タ伝送部９は前記パルス発生
部９から出力されたロ−状態の感知増幅器イネ−ブル信
号ＳＡＥに応じてイネ−ブルされ、前記ビットラインＢ
Ｌ、ＢＬＢを通じて印加されたデ−タを感知増幅部１０
に印加する。
部９から出力されたロ−状態の感知増幅器イネ−ブル信
号ＳＡＥに応じてイネ−ブルされ、前記ビットラインＢ
Ｌ、ＢＬＢを通じて印加されたデ−タを感知増幅部１０
に印加する。
【００２６】従って、感知増幅部１０は前記パルス発生
部６から出力されたロ−状態の感知増幅器イネ−ブル信
号ＳＡＥに応じてイネ−ブルされデ−タ伝送部９から伝
送されたデ−タを所定レベルに増幅してその増幅された
デ−タＳＡＯ、ＳＡＯＢ、すなわち図２Ｎに示したデ−
タを出力バッファ１１に印加する。
部６から出力されたロ−状態の感知増幅器イネ−ブル信
号ＳＡＥに応じてイネ−ブルされデ−タ伝送部９から伝
送されたデ−タを所定レベルに増幅してその増幅された
デ−タＳＡＯ、ＳＡＯＢ、すなわち図２Ｎに示したデ−
タを出力バッファ１１に印加する。
【００２７】すると、出力バッファ１１は感知増幅部１
０から出力されたデ−タＳＡＯ、ＳＡＯＢは貯蔵と共に
出力ＤＡＴＡ ＯＵＴする。
０から出力されたデ−タＳＡＯ、ＳＡＯＢは貯蔵と共に
出力ＤＡＴＡ ＯＵＴする。
【００２８】一方、ユ−ザ−が所望のデ−タをメモリセ
ル８に貯蔵するためにアドレスを指定すれば、図２の書
込サイクル上で所定時間Ｔ1 ＋Ｔ2 ＋Ｔ3 の間スタティ
ックＲＡＭの外部から供給されたチップ選択信号ＣＳ
Ｂ、書込イネ−ブル信号ＷＥＢ及び出力イネ−ブル信号
ＯＥＧが読出／書込制御部１に印加される。
ル８に貯蔵するためにアドレスを指定すれば、図２の書
込サイクル上で所定時間Ｔ1 ＋Ｔ2 ＋Ｔ3 の間スタティ
ックＲＡＭの外部から供給されたチップ選択信号ＣＳ
Ｂ、書込イネ−ブル信号ＷＥＢ及び出力イネ−ブル信号
ＯＥＧが読出／書込制御部１に印加される。
【００２９】まず、所定時間Ｔ1 間のハイ及びロ−状態
のチップ選択信号ＣＳＢ、ハイ状態の書込イネ−ブル信
号ＷＥＢ、ハイ状態の出力イネ−ブル信号ＯＥＢ信号が
読出／書込制御部１に印加されれば、読出／書込制御部
１は印加された信号ＣＳＢ、ＷＥＢ、ＯＥＢに応じて読
出サイクルと認識し、その認識によるハイ状態の第１制
御信号ＣＳ及びロ−状態の第２制御信号ＷＥを出力す
る。
のチップ選択信号ＣＳＢ、ハイ状態の書込イネ−ブル信
号ＷＥＢ、ハイ状態の出力イネ−ブル信号ＯＥＢ信号が
読出／書込制御部１に印加されれば、読出／書込制御部
１は印加された信号ＣＳＢ、ＷＥＢ、ＯＥＢに応じて読
出サイクルと認識し、その認識によるハイ状態の第１制
御信号ＣＳ及びロ−状態の第２制御信号ＷＥを出力す
る。
【００３０】これにより、所定時間Ｔ1 間のスタティッ
クＲＡＭの動作は前述した読出サイクルと同一なのでこ
れに対する説明は省く。
クＲＡＭの動作は前述した読出サイクルと同一なのでこ
れに対する説明は省く。
【００３１】以後、所定時間Ｔ2 の間のロ−状態のチッ
プ選択信号ＣＳＢ、ロ−状態の書込イネ−ブル信号ＷＥ
Ｂ、ハイ状態の出力イネ−ブル信号ＯＥＢが読出／書込
制御部１にそれぞれ印加されれば、読出／書込制御部１
は印加された信号ＣＳＢ、ＷＥＢ、ＯＥＢに応じて書込
サイクルと認識し、その認識によるハイ状態の第１制御
信号ＣＳをアドレス入力部２に印加すると共に、ハイ状
態の第２制御信号ＷＥをデ−タ入力部３にそれぞれ印加
する。
プ選択信号ＣＳＢ、ロ−状態の書込イネ−ブル信号ＷＥ
Ｂ、ハイ状態の出力イネ−ブル信号ＯＥＢが読出／書込
制御部１にそれぞれ印加されれば、読出／書込制御部１
は印加された信号ＣＳＢ、ＷＥＢ、ＯＥＢに応じて書込
サイクルと認識し、その認識によるハイ状態の第１制御
信号ＣＳをアドレス入力部２に印加すると共に、ハイ状
態の第２制御信号ＷＥをデ−タ入力部３にそれぞれ印加
する。
【００３２】前記ハイ状態の第１制御信号ＣＳがアドレ
ス入力部２に印加されるにつれ、アドレス入力部２、ア
ドレスディコ−ディング部４及びアドレス遷移検出部５
の動作は前述した読出サイクルにおける動作と同一なの
でこれに対する詳細な説明は省くこととする。
ス入力部２に印加されるにつれ、アドレス入力部２、ア
ドレスディコ−ディング部４及びアドレス遷移検出部５
の動作は前述した読出サイクルにおける動作と同一なの
でこれに対する詳細な説明は省くこととする。
【００３３】パルス発生部６は図２Ｊ及び図２Ｋに示し
たように、ハイ状態のワ−ドラインイネ−ブル信号ＷＬ
Ｅを論理演算部７に印加すると共に、ハイ状態の感知増
幅器イネ−ブル信号ＳＡＥをデ−タ伝送部１０に印加す
る。
たように、ハイ状態のワ−ドラインイネ−ブル信号ＷＬ
Ｅを論理演算部７に印加すると共に、ハイ状態の感知増
幅器イネ−ブル信号ＳＡＥをデ−タ伝送部１０に印加す
る。
【００３４】一方、デ−タ入力部３は読出／書込制御部
１から出力されたハイ状態の第２制御信号ＷＥに応じて
イネ−ブルされ外部から入力されたデ−タＤＡＴＡ Ｉ
Ｎに応ずるデ−タをデ−タ伝送部９に印加する。
１から出力されたハイ状態の第２制御信号ＷＥに応じて
イネ−ブルされ外部から入力されたデ−タＤＡＴＡ Ｉ
Ｎに応ずるデ−タをデ−タ伝送部９に印加する。
【００３５】すると、デ−タ伝送部９は前記パルス発生
部６から出力されたハイ状態の感知増幅器イネ−ブル信
号ＳＡＥに応じてイネ−ブルされデ−タ入力部９から出
力されたデ−タをビットライン対ＢＬ、ＢＬＢを経てメ
モリセル８に貯蔵させる。
部６から出力されたハイ状態の感知増幅器イネ−ブル信
号ＳＡＥに応じてイネ−ブルされデ−タ入力部９から出
力されたデ−タをビットライン対ＢＬ、ＢＬＢを経てメ
モリセル８に貯蔵させる。
【００３６】一方、図２の書込サイクル上における所定
時間Ｔ3 の間にはロ−及びハイ状態のチップ選択信号Ｃ
ＳＢ、ハイ状態の書込イネ−ブル信号ＷＥＢ、ハイ状態
の出力イネ−ブル信号ＯＥＢがそれぞれ読出／書込制御
部１に印加される。
時間Ｔ3 の間にはロ−及びハイ状態のチップ選択信号Ｃ
ＳＢ、ハイ状態の書込イネ−ブル信号ＷＥＢ、ハイ状態
の出力イネ−ブル信号ＯＥＢがそれぞれ読出／書込制御
部１に印加される。
【００３７】これにより、読出／書込制御部１は既に説
明したように読出サイクルと認識するのでこれに対する
説明は省く。
明したように読出サイクルと認識するのでこれに対する
説明は省く。
【００３８】しかし、一般のスタティクＲＡＭ回路は読
出サイクル状態でアドレス遷移検出信号の下降エッジで
アドレスイネ−ブル信号が発生され、アドレス遷移検出
信号の上昇エッジで感知増幅器イネ−ブル信号が発生さ
れることにより、ワ−ドラインイネ−ブル時点と感知増
幅器イネ−ブル時点が図２に示した所定時間Ｔほど遅延
されるのでメモリセルに既に貯蔵されたデ−タのアクセ
ス時間が遅延される問題点があった。
出サイクル状態でアドレス遷移検出信号の下降エッジで
アドレスイネ−ブル信号が発生され、アドレス遷移検出
信号の上昇エッジで感知増幅器イネ−ブル信号が発生さ
れることにより、ワ−ドラインイネ−ブル時点と感知増
幅器イネ−ブル時点が図２に示した所定時間Ｔほど遅延
されるのでメモリセルに既に貯蔵されたデ−タのアクセ
ス時間が遅延される問題点があった。
【００３９】かつ、読出サイクルと書込サイクル時ワ−
ドラインイネ−ブル時点が同じことにより、すなわち書
込イネ−ブル信号とアドレス信号との関係においてアド
レスが変わり、書込イネ−ブル信号が書込サイクルから
読出サイクルに変わる時、すなわち書込イネ−ブル信号
がロ−状態からハイ状態に変わる時、新たなアドレス信
号に応ずるワ−ドラインがイネ−ブルされれば、望まな
い新たなアドレスに書込動作がなされることにより書込
サイクルにおけるパラメ−タのうち一つである書込復旧
時間(write rocovery time) のマ−ジンを確保し難い問
題点があった。
ドラインイネ−ブル時点が同じことにより、すなわち書
込イネ−ブル信号とアドレス信号との関係においてアド
レスが変わり、書込イネ−ブル信号が書込サイクルから
読出サイクルに変わる時、すなわち書込イネ−ブル信号
がロ−状態からハイ状態に変わる時、新たなアドレス信
号に応ずるワ−ドラインがイネ−ブルされれば、望まな
い新たなアドレスに書込動作がなされることにより書込
サイクルにおけるパラメ−タのうち一つである書込復旧
時間(write rocovery time) のマ−ジンを確保し難い問
題点があった。
【００４０】
【発明が解決しようとする課題】したがって、本発明の
目的は書込イネ−ブル信号とアドレス遷移検索パルスを
用いてワ−ドラインイネ−ブル信号及び感知増幅器イネ
−ブル信号を同時に発生させワ−ドラインイネ−ブル時
点と感知増幅器イネ−ブル時点を一致させ、書込イクル
ではワ−ドラインイネ−ブル時点を遅延させ書込サイク
ルにおける書込復旧時間マ−ジンを確保させたメモリの
パルス発生回路を提供することである。
目的は書込イネ−ブル信号とアドレス遷移検索パルスを
用いてワ−ドラインイネ−ブル信号及び感知増幅器イネ
−ブル信号を同時に発生させワ−ドラインイネ−ブル時
点と感知増幅器イネ−ブル時点を一致させ、書込イクル
ではワ−ドラインイネ−ブル時点を遅延させ書込サイク
ルにおける書込復旧時間マ−ジンを確保させたメモリの
パルス発生回路を提供することである。
【００４１】
【課題を解決するための手段】以上の本発明の目的を達
成するための手段は、入力されるアドレス遷移検出パル
スと所定時間延長されたアドレス遷移検出パルスを論理
演算して第１、第２パルスをそれぞれ出力する第１論理
演算部と、外部から印加された書込イネ−ブル信号に応
じてスイッチングされ前記第１論理演算部からそれぞれ
出力された第１、第２パルスのうち一つのパルスを出力
するスイッチング部と、前記スイッチング部から出力さ
れたパルスとスイッチング部に入力される書込イネ−ブ
ル信号の位相反転信号を論理演算してワ−ドラインイネ
−ブル信号及び感知増幅器イネ−ブル信号を同時に発生
させそれぞれ出力する第２論理演算部を含むことを特徴
とする。
成するための手段は、入力されるアドレス遷移検出パル
スと所定時間延長されたアドレス遷移検出パルスを論理
演算して第１、第２パルスをそれぞれ出力する第１論理
演算部と、外部から印加された書込イネ−ブル信号に応
じてスイッチングされ前記第１論理演算部からそれぞれ
出力された第１、第２パルスのうち一つのパルスを出力
するスイッチング部と、前記スイッチング部から出力さ
れたパルスとスイッチング部に入力される書込イネ−ブ
ル信号の位相反転信号を論理演算してワ−ドラインイネ
−ブル信号及び感知増幅器イネ−ブル信号を同時に発生
させそれぞれ出力する第２論理演算部を含むことを特徴
とする。
【００４２】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。
明を詳細に説明する。
【００４３】図３に示したように、本発明によるメモリ
のパルス発生回路は図１のアドレス遷移検出部５から出
力されたアドレス遷移検出パルスＡＴＰを所定時間延長
させ出力するパルス延長部１０６と、前記アドレス遷移
検出部５から出力されたアドレス遷移検出信号ＡＴＰと
パルス延長部１０６から出力された信号を論理演算して
第１、第２パルスをそれぞれ出力する第１論理演算部２
０６と、前記外部から印加された書込イネ−ブル信号Ｗ
ＥＢに応じてスイッチングされ前記第１論理演算部２０
６からそれぞれ出力された第１、第２パルスのうち一つ
のパルスを出力するスイッチング部３０６と、前記スイ
ッチング部３０６から出力された信号と書込イネ−ブル
信号ＷＥＢの位相反転信号を論理演算してワ−ドライン
イネ−ブル信号ＷＬＥを図１の論理演算部７に出力する
と共に、感知増幅器イネ−ブル信号ＳＡＥを図１のデ−
タ伝送部９及び感知増幅部１０に出力する第２論理演算
部４０６より構成される。
のパルス発生回路は図１のアドレス遷移検出部５から出
力されたアドレス遷移検出パルスＡＴＰを所定時間延長
させ出力するパルス延長部１０６と、前記アドレス遷移
検出部５から出力されたアドレス遷移検出信号ＡＴＰと
パルス延長部１０６から出力された信号を論理演算して
第１、第２パルスをそれぞれ出力する第１論理演算部２
０６と、前記外部から印加された書込イネ−ブル信号Ｗ
ＥＢに応じてスイッチングされ前記第１論理演算部２０
６からそれぞれ出力された第１、第２パルスのうち一つ
のパルスを出力するスイッチング部３０６と、前記スイ
ッチング部３０６から出力された信号と書込イネ−ブル
信号ＷＥＢの位相反転信号を論理演算してワ−ドライン
イネ−ブル信号ＷＬＥを図１の論理演算部７に出力する
と共に、感知増幅器イネ−ブル信号ＳＡＥを図１のデ−
タ伝送部９及び感知増幅部１０に出力する第２論理演算
部４０６より構成される。
【００４４】前記第１論理演算部２０６はアドレス遷移
検出部５から出力されたアドレス遷移検出パルスＡＴＰ
とインバ−タ２１６、２２６を順次に経たパルス延長部
１０６から出力された信号をナンディングして出力する
ＮＡＮＤゲ−ト２３６と、前記アドレス遷移検出部５か
ら出力されたアドレス遷移検出パルスＡＴＰとインバ−
タ２１６を経たパルス延長部１０６から出力されたパル
スをナンドリングしてインバ−タ２５６を経て出力する
ＮＡＮＤゲ−ト２４６より構成される。
検出部５から出力されたアドレス遷移検出パルスＡＴＰ
とインバ−タ２１６、２２６を順次に経たパルス延長部
１０６から出力された信号をナンディングして出力する
ＮＡＮＤゲ−ト２３６と、前記アドレス遷移検出部５か
ら出力されたアドレス遷移検出パルスＡＴＰとインバ−
タ２１６を経たパルス延長部１０６から出力されたパル
スをナンドリングしてインバ−タ２５６を経て出力する
ＮＡＮＤゲ−ト２４６より構成される。
【００４５】前記スイッチング部３０６はインバ−タ３
１６、３２６を順次に経た信号とインバ−タ３１６を経
た信号に応じて互いに逆にスイッチングされる第１、第
２伝送ゲ−ト３３６、３４６より構成される。
１６、３２６を順次に経た信号とインバ−タ３１６を経
た信号に応じて互いに逆にスイッチングされる第１、第
２伝送ゲ−ト３３６、３４６より構成される。
【００４６】前記第２論理演算部４０６はスイッチング
部３０６における第１伝送ゲ−ト３３６または第２伝送
ゲ−ト３４６から出力された信号をインバ−ティングし
てワ−ドラインイネ−ブル信号ＷＬＥを出力するインバ
−タ４１６、４４６と、前記インバ−タ４１６から出力
された信号とスイッチング部３０６におけるインバ−タ
３１６から出力される信号をノアリングしてインバ−タ
４３６を経て出力するＮＯＲゲ−ト４２６より構成す
る。
部３０６における第１伝送ゲ−ト３３６または第２伝送
ゲ−ト３４６から出力された信号をインバ−ティングし
てワ−ドラインイネ−ブル信号ＷＬＥを出力するインバ
−タ４１６、４４６と、前記インバ−タ４１６から出力
された信号とスイッチング部３０６におけるインバ−タ
３１６から出力される信号をノアリングしてインバ−タ
４３６を経て出力するＮＯＲゲ−ト４２６より構成す
る。
【００４７】このように構成した本発明によるメモリの
パルス発生回路の動作を図１、図２及び図４に基づき詳
細に説明する。
パルス発生回路の動作を図１、図２及び図４に基づき詳
細に説明する。
【００４８】まず、デ−タがメモリセル８に貯蔵された
状態でユ−ザ−がメモリセル８に既に貯蔵されたデ−タ
を読み出すためにアドレスを指定すれば、スタティック
ＲＡＭ回路の外部で図２の読出サイクル上のＡないしＣ
に示したロ−状態のチップ選択信号ＣＳＢ、ハイ状態の
書込イネ−ブル信号ＷＥＢ及びロ−状態の出力イネ−ブ
ル信号ＯＥＢがそれぞれ読出／書込制御部１にそれぞれ
印加される。
状態でユ−ザ−がメモリセル８に既に貯蔵されたデ−タ
を読み出すためにアドレスを指定すれば、スタティック
ＲＡＭ回路の外部で図２の読出サイクル上のＡないしＣ
に示したロ−状態のチップ選択信号ＣＳＢ、ハイ状態の
書込イネ−ブル信号ＷＥＢ及びロ−状態の出力イネ−ブ
ル信号ＯＥＢがそれぞれ読出／書込制御部１にそれぞれ
印加される。
【００４９】ここで、図２Ｂに示した信号と図４Ａに示
した信号とは同様である。すると、読出／書込制御部１
は入力されたロ−状態のチップ選択信号ＣＳＢ、ハイ状
態の書込イネ−ブル信号ＷＥＢ及びロ−状態の出力イネ
−ブル信号ＯＥＢに応じてスタティックＲＡＭ回路の動
作状態を読出サイクルと認識し、その認識によりハイ状
態の第１制御信号ＣＳをアドレス入力部２に印加すると
共に、ロ−状態の第２制御信号ＷＥをデ−タ入力部３に
印加する。
した信号とは同様である。すると、読出／書込制御部１
は入力されたロ−状態のチップ選択信号ＣＳＢ、ハイ状
態の書込イネ−ブル信号ＷＥＢ及びロ−状態の出力イネ
−ブル信号ＯＥＢに応じてスタティックＲＡＭ回路の動
作状態を読出サイクルと認識し、その認識によりハイ状
態の第１制御信号ＣＳをアドレス入力部２に印加すると
共に、ロ−状態の第２制御信号ＷＥをデ−タ入力部３に
印加する。
【００５０】これにより、アドレス入力部２、アドレス
ディコ−ディング部４及びアドレス遷移検出部５などの
読出サイクルでの動作は既に説明したことと同一なので
詳細な説明は省く。
ディコ−ディング部４及びアドレス遷移検出部５などの
読出サイクルでの動作は既に説明したことと同一なので
詳細な説明は省く。
【００５１】一方、パルス発生部６におけるパルス延長
部１０６は前記アドレス遷移検出部５から出力された図
４Ｂに示したロ−状態のアドレス遷移検出パルスＡＴＰ
を所定時間延長させ出力する。
部１０６は前記アドレス遷移検出部５から出力された図
４Ｂに示したロ−状態のアドレス遷移検出パルスＡＴＰ
を所定時間延長させ出力する。
【００５２】すると、第１論理演算部２０６におけるＮ
ＡＮＤゲ−ト２３６は前記アドレス遷移検出部５から出
力されたアドレス遷移検出パルスＡＴＰを一側入力端子
に印加され、前記インバ−タ２１６、２２６を順次に経
たパルスを他側入力端子に印加されナンドリングして図
４Ｄに示したノ−ドＮ1 に現れるパルスを出力する。
ＡＮＤゲ−ト２３６は前記アドレス遷移検出部５から出
力されたアドレス遷移検出パルスＡＴＰを一側入力端子
に印加され、前記インバ−タ２１６、２２６を順次に経
たパルスを他側入力端子に印加されナンドリングして図
４Ｄに示したノ−ドＮ1 に現れるパルスを出力する。
【００５３】すると、第１論理演算部２０６におけるＮ
ＡＮＤゲ−ト２４６は前記アドレス遷移検出部５から出
力されたロ−状態のアドレス遷移検出パルスＡＴＰを一
側入力端子に印加され、第１論理演算部２０６における
インバ−タ２１６を経たパルス、すなわち図４Ｃに示し
たノ−ドＮ0 に現れるパルスを他側入力端子に印加され
ナンドリングしてインバ−タ２５６を経て図４Ｅに示し
たノ−ドＮ2 に現れるパルスを出力する。
ＡＮＤゲ−ト２４６は前記アドレス遷移検出部５から出
力されたロ−状態のアドレス遷移検出パルスＡＴＰを一
側入力端子に印加され、第１論理演算部２０６における
インバ−タ２１６を経たパルス、すなわち図４Ｃに示し
たノ−ドＮ0 に現れるパルスを他側入力端子に印加され
ナンドリングしてインバ−タ２５６を経て図４Ｅに示し
たノ−ドＮ2 に現れるパルスを出力する。
【００５４】一方、外部から印加されるハイ状態の書込
イネ−ブル信号ＷＥＢ、すなわち図４Ａに示した信号は
スイッチング部３０６におけるインバ−タ３１６を経て
ロ−信号に反転され第１伝送ゲ−ト３３６のＰＭＯＳ端
子に印加されると共に第２伝送ゲ−ト３４６のＮＭＯＳ
端子に印加される。
イネ−ブル信号ＷＥＢ、すなわち図４Ａに示した信号は
スイッチング部３０６におけるインバ−タ３１６を経て
ロ−信号に反転され第１伝送ゲ−ト３３６のＰＭＯＳ端
子に印加されると共に第２伝送ゲ−ト３４６のＮＭＯＳ
端子に印加される。
【００５５】そして、前記インバ−タ３１６を経たロ−
信号はインバ−タ３２６を経てハイ信号に反転され第１
伝送ゲ−ト３３６のＮＭＯＳ端子に印加されると共に第
２伝送ゲ−ト３４６のＰＭＯＳ端子に印加される。
信号はインバ−タ３２６を経てハイ信号に反転され第１
伝送ゲ−ト３３６のＮＭＯＳ端子に印加されると共に第
２伝送ゲ−ト３４６のＰＭＯＳ端子に印加される。
【００５６】従って、第１、第２伝送ゲ−ト３３６、３
４６はインバ−タ３１６から出力されたロ−信号とイン
バ−タ３２６から出力されたハイ信号に応じてそれぞれ
タ−ンオン、タ−ンオフされる。
４６はインバ−タ３１６から出力されたロ−信号とイン
バ−タ３２６から出力されたハイ信号に応じてそれぞれ
タ−ンオン、タ−ンオフされる。
【００５７】これにより、前記第１論理演算部２０６に
おけるＮＡＮＤゲ−ト２３６から出力されたパルスは第
１伝送ゲ−ト３３６を経て図４Ｆに示したように、ノ−
ドＮ3 に現れて第２論理演算部４０６内のインバ−タ４
１６の入力端子に印加される。
おけるＮＡＮＤゲ−ト２３６から出力されたパルスは第
１伝送ゲ−ト３３６を経て図４Ｆに示したように、ノ−
ドＮ3 に現れて第２論理演算部４０６内のインバ−タ４
１６の入力端子に印加される。
【００５８】一方、第１論理演算部２０６内のインバ−
タ２５６から出力されたパルスは第２伝送ゲ−ト３４６
により遮断される。
タ２５６から出力されたパルスは第２伝送ゲ−ト３４６
により遮断される。
【００５９】これにより、第２論理演算部４０６におけ
るインバ−タ４１６、４４６はノ−ドＮ3 に現れたパル
スの位相の通り図４Ｇに示したハイ状態のワ−ドライン
イネ−ブル信号ＷＬＥを論理演算部７に印加し、前記イ
ンバ−タ４１６の出力信号はＮＯＲゲ−ト４２６の一側
端子に印加する。
るインバ−タ４１６、４４６はノ−ドＮ3 に現れたパル
スの位相の通り図４Ｇに示したハイ状態のワ−ドライン
イネ−ブル信号ＷＬＥを論理演算部７に印加し、前記イ
ンバ−タ４１６の出力信号はＮＯＲゲ−ト４２６の一側
端子に印加する。
【００６０】したがって、ＮＯＲゲ−ト４２６は前記イ
ンバ−タ４１６から出力されたロ−状態の信号を一側入
力端子に印加され、前記インバ−タ３１６を経て出力さ
れたロ−信号を他側入力端子に印加されノアリングして
インバ−タ４３６を経て図４Ｈに示したロ−状態の感知
増幅器イネ−ブル信号ＳＡＥをデ−タ伝送部９及び感知
増幅部１０に印加する。
ンバ−タ４１６から出力されたロ−状態の信号を一側入
力端子に印加され、前記インバ−タ３１６を経て出力さ
れたロ−信号を他側入力端子に印加されノアリングして
インバ−タ４３６を経て図４Ｈに示したロ−状態の感知
増幅器イネ−ブル信号ＳＡＥをデ−タ伝送部９及び感知
増幅部１０に印加する。
【００６１】つまり、前記ワ−ドラインイネ−ブル信号
ＷＬＥと感知増幅器イネ−ブル信号ＳＡＥのロ−状態の
時点が同じなので、ワ−ドラインＷＬと感知増幅部１０
のイネ−ブル時点が等しくなる。
ＷＬＥと感知増幅器イネ−ブル信号ＳＡＥのロ−状態の
時点が同じなので、ワ−ドラインＷＬと感知増幅部１０
のイネ−ブル時点が等しくなる。
【００６２】一方、ユ−ザ−の所望のデ−タを貯蔵する
ためにアドレスを指定すれば、図４の書込サイクル上で
所定時間Ｔ1 ＋Ｔ2 ＋Ｔ3 の間にスタティックＲＡＭの
外部から供給されたチップ選択信号ＣＳＢ、書込イネ−
ブル信号ＷＥＢ及び出力イネ−ブル信号ＯＥＢが読出／
書込制御部１に印加される。
ためにアドレスを指定すれば、図４の書込サイクル上で
所定時間Ｔ1 ＋Ｔ2 ＋Ｔ3 の間にスタティックＲＡＭの
外部から供給されたチップ選択信号ＣＳＢ、書込イネ−
ブル信号ＷＥＢ及び出力イネ−ブル信号ＯＥＢが読出／
書込制御部１に印加される。
【００６３】まず、所定時間Ｔ1 の間のハイ及びロ−状
態のチップ選択信号ＣＳＢ、ハイ状態の書込イネ−ブル
信号ＷＥＢ及びハイ状態の出力イネ−ブル信号ＯＥＢ信
号が読出／書込制御部１に印加されれば、読出／書込制
御部１は印加された信号ＣＳＢ、ＷＥＢ、ＯＥＢに応じ
て読出サイクルと認識し、その認識によるハイ状態の第
１制御信号ＣＳ及びロ−状態の第２制御信号ＷＥを出力
する。
態のチップ選択信号ＣＳＢ、ハイ状態の書込イネ−ブル
信号ＷＥＢ及びハイ状態の出力イネ−ブル信号ＯＥＢ信
号が読出／書込制御部１に印加されれば、読出／書込制
御部１は印加された信号ＣＳＢ、ＷＥＢ、ＯＥＢに応じ
て読出サイクルと認識し、その認識によるハイ状態の第
１制御信号ＣＳ及びロ−状態の第２制御信号ＷＥを出力
する。
【００６４】これにより、所定時間Ｔ1 の間スタティッ
クＲＡＭの動作は既に説明した読出サイクルと同一なの
でこれに対する詳細な説明は省く。
クＲＡＭの動作は既に説明した読出サイクルと同一なの
でこれに対する詳細な説明は省く。
【００６５】その後、所定時間Ｔ2 の間にロ−状態のチ
ップ選択信号ＣＳＢ、ロ−状態の書込イネ−ブル信号Ｗ
ＥＢ、ハイ状態の出力イネ−ブル信号ＯＥＢが読出／書
込制御部１に印加される。
ップ選択信号ＣＳＢ、ロ−状態の書込イネ−ブル信号Ｗ
ＥＢ、ハイ状態の出力イネ−ブル信号ＯＥＢが読出／書
込制御部１に印加される。
【００６６】これにより、読出／書込制御部１は印加さ
れた信号ＣＳＢ、ＷＥＢ、ＯＥＢに応じて書込サイクル
と認識し、その認識によるハイ状態の第１制御信号ＣＳ
をアドレス入力部２に印加すると共に、ハイ状態の第２
制御信号ＷＥをデ−タ入力部３にそれぞれ印加する。
れた信号ＣＳＢ、ＷＥＢ、ＯＥＢに応じて書込サイクル
と認識し、その認識によるハイ状態の第１制御信号ＣＳ
をアドレス入力部２に印加すると共に、ハイ状態の第２
制御信号ＷＥをデ−タ入力部３にそれぞれ印加する。
【００６７】前記ハイ状態の第１制御信号ＣＳがアドレ
ス入力部２に印加されるので、アドレス入力部２、アド
レスディコ−ディング部４及びアドレス遷移検出部５の
動作は既に説明した読出サイクルにおける動作と同一な
のでこれに対する詳細な説明は省くこととする。
ス入力部２に印加されるので、アドレス入力部２、アド
レスディコ−ディング部４及びアドレス遷移検出部５の
動作は既に説明した読出サイクルにおける動作と同一な
のでこれに対する詳細な説明は省くこととする。
【００６８】一方、パルス発生部６における第１論理演
算部２０６は既に説明した通り図４Ｄ、図４Ｅに示した
波形を出力する。
算部２０６は既に説明した通り図４Ｄ、図４Ｅに示した
波形を出力する。
【００６９】外部から印加されるロ−状態の書込イネ−
ブル信号ＷＥＢ、すなわち図４Ａに示した信号はスイッ
チング部３０６におけるインバ−タ３１６を経てハイ信
号に反転され第１伝送ゲ−ト３３６のＰＭＯＳ端子に印
加すると共に、第２伝送ゲ−ト３４６のＮＭＯＳ端子に
印加される。
ブル信号ＷＥＢ、すなわち図４Ａに示した信号はスイッ
チング部３０６におけるインバ−タ３１６を経てハイ信
号に反転され第１伝送ゲ−ト３３６のＰＭＯＳ端子に印
加すると共に、第２伝送ゲ−ト３４６のＮＭＯＳ端子に
印加される。
【００７０】そして、前記インバ−タ３１６を経たハイ
信号はインバ−タ３２６を経てロ−信号に反転され、第
１伝送ゲ−ト３３６のＮＭＯＳ端子に印加されると共に
第２伝送ゲ−ト３４６のＰＭＯＳ端子に印加される。
信号はインバ−タ３２６を経てロ−信号に反転され、第
１伝送ゲ−ト３３６のＮＭＯＳ端子に印加されると共に
第２伝送ゲ−ト３４６のＰＭＯＳ端子に印加される。
【００７１】したがって、第１、第２伝送ゲ−ト３３
６、３４６はインバ−タ３１６から出力されたハイ信号
とインバ−タ３２６から出力されたロ−信号に応じてそ
れぞれタ−ンオフ、タ−ンオンされる。
６、３４６はインバ−タ３１６から出力されたハイ信号
とインバ−タ３２６から出力されたロ−信号に応じてそ
れぞれタ−ンオフ、タ−ンオンされる。
【００７２】これにより、第１論理演算部２０６内のＮ
ＡＮＤゲ−ト２３６から出力されたパルス、すなわち図
４Ｄに示したノ−ドＮ1 に現れる第１伝送ゲ−ト３３６
により遮断される。
ＡＮＤゲ−ト２３６から出力されたパルス、すなわち図
４Ｄに示したノ−ドＮ1 に現れる第１伝送ゲ−ト３３６
により遮断される。
【００７３】そして、第１論理演算部２０６におけるイ
ンバ−タ２５６から出力されたパルス、すなわち図４Ｅ
に示したノ−ドＮ2 に現れる第２伝送ゲ−ト３４６を経
て図４Ｆに示したようにノ−ドＮ3 に現れる第２論理演
算部４０６内のインバ−タ４１６の入力端子に印加され
る。
ンバ−タ２５６から出力されたパルス、すなわち図４Ｅ
に示したノ−ドＮ2 に現れる第２伝送ゲ−ト３４６を経
て図４Ｆに示したようにノ−ドＮ3 に現れる第２論理演
算部４０６内のインバ−タ４１６の入力端子に印加され
る。
【００７４】すると、第２論理演算部４０６は既に説明
した通り、図４Ｇに示したハイ状態のワ−ドラインイネ
−ブル信号ＷＬＥを論理演算部７に印加すると共に、図
４Ｈに示したハイ状態の感知増幅器イネ−ブル信号ＳＡ
Ｅをデ−タ伝送部９及び感知増幅部１０に印加する。
した通り、図４Ｇに示したハイ状態のワ−ドラインイネ
−ブル信号ＷＬＥを論理演算部７に印加すると共に、図
４Ｈに示したハイ状態の感知増幅器イネ−ブル信号ＳＡ
Ｅをデ−タ伝送部９及び感知増幅部１０に印加する。
【００７５】一方、デ−タ入力部３は読出／書込制御部
１から出力されたハイ状態の第２制御信号ＷＥに応じて
イネ−ブルされ外部から入力されたデ−タＤＡＴＡ Ｉ
Ｎに応ずるデ−タをデ−タ伝送部９に印加する。
１から出力されたハイ状態の第２制御信号ＷＥに応じて
イネ−ブルされ外部から入力されたデ−タＤＡＴＡ Ｉ
Ｎに応ずるデ−タをデ−タ伝送部９に印加する。
【００７６】すると、デ−タ伝送部９は前記パルス発生
部６から出力されたハイ状態の感知増幅器イネ−ブル信
号ＳＡＥに応じてイネ−ブルされ、デ−タ入力部９から
出力されたデ−タをビットラインＢＬ、ＢＬＢを経てメ
モリセル８に貯蔵させる。
部６から出力されたハイ状態の感知増幅器イネ−ブル信
号ＳＡＥに応じてイネ−ブルされ、デ−タ入力部９から
出力されたデ−タをビットラインＢＬ、ＢＬＢを経てメ
モリセル８に貯蔵させる。
【００７７】一方、図４の書込サイクル状態の所定時間
Ｔ3 の間はハイ状態の書込イネ−ブル信号ＷＥＢが読出
／書込制御部１に印加され、読出／書込制御部１は読出
サイクルと認識するので、これに対する説明は省く。
Ｔ3 の間はハイ状態の書込イネ−ブル信号ＷＥＢが読出
／書込制御部１に印加され、読出／書込制御部１は読出
サイクルと認識するので、これに対する説明は省く。
【００７８】
【発明の効果】以上述べたように、本発明によるメモリ
のパルス発生回路は読出サイクル状態でワ−ドラインイ
ネ−ブル信号と感知増幅器イネ−ブル信号を同時に発生
させワ−ドラインイネ−ブル時点と感知増幅器イネ−ブ
ル時点とを同一にすることにより読出サイクルでメモリ
セルに貯蔵されたデ−タのアクセス時間を減らせる。
のパルス発生回路は読出サイクル状態でワ−ドラインイ
ネ−ブル信号と感知増幅器イネ−ブル信号を同時に発生
させワ−ドラインイネ−ブル時点と感知増幅器イネ−ブ
ル時点とを同一にすることにより読出サイクルでメモリ
セルに貯蔵されたデ−タのアクセス時間を減らせる。
【００７９】かつ、書込サイクルではアドレス信号が変
わっても一定時間、すなわちアドレス遷移検出パルス間
にはワ−ドラインがディスエ−ブルされ書込動作がなさ
れないのでアドレス信号と書込イネ−ブル信号との関係
である書込復旧時間マ−ジンを確保できる。
わっても一定時間、すなわちアドレス遷移検出パルス間
にはワ−ドラインがディスエ−ブルされ書込動作がなさ
れないのでアドレス信号と書込イネ−ブル信号との関係
である書込復旧時間マ−ジンを確保できる。
【図１】一般のスタティックＲＡＭ回路のブロック構成
図である。
図である。
【図２】Ａ〜Ｏは図１の各部の動作タイミング図であ
る。
る。
【図３】本発明によるメモリのパルス発生回路図であ
る。
る。
【図４】Ａ〜Ｈは図３の各部の動作タイミング図であ
る。
る。
１０６ パルス延長部 ２０６、４０６ 第１、第２論理演算部 ３０６ スイッチング部 ２１６、２２６、２５６、３１６、３２６、４１６、４
３６、４４６ インバ−タ ２３６、２４６ ＮＡＮＤゲ−ト ３３６、３４６ 第１、第２伝送ゲ−ト ４２６ ＮＯＲゲ−ト
３６、４４６ インバ−タ ２３６、２４６ ＮＡＮＤゲ−ト ３３６、３４６ 第１、第２伝送ゲ−ト ４２６ ＮＯＲゲ−ト
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 G11C 11/41 - 11/419
Claims (4)
- 【請求項１】 入力されるアドレス遷移検出パルスと所
定時間延長されたアドレス遷移検出パルスを論理演算し
て第１、第２パルスをそれぞれ出力する第１論理演算部
と、 外部から印加された書込イネ−ブル信号に応じてスイッ
チングされ前記第１論演算部からそれぞれ出力された第
１、第２パルスのうち一つのパルスを出力するスイッチ
ング部と、 前記スイッチング部から出力されたパルスとスイッチン
グ部に入力される書込イネ−ブル信号の位相反転信号を
論理演算してワ−ドラインイネ−ブル信号及び感知増幅
器イネ−ブル信号を同時に発生させそれぞれ出力する第
２論理演算部を含むことを特徴とするメモリのパルス発
生回路。 - 【請求項２】 前記第１論理演算部は第１、第２インバ
ータを順次に経た信号と入力されるアドレス遷移検出パ
ルスをナンドする第１ＮＡＮＤゲートと、 前記入力されるアドレス遷移検出パルスと第１インバー
タを経た信号をナンディングして出力する第２ＮＡＮＤ
ゲートを含むことを特徴とする請求項１に記載のメモリ
のパルス発生回路。 - 【請求項３】 前記スイッチング部は第３、第４インバ
−タを順次に経た信号と第３インバ−タを経た信号によ
り互いに逆にスイッチングされる第１、第２伝送ゲ−ト
を含むことを特徴とする請求項１に記載のメモリのパル
ス発生回路。 - 【請求項４】 前記第２論理演算部はスイッチング部か
ら出力された信号をインバ−ディングさせワ−ドライン
イネ−ブル信号を出力する第５インバ−タと、 第５インバ−タから出力された信号とスイッチング部内
の第３インバ−タから出力された信号をノアリングして
第６インバ−タを経て感知増幅器イネ−ブル信号を出力
するＮＯＲゲ−トを含むことを特徴とする請求項１に記
載のメモリのパルス発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95P2901 | 1995-02-16 | ||
| KR1019950002901A KR0136668B1 (ko) | 1995-02-16 | 1995-02-16 | 메모리의 펄스 발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08279293A JPH08279293A (ja) | 1996-10-22 |
| JP2832696B2 true JP2832696B2 (ja) | 1998-12-09 |
Family
ID=19408220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8027565A Expired - Fee Related JP2832696B2 (ja) | 1995-02-16 | 1996-02-15 | メモリのパルス発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5627796A (ja) |
| JP (1) | JP2832696B2 (ja) |
| KR (1) | KR0136668B1 (ja) |
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|---|---|---|---|---|
| KR100189745B1 (ko) * | 1995-08-25 | 1999-06-01 | 구본준 | 메모리장치의 이퀄라이제이션 펄스 발생기 |
| US5898735A (en) * | 1995-10-06 | 1999-04-27 | Matsushita Electric Industrial Co., Ltd. | Circuit and method for signal transmission |
| US5995444A (en) * | 1997-12-30 | 1999-11-30 | Stmicroelectronics, Inc. | Edge transition detection control of a memory device |
| KR100278988B1 (ko) * | 1998-02-25 | 2001-02-01 | 김영환 | 어드레스 천이 검출회로 |
| US6215708B1 (en) | 1998-09-30 | 2001-04-10 | Integrated Device Technology, Inc. | Charge pump for improving memory cell low VCC performance without increasing gate oxide thickness |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812756B2 (ja) * | 1987-06-22 | 1996-02-07 | 松下電子工業株式会社 | スタチックｒａｍ回路 |
| US5258952A (en) * | 1990-12-14 | 1993-11-02 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with separate time-out control for read and write operations |
| JPH05217365A (ja) * | 1992-02-03 | 1993-08-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3307009B2 (ja) * | 1993-07-21 | 2002-07-24 | 富士通株式会社 | 半導体記憶装置 |
| US5438548A (en) * | 1993-12-10 | 1995-08-01 | Texas Instruments Incorporated | Synchronous memory with reduced power access mode |
-
1995
- 1995-02-16 KR KR1019950002901A patent/KR0136668B1/ko not_active IP Right Cessation
-
1996
- 1996-02-12 US US08/600,159 patent/US5627796A/en not_active Expired - Lifetime
- 1996-02-15 JP JP8027565A patent/JP2832696B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960032892A (ko) | 1996-09-17 |
| US5627796A (en) | 1997-05-06 |
| KR0136668B1 (ko) | 1998-05-15 |
| JPH08279293A (ja) | 1996-10-22 |
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